CN103178066A - 三维非易失性存储器件、存储系统及制造器件的方法 - Google Patents

三维非易失性存储器件、存储系统及制造器件的方法 Download PDF

Info

Publication number
CN103178066A
CN103178066A CN2012104662416A CN201210466241A CN103178066A CN 103178066 A CN103178066 A CN 103178066A CN 2012104662416 A CN2012104662416 A CN 2012104662416A CN 201210466241 A CN201210466241 A CN 201210466241A CN 103178066 A CN103178066 A CN 103178066A
Authority
CN
China
Prior art keywords
layer
charge trap
interlayer insulating
insulating film
channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012104662416A
Other languages
English (en)
Other versions
CN103178066B (zh
Inventor
李东基
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN103178066A publication Critical patent/CN103178066A/zh
Application granted granted Critical
Publication of CN103178066B publication Critical patent/CN103178066B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种三维非易失性存储器件、包括三维非易失性存储器件的存储系统、以及三维非易失性存储器件的制造方法，所述三维非易失性存储器件包括：垂直沟道层，从衬底突出；多个层间绝缘层和多个导电层，沿着垂直沟道层交替地形成；电荷陷阱层，包围垂直沟道层，所述电荷陷阱层在插入于多个导电层与垂直沟道层之间的多个第一区中具有比在插入于多个层间绝缘层与垂直沟道层之间的多个第二区中更小的厚度；以及阻挡绝缘层，形成在多个导电层与多个电荷陷阱层之间的多个第一区的每个中。

Description

三维非易失性存储器件、存储系统及制造器件的方法
相关申请的交叉引用
本申请要求2011年12月22日提交的申请号为10-2011-0140193的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明涉及一种半导体器件及其制造方法。更具体而言，本发明涉及一种三维非易失性存储器件、包括所述三维非易失性存储器件的存储系统、以及制造所述器件的方法。
背景技术
半导体存储器件的发展呈现出提高集成度并储存高容量数据的趋势。由于典型的二维存储器件沿着行方向布置在半导体衬底上，所以需要具有更大面积的半导体衬底来储存高容量的数据。然而，随着二维存储器件的集成密度提高，相邻器件之间的干扰和影响可能增加，由此使可以容易地储存高容量数据的多电平单元（MLC）操作复杂化。为了克服二维存储器件的限制，正在开发三维存储器件。
在三维存储器件中，传统的仅沿着行方向布置的存储器单元可以沿着与半导体衬底垂直的方向层叠。因而，与二维存储器件相比，三维存储器件可以具有高集成密度并且实现大的数据容量。
三维存储器件的存储器单元可以包括交替层叠的多个导电层和多个层间绝缘层，以及被配置成穿过多个导电层和多个层间绝缘层的垂直沟道层。近来，已经提出了用于改善三维存储器件的可靠性的各种技术。
发明内容
本发明针对一种可以改善半导体存储器件的集成密度和可靠性的三维非易失性存储器件、包括所述三维非易失性存储器件的存储系统、以及制造所述器件的方法。
本发明的一个方面提供了一种三维非易失性存储器件，包括：垂直沟道层，所述垂直沟道层从衬底突出；多个层间绝缘层和多个导电层，所述多个层间绝缘层和多个导电层沿着垂直沟道层交替地形成；电荷陷阱层，所述电荷陷阱层包围垂直沟道层，电荷陷阱层在插入于多个导电层与垂直沟道层之间的多个第一区中具有比在插入于多个层间绝缘层与垂直沟道层之间的多个第二区中更小的厚度；以及阻挡绝缘层，所述阻挡绝缘层形成在多个导电层与电荷陷阱层之间的多个第一区的每个中。
本发明的另一个方面提供了一种存储系统，包括：三维非易失性存储器件，所述三维非易失性存储器件包括：垂直沟道层，所述垂直沟道层从衬底突出；层间绝缘层和导电层，所述层间绝缘层和导电层沿着垂直沟道层交替地形成；电荷陷阱层，所述电荷陷阱层包围垂直沟道层，电荷陷阱层在插入于导电层与垂直沟道层之间的多个第一区中具有比在插入于层间绝缘层与垂直沟道层之间的多个第二区中更小的厚度；以及阻挡绝缘层，所述阻挡绝缘层形成在导电层与电荷陷阱层之间的多个第一区的每个中；以及所述存储器控制器，控制三维非易失性存储器件。
本发明的另一个方面提供了一种制造三维非易失性存储器件的方法，所述方法包括：在衬底上交替地形成第一层间绝缘层和第一牺牲层；通过刻蚀第一层间绝缘层和第一牺牲层而在第一层间绝缘层和第一牺牲层中形成沟道孔；在沟道孔的侧壁上顺序地形成电荷陷阱层和隧道绝缘层；在隧道绝缘层中的每个上形成沟道层；通过刻蚀第一层间绝缘层和第一牺牲层而在第一层间绝缘层和第一牺牲层中形成缝隙；去除在缝隙的内壁上暴露的第一牺牲层；通过将去除第一牺牲层而暴露出的电荷陷阱层的一部分氧化到小于电荷陷阱层的完整厚度来形成阻挡绝缘层；以及在阻挡绝缘层中的每个上形成导电层。
附图说明
通过参照附图来详细地描述本发明的示例性实施例，本发明的上述和其它特征和优点对于本领域技术人员而言将变得更加明显，其中：
图1是根据本发明的一个示例性实施例的三维非易失性存储器件的一部分的立体图；
图2A至图2F是说明根据本发明的一个示例性实施例的制造三维非易失性存储器件的方法的截面图；
图3A至图3E是说明根据本发明的另一个示例性实施例的三维非易失性存储器件以及制造所述三维非易失性存储器件的方法的截面图；以及
图4是根据本发明的一个示例性实施例的存储系统的示意性框图。
具体实施方式
在下文中，将参照示出本发明的示例性实施例的附图来更充分地描述本发明。然而，本发明可以用不同的方式实施，而不应解释为限定于本文所列的实施例。确切地说，提供这些示例性实施例使得本说明书充分与完整，并向本领域技术人员充分传达本发明的范围。
图1是根据本发明的一个示例性实施例的三维非易失性存储器件的一部分的立体图。
参见图1，根据本发明的示例性实施例的三维非易失性存储器件可以包括垂直沟道层121，所述垂直沟道层121可以从衬底（未示出）向上突出，并且构成包括多个行和多个列的矩阵。每个垂直沟道层121可以具有中心部分被绝缘层填充的管形，或具有表面和中心部分由半导体材料层形成的柱形。图1说明柱形的垂直沟道层121。
每个垂直沟道层121的外壁可以由隧道绝缘层119包围。隧道绝缘层119可以由用于储存电荷的电荷陷阱层117包围。
电荷陷阱层117可以由交替层叠的多个层间绝缘层111A至111C包围。多个层间绝缘层111A至111C可以通过绝缘层131分隔开，所述绝缘层131可以穿过垂直沟道层121的两个相邻的列之间的多个层间绝缘层111A至111C并且沿着列方向延伸。用于字线WL的导电层129A至129C可以形成在层间绝缘层111A至111C中的相邻的层间绝缘层之间。
具体地，被配置成切断电荷传送的阻挡绝缘层127可以形成在导电层129A至129C与电荷陷阱层117之间。阻挡绝缘层127可以不形成在导电层129A至129C与层间绝缘层111A至111C之间。因此，导电层129A至129C和层间绝缘层111A至111C可以减小层叠结构的高度。
存储器单元晶体管可以限定在字线WL与垂直沟道层121之间的交叉处。根据上述结构，根据本发明的一个示例性实施例的存储器单元晶体管可以沿着垂直沟道层121层叠并且三维地布置。
导电层129A至129C可以由多晶硅（多晶Si）层形成，或由具有大的功函数以及比多晶Si层更低的电阻的材料层形成。例如，导电层129A至129C可以由钨（W）形成。当导电层129A至129C由具有大的功函数的材料层形成时，可以减小电荷经由阻挡绝缘层127向电荷陷阱层117的反向隧穿。当电荷的反向隧穿减小时，可以改善存储器单元的保持特性。
此外，层间绝缘层111A至111C和导电层129A至129C可以沿着与半导体衬底垂直的方向层叠并且构成存储串。形成在存储串上的导电层可以漏极选择线，形成在存储串之下的导电层可以是源极选择线SSL，插入在漏极选择线DSL与源极选择线之间的其余的导电层可以是字线。替代地，当两个存储串连接成U形时，上导电层可以是漏极选择线DSL，源极选择线SSL可以与U形存储串的底部连接。
将参照沿着I-I’方向截取的截面图来描述制造具有上述结构的三维非易失性存储器件的方法。
图2A至图2F是说明根据本发明的一个示例性实施例的制造三维非易失性存储器件的方法的截面图。
参见图2A，可以在包括底层结构（未示出）的衬底上交替地层叠多个层间绝缘层111A至111C和多个牺牲层113A至113C。随后将参照图3A至图3E来介绍对包括底层结构的衬底的描述。
层间绝缘层111A至111C可以是被配置成将随后的导电层彼此电绝缘和隔离的绝缘层。层间绝缘层111A至111C可以由例如氧化物层形成。可以在要形成字线的地方形成牺牲层113A至113C。牺牲层113A至113C可以由刻蚀选择性与层间绝缘层111A至111C不同的材料形成。具体地，牺牲层113A或113C可以由刻蚀选择性比形成层间绝缘层111A至111C和电荷陷阱层（参见图2C的117）的材料更高的材料形成。因此，可以在随后去除牺牲层113A至113C期间最小化对层间绝缘层111A至111C和电荷陷阱层117的破坏。例如，牺牲层113A至113C可以由多晶Si层形成。
参见图2B，可以刻蚀多个层间绝缘层111A至111C和牺牲层113A至113C的一部分，由此形成穿通多个层间绝缘层111A至111C和牺牲层113A至113C的多个沟道孔115。
参见图2C，可以在沟道孔115的侧壁上顺序地形成电荷陷阱层117、隧道绝缘层119以及沟道层121。例如，电荷陷阱层117可以由电荷存储材料例如氮化物层形成。隧道绝缘层119可以由诸如氧化物层的隧道绝缘材料形成。沟道层121可以由例如多晶Si层形成。
参见图2D，在沟道孔115之间形成至少一个缝隙（未示出）之后，可以利用刻蚀工艺来去除在缝隙之间暴露的牺牲层113A至113C。因而，可以在层间绝缘层111A至111C中的相邻的层间绝缘层之间的第一区中形成沟槽T，并且层间绝缘层111A至111C可以保留在其余的第二区中。由于层间绝缘层111A至111C和牺牲层113A至113C由具有不同刻蚀选择性的材料形成，所以可以通过刻蚀剂选择性地刻蚀牺牲层113A至113C。
参见图2E，可以利用氧化工艺将在沟槽T内暴露的电荷陷阱层117的一部分变成阻挡绝缘层127。具体地，可以执行氧化工艺直到电荷陷阱层117的暴露部分的厚度被部分地氧化。因此，位于第一区中的电荷陷阱层117可以具有比位于第二区中的电荷陷阱层117更小的厚度。
当通过将电荷陷阱层117的一部分氧化来形成阻挡绝缘层127时，与电荷陷阱层117和阻挡绝缘层127层叠的情况相比，可以容易地减小整个厚度。
参见图2F，可以形成导电层129A至129C以完全地填充沟槽T。导电层129A至129C可以由多晶Si层形成，或由具有大的功函数以及比多晶Si层更低的电阻的材料层形成。例如，导电层129A至129C可以由钨形成。当导电层129A至129C由具有大的功函数的材料层形成时，可以减小电荷经由阻挡绝缘层127向电荷陷阱层117的反向隧穿。当反向隧穿减小时，可以增加存储器单元的保持特性，由此改善存储器件的可靠性。
图3A至图3E是说明根据本发明的另一个示例性实施例的三维非易失性存储器件以及制造所述三维非易失性存储器件的方法的截面图。
参见图3A，可以在衬底201上形成层间绝缘层203，并且可以在层间绝缘层203上形成管道栅层205。此后，可以在第一管道栅层205中形成沟槽，并且用牺牲层207来填充沟槽。此后，为了增强施加到管道沟道层的电场，可以在牺牲层207和第一管道栅层205上形成第二管道栅层209。包括第一管道栅层205和第二管道栅层209的管道栅层PG可以由多晶Si形成。
随后，可以在包括由牺牲层207填充的管道栅层PG的底层结构上交替地层叠多个层间绝缘层211A至211D和多个牺牲层213A至213C。此后，可以刻蚀多个层间绝缘层211A至211D和多个牺牲层213A至213C的一部分以形成多个沟道孔215。每个牺牲层207的两个端部的一部分可以被一对沟道孔215暴露。
参见图3B，可以利用刻蚀工艺来去除经由沟道孔215暴露出的牺牲层207，以暴露出管道栅层PG的表面。此后，可以沿着管道栅层PG的暴露的表面以及沿着沟道孔215的表面顺序地层叠被配置成储存电荷的电荷陷阱层217、隧道绝缘层219、以及沟道层221。电荷陷阱层217可以由例如氮化物层的电荷存储材料形成。隧道绝缘层219可以由诸如氧化物层的隧道绝缘层材料形成。沟道层221可以由例如多晶Si层形成。可以将电荷陷阱层217、隧道绝缘层219以及沟道层221形成到使得不完全填充沟道孔215的中心的厚度。
此后，用绝缘层223来填充沟道孔215。绝缘层223可以由氧化物层形成以起到电绝缘作用。为了完全地填充沟道孔215的内部，绝缘层223可以由可流动的材料形成，诸如由旋涂电介质（SOD）层形成。可以去除每个绝缘层223的一部分以形成暴露出沟道层221的上表面的凹陷。然后可以在凹陷内形成覆盖层225。由于覆盖层225用于减小沟道层221的电阻，所以覆盖层225可以由导电材料形成。例如，覆盖层225可以由掺杂的多晶Si层形成。
参见图3C，可以刻蚀可形成在垂直沟道层221之间的多个层间绝缘层211A至211D和牺牲层213A至213C以形成缝隙226。缝隙226可以沿着列方向形成在垂直沟道层221的相邻的列之间。结果，可以通过缝隙226暴露出多个层间绝缘层211A至211D和牺牲层213A至213C的侧壁。
随后，利用刻蚀工艺来去除牺牲层213A至213C。因而，可以在层间绝缘层211A至211D的垂直相邻的层间绝缘层之间形成暴露出电荷陷阱层217的一部分的沟槽T。由于层间绝缘层211A至211D和牺牲层213A至213C由具有不同刻蚀选择性的材料形成，所以可以通过刻蚀剂仅选择性地刻蚀牺牲层213A至213C。
此后，可以利用氧化工艺将通过沟槽T暴露出的电荷陷阱层217的一部分变成阻挡绝缘层227。具体地，可以执行氧化工艺直到电荷陷阱层217的暴露部分的厚度被部分地氧化。因而，当通过将电荷陷阱层217的暴露部分氧化来形成阻挡绝缘层227时，与电荷陷阱层217和阻挡绝缘层227层叠的情况相比，可以容易地减小整个厚度。
参见图3D，可以形成导电层229以完全地填充沟槽T。导电层229可以由多晶Si层形成，或由具有大的功函数以及比多晶Si层更低的电阻的材料层形成。例如，导电层229可以由钨形成。当导电层229由具有大的功函数的材料层形成时，可以减小电荷经由阻挡绝缘层227向电荷陷阱层217的反向隧穿。当反向隧穿减小时，可以提高存储器单元的保持特性，由此改善存储器单元的可靠性。此后，可以用绝缘层231来填充缝隙226，如图3E所示。
多个导电层229中的至少一个上层可以是漏极选择线DSL或源极选择线SSL，其余的导电层可以是字线WL。
图4是说明根据本发明的一个示例性实施例的存储系统400的示意性框图。
参见图4，根据本发明的存储系统400可以包括存储器件420和存储器控制器410。
存储器件420可以包括以上参照图1和图3E描述的三维非易失性存储器件中的至少一种。即，存储器件420可以包括：垂直沟道层，所述垂直沟道层从衬底向上突出；隧道绝缘层，所述隧道绝缘层被配置成包围垂直沟道层；电荷陷阱层，所述电荷陷阱层被配置成包围隧道绝缘层；多个层间绝缘层，所述多个层间绝缘层沿着电荷陷阱层层叠以彼此隔离；沟槽，所述沟槽限定在多个层间绝缘层之间；导电层，所述导电层形成在沟槽内；以及阻挡绝缘层，所述阻挡绝缘层形成在导电层与电荷陷阱层之间。
存储器控制器410可以控制主机与存储器件420之间的数据交换。存储器控制器410可以包括处理单元412，所述处理单元412被配置成控制存储系统400的整体操作。此外，存储器控制器410可以包括用作处理单元412的操作存储器的静态随机存取存储器（SRAM）411。此外，存储器控制器410还可以包括主机接口413和存储器接口415。主机接口413可以包括存储系统400与主机之间的数据交换协议。存储器接口415可以将存储器控制器410与存储器件420连接。此外，存储器控制器410还可以包括纠错码（ECC）模块414。ECC模块414可以检测并纠正从存储器件420中读取的数据的错误。尽管未示出，但是存储系统400还可以包括只读存储器（ROM），所述ROM被配置成储存与主机接口所需的码数据。在另一种情况下，可以由可代替计算机系统的硬盘的固态盘（SSD）来实施存储系统400。
根据本发明，可以在行方向以及与半导体衬底垂直的方向将存储器单元缩小尺寸，并且可以在半导体存储器件的擦除操作期间防止反向隧穿。
在附图和说明书中，已经公开了本发明的典型示例性实施例，尽管使用了特定的术语，但是这些术语仅以一般性和说明性的意义使用，而不出于限制的目的。关于本发明的范围，将在所附权利要求中陈述。因此，本领域技术人员将理解的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以在形式和细节上进行各种变化。

Claims (14)

1.一种三维非易失性存储器件，包括：
垂直沟道层，所述垂直沟道层从衬底突出；
多个层间绝缘层和多个导电层，所述多个层间绝缘层和所述多个导电层沿着所述垂直沟道层交替地形成；
电荷陷阱层，所述电荷陷阱层包围所述垂直沟道层，所述电荷陷阱层在插入于所述多个导电层与所述垂直沟道层之间的多个第一区中具有比在插入于所述多个层间绝缘层与所述垂直沟道层之间的多个第二区中更小的厚度；以及
阻挡绝缘层，所述阻挡绝缘层形成在所述多个导电层与所述电荷陷阱层之间的所述多个第一区的每个中。
2.如权利要求1所述的器件，其中，所述阻挡绝缘层是通过将所述电荷陷阱层氧化而形成的。
3.如权利要求1所述的器件，其中，所述电荷陷阱层在所述多个第二区的每个中的厚度等于所述电荷陷阱层在所述多个第一区的每个中的厚度与所述阻挡绝缘层在所述第一区的每个中的厚度之和。
4.如权利要求1所述的器件，其中，所述导电层是字线或选择线。
5.如权利要求1所述的器件，其中，所述导电层由钨形成。
6.如权利要求1所述的器件，还包括：
管道栅，所述管道栅形成在所述多个层间绝缘层和所述衬底之间；以及
管道沟道层，所述管道沟道层填充所述管道栅，并连接一对垂直沟道层。
7.一种存储系统，包括：
三维非易失性存储器件，包括：
垂直沟道层，所述垂直沟道层从衬底突出，
层间绝缘层和导电层，所述层间绝缘层和所述导电层沿着所述垂直沟道层交替地形成，
电荷陷阱层，所述电荷陷阱层包围所述垂直沟道层，所述电荷陷阱层在插入于所述导电层与所述垂直沟道层之间的多个第一区中具有比在插入于所述层间绝缘层与所述垂直沟道层之间的多个第二区中更小的厚度，以及
阻挡绝缘层，所述阻挡绝缘层形成在所述导电层与所述电荷陷阱层之间的所述多个第一区的每个中；以及
存储器控制器，所述存储器控制器控制所述三维非易失性存储器件。
8.一种制造三维非易失性存储器件的方法，所述方法包括以下步骤：
在衬底上交替地形成第一层间绝缘层和第一牺牲层；
通过刻蚀所述第一层间绝缘层和所述第一牺牲层而在所述第一层间绝缘层和所述第一牺牲层中形成沟道孔；
在所述沟道孔的侧壁上顺序地形成电荷陷阱层和隧道绝缘层；
在所述隧道绝缘层中的每个上形成沟道层；
通过刻蚀所述第一层间绝缘层和所述第一牺牲层而在所述第一层间绝缘层和所述第一牺牲层中形成缝隙；
去除在所述缝隙的内壁上暴露的所述第一牺牲层；
通过将去除所述第一牺牲层而暴露出的所述电荷陷阱层的一部分氧化到小于所述电荷陷阱层的完整厚度来形成阻挡绝缘层；以及
在所述阻挡绝缘层中的每个上形成导电层。
9.如权利要求8所述的方法，其中，所述第一牺牲层由刻蚀选择性比所述电荷陷阱层的刻蚀选择性更高的材料形成。
10.如权利要求8所述的方法，其中，所述第一牺牲层由多晶硅形成。
11.如权利要求8所述的方法，其中，去除所述第一牺牲层的步骤包括以下步骤：
执行刻蚀工艺，其中，所述第一牺牲层的刻蚀选择性比所述电荷陷阱层的刻蚀选择性更高。
12.如权利要求8所述的方法，其中，所述电荷陷阱层形成在所述阻挡绝缘层与所述隧道绝缘层之间。
13.如权利要求8所述的方法，还包括以下步骤：
在所述衬底上形成层间绝缘层；
在所述层间绝缘层上形成第一管道栅；
通过刻蚀所述第一管道栅而形成连接一对沟道孔的沟槽；以及
用牺牲层填充所述沟槽；以及
在所述第一管道栅上形成所述第一层间绝缘层和所述第一牺牲层。
14.如权利要求13所述的方法，其中，形成所述管道栅的步骤还包括以下步骤：
在所述层间绝缘层上形成第一管道栅层；以及
在所述第一管道栅层上形成第二管道栅层，其中，利用所述牺牲层来填充所述第一管道栅层。
CN201210466241.6A 2011-12-22 2012-11-16 三维非易失性存储器件、存储系统及制造器件的方法 Active CN103178066B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2011-0140193 2011-12-22
KR1020110140193A KR20130072663A (ko) 2011-12-22 2011-12-22 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법

Publications (2)

Publication Number Publication Date
CN103178066A true CN103178066A (zh) 2013-06-26
CN103178066B CN103178066B (zh) 2017-04-12

Family

ID=48637822

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210466241.6A Active CN103178066B (zh) 2011-12-22 2012-11-16 三维非易失性存储器件、存储系统及制造器件的方法

Country Status (3)

Country Link
US (1) US8829595B2 (zh)
KR (1) KR20130072663A (zh)
CN (1) CN103178066B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104269407A (zh) * 2014-09-16 2015-01-07 华中科技大学 一种非易失性高密度三维半导体存储器件及其制备方法
CN107346771A (zh) * 2016-05-04 2017-11-14 爱思开海力士有限公司 半导体器件及其制造方法
CN107731824A (zh) * 2017-08-24 2018-02-23 长江存储科技有限责任公司 一种3d nand闪存的制作方法
CN109887917A (zh) * 2019-01-04 2019-06-14 长江存储科技有限责任公司 电子设备、三维存储器及其制作方法
CN110828469A (zh) * 2019-10-23 2020-02-21 长江存储科技有限责任公司 3d存储器件及其制造方法
CN111900171A (zh) * 2020-07-10 2020-11-06 长江存储科技有限责任公司 三维存储器及其制造方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130076372A (ko) * 2011-12-28 2013-07-08 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법
US9508736B2 (en) * 2013-10-17 2016-11-29 Cypress Semiconductor Corporation Three-dimensional charge trapping NAND cell with discrete charge trapping film
KR102321739B1 (ko) 2015-02-02 2021-11-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10055288B2 (en) * 2016-01-21 2018-08-21 Via Technologies, Inc. Controller device and operation method for non-volatile memory with 3-dimensional architecture
KR102624498B1 (ko) 2016-01-28 2024-01-12 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9859298B1 (en) * 2016-06-23 2018-01-02 Sandisk Technologies Llc Amorphous silicon layer in memory device which reduces neighboring word line interference
KR102607595B1 (ko) 2016-10-13 2023-11-30 삼성전자주식회사 유전체 층을 포함하는 반도체 소자
KR102609348B1 (ko) 2016-10-26 2023-12-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11721727B2 (en) * 2018-12-17 2023-08-08 Sandisk Technologies Llc Three-dimensional memory device including a silicon-germanium source contact layer and method of making the same
KR20210052753A (ko) * 2019-10-31 2021-05-11 삼성전자주식회사 반도체 소자
KR20210082976A (ko) * 2019-12-26 2021-07-06 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
JP2021118234A (ja) * 2020-01-23 2021-08-10 キオクシア株式会社 半導体記憶装置
US11889683B2 (en) * 2020-07-01 2024-01-30 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11488975B2 (en) * 2020-10-27 2022-11-01 Sandisk Technologies Llc Multi-tier three-dimensional memory device with nested contact via structures and methods for forming the same
US11476276B2 (en) * 2020-11-24 2022-10-18 Macronix International Co., Ltd. Semiconductor device and method for fabricating the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5086933B2 (ja) 2008-08-06 2012-11-28 株式会社東芝 不揮発性半導体記憶装置の駆動方法
KR101495806B1 (ko) 2008-12-24 2015-02-26 삼성전자주식회사 비휘발성 기억 소자
KR101623547B1 (ko) * 2009-12-15 2016-05-23 삼성전자주식회사 재기입가능한 3차원 반도체 메모리 장치의 제조 방법
KR101102548B1 (ko) * 2010-04-30 2012-01-04 한양대학교 산학협력단 비휘발성 메모리장치 및 그 제조 방법
KR101688604B1 (ko) * 2010-07-05 2016-12-23 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR101153642B1 (ko) * 2010-08-27 2012-06-18 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104269407A (zh) * 2014-09-16 2015-01-07 华中科技大学 一种非易失性高密度三维半导体存储器件及其制备方法
CN104269407B (zh) * 2014-09-16 2017-04-19 华中科技大学 一种非易失性高密度三维半导体存储器件及其制备方法
CN107346771A (zh) * 2016-05-04 2017-11-14 爱思开海力士有限公司 半导体器件及其制造方法
CN107346771B (zh) * 2016-05-04 2021-01-12 爱思开海力士有限公司 半导体器件及其制造方法
CN107731824A (zh) * 2017-08-24 2018-02-23 长江存储科技有限责任公司 一种3d nand闪存的制作方法
CN109887917A (zh) * 2019-01-04 2019-06-14 长江存储科技有限责任公司 电子设备、三维存储器及其制作方法
CN109887917B (zh) * 2019-01-04 2021-02-12 长江存储科技有限责任公司 电子设备、三维存储器及其制作方法
CN110828469A (zh) * 2019-10-23 2020-02-21 长江存储科技有限责任公司 3d存储器件及其制造方法
CN110828469B (zh) * 2019-10-23 2023-07-21 长江存储科技有限责任公司 3d存储器件及其制造方法
CN111900171A (zh) * 2020-07-10 2020-11-06 长江存储科技有限责任公司 三维存储器及其制造方法
CN111900171B (zh) * 2020-07-10 2021-03-09 长江存储科技有限责任公司 三维存储器及其制造方法

Also Published As

Publication number Publication date
US20130161724A1 (en) 2013-06-27
KR20130072663A (ko) 2013-07-02
CN103178066B (zh) 2017-04-12
US8829595B2 (en) 2014-09-09

Similar Documents

Publication Publication Date Title
CN103178066A (zh) 三维非易失性存储器件、存储系统及制造器件的方法
CN102468282B (zh) 三维半导体器件及其制造方法
US8717814B2 (en) 3-D nonvolatile memory device and method of manufacturing the same, and memory system including the 3-D nonvolatile memory device
US9806185B2 (en) Non-volatile memory device and method of manufacturing the same
JP7207859B2 (ja) ３次元半導体メモリ装置及びその製造方法
CN103165620B (zh) 三维非易失性存储器件、存储系统及其制造方法
KR102618280B1 (ko) 반도체 장치의 제조방법
CN108573972A (zh) 三维半导体器件及其形成方法
CN102867831A (zh) 半导体器件及其制造方法
CN104952873A (zh) 半导体器件及其制造方法
CN107154400B (zh) 半导体器件及其制造方法
KR20130070930A (ko) 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
CN103117282A (zh) 三维非易失性存储器件、存储系统及制造方法
KR101073074B1 (ko) 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US11257843B2 (en) Semiconductor memory device and manufacturing method of the semiconductor memory device
TWI712162B (zh) 半導體記憶裝置
CN103489868A (zh) 半导体装置及其制造方法和存储器系统
US10847536B2 (en) Manufacturing method of a semiconductor device
US11925021B2 (en) Semiconductor device and manufacturing method of the semiconductor device
CN110867447B (zh) 半导体器件以及该半导体器件的制造方法
JP2013069932A (ja) 不揮発性半導体記憶装置及びその製造方法
CN103311251A (zh) 半导体器件及其制造方法
CN114093886A (zh) 半导体存储器装置以及制造该半导体存储器装置的方法
US20230225127A1 (en) Semiconductor device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant