CN104269407B - 一种非易失性高密度三维半导体存储器件及其制备方法 - Google Patents
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Abstract
本发明公开了一种非易失性高密度三维半导体存储器件及其制备方法，包括由多个垂直方向的三维NAND存储串构成的存储串阵列；每个三维NAND存储串包括半导体区域以及围绕半导体区域的四层包裹结构；半导体区域包括沟道以及分别与沟道两端连接的源极和漏极；源极与漏极串联连接；沟道为方柱形结构；四层包裹结构从里到外依次为隧穿电介质层、电荷存储层、阻隔电介质层以及控制栅电极；阻隔电介质层在不同的方向具有不同的厚度，依次为d1、d2、d3、d4，并满足关系式d1<d2<d3<d4。本发明中同一个存储单元中的阻隔电介质有不一致的厚度，而阻隔电介质厚度不同的区域，写入电压不同，存储电荷量随写电压增大而增大或减小，一个存储单元至少能存两位数据。
Description
技术领域
本发明属于微电子器件技术领域，更具体地，涉及一种非易失性高密度三维半导体存储器件及其制备方法。
背景技术
虽然20nm(或者更小)多晶硅浮栅非易失性存储阵列有着完善的制造技术，要将平面存储阵列的特征尺寸再减小会变得非常困难。进一步的尺寸减小将会出现临近单元的相互串扰、浮栅存储电子数目过少等问题。为了继续提高存储密度，发展出了三维垂直堆叠存储器件。
三维垂直NAND(not and，非并)存储串在2001年被首次公开(“Novel Ultra HighDensity Memory with a Stacked-Surrounding Gate Transistor (S-SGT)StructuredCell”,IEDM Proc.(2001)33-36)。但是，这种NAND存储串每个单元只能存储一位数据。多值存储是实现存储器的容量扩充的有效方式之一。
发明内容
针对现有技术的缺陷，本发明的目的在于提供一种非易失性高密度三维半导体存储器件及其制备方法，旨在实现非易失性三维半导体存储器的多值存储，并大幅度提高三维半导体存储器件的存储密度。
本发明提供了一种非易失性高密度三维半导体存储器件，包括由多个位于垂直方向的三维NAND存储串构成的存储串阵列；每个三维NAND存储串包括半导体区域，以及围绕所述半导体区域的四层包裹结构；所述半导体区域包括沟道以及分别与所述沟道两端连接的源极和漏极；所述源极与所述漏极串联连接；所述沟道为方柱形结构；所述四层包裹结构从里到外依次为隧穿电介质层、电荷存储层、阻隔电介质层以及控制栅电极；所述阻隔电介质层在不同的方向具有不同的厚度，依次为d1、d2、d3、d4，并满足关系式d1<d2<d3<d4。
其中，所述阻隔电介质层的厚度d1、d2、d3、d4满足关系式4*d1＝3*d2＝2*d3＝d4或d1+15nm＝d2+10nm＝d3+5nm＝d4。
其中，d1厚度取值为5nm-20nm。
其中，工作时，通过在控制栅电极施加正电压，使电子从半导体沟道通过隧道电介质层进入浮栅实现写入操作；通过在源极施加正电压，利用隧穿电介质层和沟道区之间的隧道效应，将注入到浮栅的电荷吸引到沟道实现擦除操作。
其中，所述电荷存储层的材料为纳米晶材料。
其中，所述隧穿电介质层的厚度为5nm-20nm。
本发明还提供了一种非易失性高密度三维半导体存储器件的制备方法，包括下述步骤：
S1：在衬底上附着下电极，并在所述下电极上沉积多层膜堆叠结构；在多层膜堆叠结构中进行深孔刻蚀形成第一通孔；
其中多层膜堆叠结构由控制栅电极和绝缘层交替堆叠形成；
S2：在所述第一通孔中沉积阻隔电介质材料，进行刻蚀后形成第二通孔和阻隔电介质层；
其中采用非对称的刻蚀图案形成第二通孔，阻隔电介质层的厚度不一致，呈阶梯分布，依次为d1、d2、d3、d4，其中，d1<d2<d3<d4，阻隔电介质层中d1的厚度为5nm-20nm；
S3：在所述第二通孔中相继交替沉积电荷存储材料和阻隔电介质材料形成堆叠膜结构；并进行刻蚀后形成第三通孔和电荷存储层；
S4：在所述第三通孔中填充隧穿电介质材料并进行刻蚀，形成第四通孔和隧穿电介质层；所述隧穿电介质层的厚度为5nm-20nm；
S5：在所述第四通孔中填充半导体材料，形成半导体区域；
S6：通过光刻和沉积的方式在所述半导体区域上形成第一电极后获得一个三维NAND存储串，多个NAND存储串构成非易失性高密度三维半导体存储器件。
其中，所述步骤二中采用费堆成的刻蚀图案可以在不改变工艺步骤的情况下形成不同厚度的阻隔电介质层，从而可以实现多值存储。
其中，所述不同存储单元的同一个功能层都是一起形成的。
通过本发明所构思的以上技术方案，与现有技术相比，由于其在现有的三维半导体器件结构的基础上做出器件结构改变，能够实现多值存储并且与现有三维半导体器件工艺相匹配。
附图说明
图1是本发明实施例提供的非易失性三维半导体存储器的结构示意图；
图2是本发明实施例提供的非易失性三维NAND存储串结构的俯视图图；
图3是本发明实施例提供的非易失性三维NAND存储串的制备步骤一中多层膜的结构示意图，图为剖面图；
图4是本发明实施例提供的非易失性三维NAND存储串的制备步骤一中形成第一通孔80的结构示意图，图为剖面图；
图5是本发明实施例提供的非易失性三维NAND存储串的制备步骤一中形成第一通孔80的结构示意图，图为俯视图；
图6是本发明实施例提供的非易失性三维NAND存储串的制备步骤二中形成第二通孔81的结构示意图，图为剖面图；
图7是本发明实施例提供的非易失性三维NAND存储串的制备步骤二中形成第二通孔81的结构示意图，图为俯视图；
图8是本发明实施例提供的非易失性三维NAND存储串的制备步骤三中在第二通孔81中堆叠膜结构的结构示意图，图为剖面图；
图9是本发明实施例提供的非易失性三维NAND存储串的制备步骤三中形成第三通孔82的结构示意图，图为俯视图；
图10是本发明实施例提供的非易失性三维NAND存储串的制备步骤三中形成第三通孔82的结构示意图，图为剖面图；
图11是本发明实施例提供的非易失性三维NAND存储串的制备步骤四中形成隧穿电介质层11的结构示意图，图为俯视图；
图12是本发明实施例提供的非易失性三维NAND存储串的制备步骤四中形成隧穿电介质层11的结构示意图，图为剖面图；
图13是本发明实施例提供的非易失性三维NAND存储串的制备步骤五和六中形成半导体区域1及上电极122的结构示意图，图为剖面图；
其中，1为半导体区域；121为控制栅电极；122为绝缘层；7为阻隔电介质层；9为电荷存储层；11为隧穿电介质层；201为下电极；202为上电极；100为衬底；120为堆叠结构。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
针对现有技术的缺陷，本发明的目的在于提供一种三维NAND存储串，其中一个存储单元能够存储至少两位数据。
通过改变制备工艺在形成栅电极与浮置栅极之间的阻隔电介质层时，使得同一个存储单元的阻隔电介质层存在不同厚度d1、d2、d3、d4，并且电荷存储层采用可以固定存储电荷的浮栅介质(例如金属纳米晶)。从而在不同栅极电压下，可以有相应程度的电荷隧穿及不同的浮栅电荷存储量，这样就可以形成两位以上的数据的存储，即实现多值存储。
本发明提供了一种三维NAND存储串，能够在一个存储单元中存储至少两位数据，提高存储密度。
NAND存储串中的基本存储单元的结构：中间是半导体区域，半导体区域包含源区、沟道区和漏区，其中沟道区两端分别与源区、漏区相连，源区和漏区串联；围绕中间半导体区域包裹着四层结构，从里到外依次是，隧穿电介质层、电荷存储层(浮栅)、阻隔电介质层以及控制栅电极。
隧穿电介质层很薄，电子可以通过隧穿效应通过隧道电介质层。写入方法是，在控制栅加正电压，使电子从半导体沟道通过隧道电介质层进入浮栅。擦除方法是，在源极加正电压，利用隧穿电介质层和沟道区之间的隧道效应，将注入到浮栅的电荷吸引到沟道。写入时，对于厚度不同的阻隔电介质层，需要控制栅加不同的正电压，所加正电压与阻隔电介质层的厚度成正比。浮栅分散的金属纳米点或者半导体纳米颗粒结构，电荷隧穿到浮栅中后会被限制在电荷存储层中，电荷存储层采用纳米晶等材料从而使得电荷不会在其内部发生移动。因此，对应不同厚度的阻隔电介质层，只有加上对应的隧穿电压值后，对应的浮栅中才会有电荷的存储。
在本发明实施例中，一个三维NAND存储串200包括一个至少一端垂直延伸至衬底100上平面。在本发明实施例中，如图1所示源/漏电极包括一个在半导体区域1之下的下电极102和在半导体区域1之上的上电极202。
半导体区域1包含了该NAND存储串上每个存储单元的源极、漏极及沟道，不同单元的源漏串联。半导体区域1采用半导体沉积技术沉积，主要采用硅、锗、锗化硅等半导体材料。
绝缘层122可以包括使用任何电学绝缘材料，譬如氧化硅、氮化硅、氮氧化硅，或者其它high-k绝缘材料。
如图1所示，一个三维NAND串包括多个控制栅电极121，不同器件平面的控制栅电极之间成平行分布，同平行于衬底100。控制栅电极121可以是一个带状的大致平行于衬底100表面的部分。控制栅材料可以包括一种或多种任何合适的导体或半导体材料，譬如掺杂多晶硅、钨、铜、铝、钽、钛、钴、氮化钛或者它们的合金。譬如，在一些实施例中，多晶硅因为容易制备而被采用。
阻隔电介质层7与控制栅电极121相邻，可能被它包围。阻隔电介质层7可以包括多个阻隔电介质部分，只与多个控制栅电极121中的一个接触。譬如，一个位于器件层次A的阻隔电介质层7与控制栅电极121接触，一个位于器件层次B的阻隔电介质层7与控制栅电极121接触。
阻隔电介质层7在不同方向有不同的厚度，d1、d2、d3、d4具有不同的值，关系如下4*d1＝3*d2＝2*d3＝d4。该厚度不同的阻隔电介质层7的部分位于电荷存储层9和控制栅电极121之间。d1厚度取值为5nm-20nm。阻隔介质7可以是从任何一个或多个相同或者不同的电绝缘材料中独立选择，譬如氧化硅、氮化硅、氮氧化硅，或者其它high-k绝缘材料。
一体三维NAND串还包括多个电荷存储层9，电荷存储层9位于阻隔电介质层7与隧穿电介质层11之间。相似地，多个分立电荷存储层9包括至少一个位于器件层次A的第一分立电荷存储层，和位于器件层次B的第二分立电荷存储层，不同器件层的电荷存储层之间由阻隔层122隔开。
一体三维NAND串的隧穿电介质层11位于电荷存储层9和半导体区域1之间。隧穿电介质层11具有统一的厚度。隧穿电介质层11可以是用原子层沉积(ALD)或者化学气象沉积(CVD)方法形成氧化硅层。隧穿电介质层11厚度在5到20nm范围内。
电荷存储层9可以采用导体纳米晶(例如金纳米晶)，或者一种分立电荷存储电介质(譬如氮化硅或者其它电介质)等。譬如，电荷存储层9具有电荷分立存储特征。电荷存储层9、阻隔电介质层7与隧穿电介质层11形成氧化物-氮化物-氧化物三层结构。
图3-13展示了实施例1的NANA串制备方法。
如参考图3所示，步骤(1)：在衬底100上附着下电极201，并在所述下电极201上沉积多层膜堆叠结构120；在多层膜堆叠结构120中进行深孔刻蚀形成通孔80；其中多层膜堆叠结构120由控制栅电极121和绝缘层122交替堆叠形成；
在已经分布了下电极结构的衬底100上制备堆叠结构120，堆叠结构120由控制栅电极121和阻隔层122交替堆叠而成。
刻蚀堆叠结构120形成第一通孔80阵列，如图4和图5所示，第一通孔80阵列就是之后制备的NAND串所在位置。
其中，控制栅电极121、阻隔层122可以用任何合适的沉积方法，譬如溅射、CVD、MBE等，沉积在衬底之上。控制栅电极121、阻隔层122可以是6到100纳米厚。在本实施例中，控制栅电极121包括第一导体(譬如金属或金属合金)或者半导体(譬如重掺杂n+、p+多晶硅)控制栅电极材料，阻隔层122选用绝缘材料(譬如氮化硅、氧化硅等等)。所述重掺杂包括半导体材料掺杂n型或p型浓度大于1018cm-3。
步骤(2)在通孔80沉积阻隔电介质材料，然后进行刻蚀形成第二通孔81，并且形成一个阻隔电介质层7。在形成第二通孔81时，采用的是非对称的刻蚀图案，如图6所示，d1<d2<d3<d4,阻隔电介质层7的厚度不一致，呈阶梯分布。电介质7可以有5到20nm的厚度。
具体为：在通孔80中沉积阻隔电介质材料，然后进行刻蚀形成第二通孔81，并且形成一个阻隔电介质层7，如图6和图7所示，图6为俯视图，图7为剖面图。阻隔电介质材料可以包括用原子层沉积(ALD)或者化学气象沉积(CVD)方法形成氧化硅层。其它high-k电介质材料，譬如氧化铪，可以用作替代或者加在氧化硅之上。
其中，在形成第二通孔81时，采用的是非对称的刻蚀图案，如图6所示，d1<d2<d3<d4,阻隔电介质层7的厚度不一致，呈阶梯分布。电介质7可以有5到20nm的厚度。
在如图7所示，步骤(3)：在步骤(2)形成的第二通孔81中相继交替沉积电荷存储材料和阻隔电介质材料，形成堆叠膜结构。然后进行刻蚀，形成第三通孔82并且同时形成电荷存储层9.电荷存储层。
第二通孔81中沉积电荷存储材料和阻隔电介质材料，如图8所示形成堆叠膜结构。如图9和图10所示，图9为俯视图，图10为剖面图，在形成的堆叠膜结构中进行刻蚀，形成第三通孔82，并且同时形成电荷存储层9。
所述分立电荷存储层9可以电荷存储材料包括一个电荷存储电介质材料(譬如氮化硅分立电荷存储电介质结构)。可更换地，分立电荷存储材料可以包括导体或半导体浮栅材料(譬如，金属、金属混合物、硅化金属、或者中掺杂多晶硅浮栅材料)。任何可用的方法都可以用于形成电荷存储层9，譬如原子层沉积(ALD)或者化学气相沉积(CVD)。
步骤(4)：在第三通孔82中填充隧穿电介质材料，然后进行刻蚀，形成第四通孔83，并同时形成隧穿电介质层11，隧穿电介质层11厚度在5到20nm范围内。
具体为：在步骤(2)中形成的第三通孔82中填充隧穿电介质材料，然后进行刻蚀，形成第四通孔83，并同时形成隧穿电介质层11，如图11和12所示，其中图11为俯视图，图12为剖面图，并且其中形成的隧穿电介质层11厚度在5到20nm范围内。隧穿电介质层11可以是用原子层沉积(ALD)或者化学气象沉积(CVD)方法制备。
步骤(5)：在第四通孔83填充半导体材料，形成一个半导体区域1。然后在第四通孔83填充半导体材料，形成一个半导体区域1，如图13所示。半导体区域1中包括轻掺杂p型或n型(掺杂浓度低于1017cm-3)的硅材料。一个n型沟道更合适，因为它可以很容易和n+结连接。但是，p型沟道器件也可以用。所述第四通孔83为方形，其边长一般在15nm到80nm之间。
半导体区域1可以用任何想用的方法形成。譬如可以在第四通孔83中覆盖堆叠120通过沉积半导体(譬如多晶硅)材料形成，然后用化学机械抛光(CMP)把上面多余的半导体材料刻蚀掉。
如图13所示，步骤(6)：第一电极202可以在半导体区域1上形成，上电极可采用光刻然后沉积的工艺来完成。
具体为：第一电极202可以在半导体区域1上形成，上电极可采用光刻然后沉积的工艺来完成，最终形成图1的结构。在半导体沟道1之下的第二电极102可以在衬底100之上，在形成堆叠120之前形成。下电极102和上电极202可以用作NAND串的源/漏电极。
为了更进一步的说明本发明实施例提供的非易失性三维半导体存储器的制备方法，现给出具体实施例，为了避免繁琐，以列表的方式给出各个具体实施例中各个参数的值，具体详见下表：
其中d1、d2、d3、d4的主要关系是，d1<d2<d3<d4，具体实施方式，可以有4d1＝3d2＝2d3＝d4，或者d1+15nm＝d2+10nm＝d3+5nm＝d4等实施方式。
对于上述实施例中所述参数做以下描述：第四通孔83边长，决定器件的沟道横截面积，器件工作时，沟道横截面积越大，其工作时的源漏饱和电流越大，沟道需要截止所需要的阈值电压越大。阻隔电介质层7的厚度与沟道横截面直径相关联，随着沟道横截面直径的增大，阻隔电介质层的厚度需要做出相应的等比例增大。电荷存储层9的厚度与沟道横截面边长具有关联性，沟道横截面直径越大，需要更多的电荷存储量，所以电荷存储层的厚度与沟道横截面直径是等比关系。此外绝缘层122以及控制栅电极121的厚度与上述参数没有比例关系，绝缘层122与控制栅电极121决定器件的沟道长度，沟道长度减小，阈值电压越小。其中每一层控制栅电极121的厚度都是相同的。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (8)
1.一种非易失性高密度三维半导体存储器件，包括由多个位于垂直方向的三维NAND存储串构成的存储串阵列；其特征在于，每个三维NAND存储串包括半导体区域，以及围绕所述半导体区域的四层包裹结构；
所述半导体区域包括沟道以及分别与所述沟道两端连接的源极和漏极；所述源极与所述漏极串联连接；所述沟道为方柱形结构；
所述四层包裹结构从里到外依次为隧穿电介质层(11)、电荷存储层(9)、阻隔电介质层(7)以及控制栅电极(121)；所述阻隔电介质层(7)在不同的方向具有不同的厚度，依次为d1、d2、d3、d4，并满足关系式d1<d2<d3<d4。
2.如权利要求1所述的非易失性高密度三维半导体存储器件，其特征在于，所述阻隔电介质层(7)的厚度d1、d2、d3、d4满足关系式4*d1＝3*d2＝2*d3＝d4或d1+15nm＝d2+10nm＝d3+5nm＝d4。
3.如权利要求1所述的非易失性高密度三维半导体存储器件，其特征在于，d1厚度取值为5nm-20nm。
4.如权利要求1所述的非易失性高密度三维半导体存储器件，其特征在于，工作时，通过在控制栅电极施加正电压，使电子从半导体沟道通过隧道电介质层进入浮栅实现写入操作；通过在源极施加正电压，利用隧穿电介质层和沟道区之间的隧道效应，将注入到浮栅的电荷吸引到沟道实现擦除操作。
5.如权利要求1所述的非易失性高密度三维半导体存储器件，其特征在于，所述电荷存储层(9)的材料为纳米晶材料。
6.如权利要求1所述的非易失性高密度三维半导体存储器件，其特征在于，所述隧穿电介质层(11)的厚度为5nm-20nm。
7.一种非易失性高密度三维半导体存储器件的制备方法，其特征在于，包括下述步骤：
S1：在衬底(100)上附着下电极(201)，并在所述下电极(201)上沉积多层膜堆叠结构(120)；在多层膜堆叠结构(120)中进行深孔刻蚀形成第一通孔(80)；
其中多层膜堆叠结构(120)由控制栅电极(121)和绝缘层(122)交替堆叠形成；
S2：在所述第一通孔(80)中沉积阻隔电介质材料，进行刻蚀后形成第二通孔(81)和阻隔电介质层(7)；
其中采用非对称的刻蚀图案形成第二通孔(81)，阻隔电介质层(7)的厚度不一致，呈阶梯分布，依次为d1、d2、d3、d4，其中，d1<d2<d3<d4，阻隔电介质层(7)中d1的厚度为5nm-20nm；
S3：在所述第二通孔(81)中相继交替沉积电荷存储材料和阻隔电介质材料形成堆叠膜结构；并进行刻蚀后形成第三通孔(82)和电荷存储层(9)；
S4：在所述第三通孔(82)中填充隧穿电介质材料并进行刻蚀，形成第四通孔(83)和隧穿电介质层(11)；所述隧穿电介质层(11)的厚度为5nm-20nm；
S5：在所述第四通孔(83)中填充半导体材料，形成半导体区域(1)；
S6：通过光刻和沉积的方式在所述半导体区域(1)上形成第一电极(202)后获得一个三维NAND存储串，多个三维NAND存储串构成非易失性高密度三维半导体存储器件。
8.如权利要求7所述的制备方法，其特征在于，所述步骤S2中采用非对称的刻蚀图案在不改变工艺步骤的情况下形成不同厚度的阻隔电介质层，从而实现多值存储。
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