CN109473445A - 存储器件及其制造方法及包括该存储器件的电子设备 - Google Patents
存储器件及其制造方法及包括该存储器件的电子设备 Download PDFInfo
- Publication number
- CN109473445A CN109473445A CN201811336212.1A CN201811336212A CN109473445A CN 109473445 A CN109473445 A CN 109473445A CN 201811336212 A CN201811336212 A CN 201811336212A CN 109473445 A CN109473445 A CN 109473445A
- Authority
- CN
- China
- Prior art keywords
- layer
- dielectric layer
- gate dielectric
- electrode
- active area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 41
- 230000000149 penetrating effect Effects 0.000 claims abstract description 3
- 239000004065 semiconductor Substances 0.000 claims description 72
- 239000000463 material Substances 0.000 claims description 68
- 238000000034 method Methods 0.000 claims description 24
- 238000005530 etching Methods 0.000 claims description 18
- 238000010276 construction Methods 0.000 claims description 16
- 238000003475 lamination Methods 0.000 claims description 12
- 239000004020 conductor Substances 0.000 claims description 5
- 238000013500 data storage Methods 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 295
- 239000011799 hole material Substances 0.000 description 40
- 238000003860 storage Methods 0.000 description 40
- 230000006870 function Effects 0.000 description 27
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 238000001020 plasma etching Methods 0.000 description 10
- 230000008569 process Effects 0.000 description 9
- 239000000126 substance Substances 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 8
- 230000005611 electricity Effects 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 239000011241 protective layer Substances 0.000 description 5
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000001276 controlling effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004490 TaAl Inorganic materials 0.000 description 1
- 229910010038 TiAl Inorganic materials 0.000 description 1
- -1 TiCAl Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
- 150000002927 oxygen compounds Chemical class 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
- H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
- H10B51/50—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the boundary region between the core and peripheral circuit regions
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
公开了一种存储器件及其制造方法及包括该存储器件的电子设备。根据实施例,存储器件可以包括:衬底;设置在衬底上的电极结构,包括交替堆叠的多个第一电极层和多个第二电极层;穿透电极结构的多个竖直有源区;设置在竖直有源区与电极结构中的各第一电极层之间的第一栅介质层以及设置在竖直有源区与电极结构中的各第二电极层之间的第二栅介质层,其中,第一栅介质层和第二栅介质层分别构成数据存储结构。第一电极层与第一栅介质层的组合的第一有效功函数不同于第二电极层与第二栅介质层的组合的第二有效功函数。
Description
技术领域
本公开涉及半导体领域,具体地,涉及基于竖直型器件的存储器件及其制造方法以及包括这种存储器件的电子设备。
背景技术
在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中,源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置,水平型器件不易进一步缩小。与此不同,在竖直型器件中,源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此,相对于水平型器件,竖直型器件更容易缩小。
基于竖直型器件,可以制作三维(3D)存储器件,如闪存(NAND型或NOR型)。目前,随着3D存储器件中层数的增加,已经越来越难以进一步增加其集成密度。另外,难以降低存储单元的源/漏电阻。于是,竖直叠置的存储单元的源/漏电阻串联在一起,导致总电阻增大,存储器件性能变差。
发明内容
有鉴于此,本公开的目的至少部分地在于提供一种具有改进特性的基于竖直型器件的存储器件及其制造方法以及包括这种存储器件的电子设备。
根据本公开的一个方面,提供了一种存储器件,包括:衬底;设置在衬底上的电极结构,包括交替堆叠的多个第一电极层和多个第二电极层;穿透电极结构的多个竖直有源区;设置在竖直有源区与电极结构中的各第一电极层之间的第一栅介质层以及设置在竖直有源区与电极结构中的各第二电极层之间的第二栅介质层,其中,第一栅介质层和第二栅介质层分别构成数据存储结构。第一电极层与第一栅介质层的组合的第一有效功函数不同于第二电极层与第二栅介质层的组合的第二有效功函数。
根据本公开的另一方面,提供了一种制造存储器件的方法,包括:在衬底上设置多个第一牺牲层和多个第二牺牲层交替堆叠的叠层;形成穿透所述叠层的多个竖直孔;在所述竖直孔的侧壁上形成与第一牺牲层相对应的第一栅介质层以及与第二牺牲层相对应的第二栅介质层;在竖直孔中填充半导体材料,以形成有源区;将第一牺牲层替换为第一电极层;以及将第二牺牲层替换为第二电极层。第一电极层与第一栅介质层的组合的第一有效功函数不同于第二电极层与第二栅介质层的组合的第二有效功函数。
根据本公开的另一方面,提供了一种电子设备,包括上述存储器件。
根据本公开的实施例,即便是存储单元中的源/漏区也可以受相应电极层控制。于是,可以降低源/漏电阻,并因此降低叠置的存储单元的总串联电阻。于是,叠置的存储单元数目可以增大,并因此可以增加集成密度。
根据本公开的实施例,有源区中与各电极层相对应的部分一方面可以用作源/漏区,另一方面可以用作沟道区。与常规器件中分别地提供沟道区和源/漏区的技术相比,可以增加集成密度。
附图说明
通过以下参照附图对本公开实施例的描述,本公开的上述以及其他目的、特征和优点将更为清楚,在附图中:
图1至12(b)示出了根据本公开实施例的制造存储器件的流程中部分阶段的示意图;
图13、14(a)和14(b)示出了根据本公开实施例的存储器件的工作原理的示意图;
图15(a)和15(b)示出了根据本公开实施例的栅介质层的不同配置的示意图。
贯穿附图,相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下,将参照附图来描述本公开的实施例。但是应该理解,这些描述只是示例性的,而并非要限制本公开的范围。此外,在以下说明中,省略了对公知结构和技术的描述,以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的,其中为了清楚表达的目的,放大了某些细节,并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的,实际中可能由于制造公差或技术限制而有所偏差,并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中,当将一层/元件称作位于另一层/元件“上”时,该层/元件可以直接位于该另一层/元件上,或者它们之间可以存在居中层/元件。另外,如果在一种朝向中一层/元件位于另一层/元件“上”,那么当调转朝向时,该层/元件可以位于该另一层/元件“下”。
根据本公开实施例的存储器件基于竖直型器件,因此可以包括在衬底上形成的从衬底向上竖直(例如,大致垂直于衬底表面)延伸的多个竖直有源区。有源区可以是实心的,也可以是空心的(其中可以填充电介质)。基于这些竖直有源区,可以绕它们外周形成栅堆叠,以形成竖直器件。
在常规的竖直器件中,有源区中沟道区的上下两侧分别是源/漏区,且绕沟道区的外周形成栅堆叠,而绕源/漏区的外周通常形成电介质层。也即,沟道区受栅堆叠(尤其是其中的栅电极)的控制,而源/漏区并无相应的电极来进行控制。
与上述常规竖直器件不同,根据本公开的实施例,还可以设置与源/漏区相对应的控制电极(在此,也可以称为“栅电极”)。用于控制源/漏区的栅电极也可以如同用于控制沟道区的栅电极一样以栅堆叠的形式来设置,也即,在栅电极与要控制的有源区之间存在栅介质层。通过这种栅电极来控制源/漏区,可以降低源/漏电阻。
栅堆叠可以是存储栅堆叠,以便实现存储功能。更具体地,栅介质层可以构成数据存储结构。例如,栅堆叠可以包括在有源区的至少一部分侧壁上形成的栅介质层以及介由栅介质层面对有源区的栅电极层。栅电极层可以沿与竖直有源区的延伸方向相交的方向(例如,大致平行于衬底表面)延伸,从而与竖直有源区相交。
对于每一栅堆叠,其可以在竖直有源区中限定沟道区,且相应地限定了源/漏区,即有源区中位于沟道区相对两侧的部分。也就是说,竖直有源区中与各栅堆叠相对应的部分,既可以用作某一器件的沟道区,也可以用作另一器件的源/漏区。
可以设置从下向上依次排列的多层栅电极层,从而在各竖直有源区中相应地限定多个沟道区(并因此限定多个存储单元,每个存储单元包括相应的沟道区以及该沟道区相对两侧的源/漏区)。每一存储单元的沟道区可以构成与之相邻的存储单元的源/漏区。在此,存储单元可以是闪存(flash)单元。相邻的栅电极层之间可以设置有用于电隔离的绝缘层。当然,相邻栅电极层之间的电隔离也可以由栅介质层或其一部分来提供。相比于常规技术,存储单元更为密集地布置,从而可以提高集成密度。
对于这样的配置,为了使各存储单元能够更好地工作,针对沟道区的栅堆叠与针对源/漏区的栅堆叠可以具有不同的有效功函数。例如,针对沟道区的栅堆叠与针对源/漏区的栅堆叠中一种的有效功函数可以接近有源区中半导体材料的导带,而另一种的有效功函数可以接近有源区中半导体材料的价带。由于这种有效功函数的差异,可以在有源区的半导体材料中形成所需的载流子(电子或空穴)分布。于是,存储器件可以包括由具有不同功函数的两种电极层交替堆叠而形成的电极结构,特别是在栅介质层相同的情况下。
竖直有源区可以排列为阵列(例如,通常是按行和列排列的二维阵列)。另外,由于它们如上所述在衬底上竖直延伸且通过多层的栅电极层分别限定出多层存储单元,从而该存储器件可以是三维(3D)阵列。在该3D阵列中,各竖直有源区限定了存储单元的串。
在本文中,所谓“构成数据存储结构的栅介质层”是指栅堆叠中处于栅电极层和有源区(或者说沟道区)之间的部分。栅介质层可以是叠层结构,整体上呈现电介质特性,即,使得栅电极层与沟道区并不直接电连接,从而称作“介质”,但是这并不排除其中可能包含一层或多层导电层。栅介质层可以包括电荷俘获层或者铁电材料等,以便实现存储功能。例如,栅介质层可以包括依次叠置的第一介质层、电荷俘获层和第二介质层,或者可以为包括铁电材料的介质层,例如,Hf或Zr的氧化物。本领域存在各种能够实现存储功能的存储栅堆叠配置,在此不再赘述。
这种存储器件例如可以如下制造。具体地,可以在衬底上设置第一牺牲层和第二牺牲层交替堆叠的叠层。为便于后继对牺牲层的替换处理,在相邻的牺牲层之间可以设置刻蚀停止层。然后,可以在叠层中形成若干竖直孔。随后,将在这些孔中形成有源区(与孔的形状相对应,因此可以是“柱状”,包括但不限于圆柱状)。这些孔可以沿着叠层的堆叠方向(竖直方向)延伸,并可以贯穿叠层。
可以在孔的侧壁上至少与各牺牲层相对应之处,形成栅介质层。例如,可以分别形成与第一牺牲层相对应的第一栅介质层以及与第二牺牲层相对应的第二栅介质层。如此形成的栅介质层与随后形成的栅电极层一起,构成栅堆叠。可以在孔中填充(掺杂的)半导体材料,以形成有源区。半导体材料可以完全填满孔从而形成实心的有源区,或者仅沿孔的内壁形成从而形成空心的有源区(内侧可以进一步填充电介质层)。有源区与各栅堆叠相配合,形成存储单元。
栅介质层可以是在填充半导体材料之前通过在孔的侧壁上淀积相应的材料层而形成,也可以是在填充半导体层之后通过在孔的侧壁上(更具体地,在孔中所填充的半导体层的表面上)淀积相应的材料层而形成,或者栅堆叠的一部分可以在填充半导体材料之前形成,而其余部分可以在填充半导体材料之后形成。
可以在叠层中形成竖直的加工通道,以露出各牺牲层。可以通过选择性刻蚀,去除牺牲层,并代之以相应的电极层。如上所述,可以将第一牺牲层替换为第一电极层,并可以将第二牺牲层替换为第二电极层。第一电极层与相应栅介质层的组合的有效功函数可以不同于第二电极层与相应栅介质层的组合的有效功函数。第一电极层的功函数可以不同于第二电极层的功函数,特别是在栅介质层相同的情况下。
本公开可以各种形式呈现,以下将描述其中一些示例。
图1至12(b)示出了根据本公开实施例的制造存储器件的流程中部分阶段的示意图。
如图1所示,提供衬底1001。该衬底1001可以是各种形式的衬底,包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中,为方便说明,以体Si衬底为例进行描述。
在衬底1001中,例如通过离子注入,形成阱区1001w。该阱区1001w随后可以充当存储器件的公共源/漏连接层(例如,公共地电势面),存储器件中最下层存储单元各自下层的源/漏区均可以连接到该公共源/漏连接层。如果最下层的存储单元是n型器件,则阱区1001w可以掺杂为n型;如果存储单元是p型器件,则阱区1001w可以掺杂为p型。
在衬底1001上,可以通过例如淀积,依次形成第一牺牲层1003、1007和第二牺牲层1005、1009的交替堆叠。第一牺牲层1003、1007和第二牺牲层1005、1009可以包括相对于彼此具有刻蚀选择性的材料。例如,第一牺牲层1003、1007可以包括多晶硅,厚度为约10-100nm;第二牺牲层1005、1009可以包括多晶SiGe(Ge的原子百分比例如为约15-50%),厚度为约10-100nm。第一牺牲层1003、1007和第二牺牲层1005、1009可以确定相应的栅控源/漏的厚度或者栅长,因此为确保器件性能的一致性,第一牺牲层1003、1007和第二牺牲层1005、1009中的每一层可以具有实质上相同的厚度。可以重复形成第一牺牲层和第二牺牲层的步骤,直至所需的层数。
另外,为了更好地控制刻蚀,在第一牺牲层1003、1007和第二牺牲层1005、1009中相邻的层之间,可以设置刻蚀停止层1011。另外,在最下层的第一牺牲层1003与衬底1001之间,也可以设置刻蚀停止层1011。刻蚀停止层1011可以包括相对于第一牺牲层1003、1007和第二牺牲层1005、1009(以及衬底1001)具有刻蚀选择性的材料。另外,刻蚀停止层1011可以是电介质材料,以便随后还可以用于相邻栅电极层之间的电隔离。例如,刻蚀停止层1011可以包括SiC,厚度为约1-5nm。
另外,为了后继处理中构图的方便以及提供适当的停止层等目的,在所生长的这些层之上,还可以形成硬掩模层。例如,硬掩模层可以包括厚度例如为约2-10nm的氧化物(例如,氧化硅)层1013以及厚度例如为约10-100nm的氮化物(例如,氮化硅)层1015。
随后,可以限定有源区的位置。如图2的俯视图所示,衬底可以包括存储单元区和接触区,在存储单元区中可以形成存储单元,而在接触区中可以形成各种电接触部。当然,衬底还可以包括其他区域,例如用于形成相关电路的电路区等。在存储单元区中,可以在图1所示的结构上形成光刻胶1017。通过光刻(曝光和显影),将光刻胶1017构图为在有源区的位置处具有开口,以露出之下的氮化物层1015。开口的布局根据存储单元的布局而定,例如各开口可以按行和列排列为二维阵列。
接着,如图3(沿图2中AA′线的截面图)所示,可以通过光刻胶1017,向下开孔。具体地,可以依次选择性刻蚀例如反应离子刻蚀(RIE)硬掩模层(氮化物层1015和氧化物层1013)以及上述交替堆叠的第一牺牲层、刻蚀停止层和第二牺牲层,以形成孔。例如,RIE可以沿大致垂直于衬底表面的方向进行,从而得到沿大致垂直于衬底表面的方向延伸的孔。之后,可以去除光刻胶1017。在该示例中,孔可以贯穿第一牺牲层和第二牺牲层的叠层,并在底部露出阱区1001w。
在此,将孔示出为圆形,但是本公开不限于此。孔可以是适于加工的任何形状。
可以沿孔的侧壁形成栅介质层。例如,可以按侧墙(spacer)形成工艺,来在孔的侧壁上形成侧墙形式的栅介质层。根据本公开的实施例,栅介质层可以构成数据存储结构。例如,栅介质层可以包括依次叠置的第一介质层1019(例如,氧化物或高K介质如HfO2,厚度为约1-10nm)、电荷俘获层1021(例如,氮化物,厚度为约1-20nm)和第二介质层1023(例如,氧化物或高K介质,厚度为约1-10nm),如图4所示。这种叠层配置的栅介质层可以通过在图3所示的结构上以大致共形的方式依次淀积第一介质层1019、电荷俘获层1021和第二介质层1023,并沿竖直方向(例如,大致垂直于衬底表面的方向)对它们进行RIE来形成。这样,可以形成沿孔的侧壁连续延伸的栅介质层。
然后,可以在侧壁上形成有栅介质层的孔中填充半导体材料(例如,多晶硅),以形成有源区。如图4所示,所填充的半导体材料1025可以沿着孔的侧壁和底壁大致共形延伸,厚度例如为约4-20nm,从而形成底端封闭的管状结构。在此,半导体材料1025可以未掺杂或未有意掺杂。备选地,半导体材料1025可以中等掺杂(例如,掺杂浓度为约1E17-1E19cm-3,掺杂类型可以视具体器件要求而定)以调节器件阈值电压、减低器件电阻等。
例如,可以通过淀积向孔中填充半导体材料1025,在淀积同时可以进行原位掺杂。在该示例中,所填充的半导体材料1025可以相对较薄,且因此没有完全填满孔。当然,所填充的半导体材料1025也可以完全填满孔。在未完全填满孔的情况下,还可以进一步在孔中填充电介质材料1027如氧化物。可以对半导体材料1025(和电介质材料1027)进行平坦化处理如CMP,以去除其位于孔之外的部分。例如,平坦化处理可以停止于硬掩模层(其中的氮化物1015)。根据本公开的实施例,还可以对半导体材料1025进行回蚀,以使其顶面低于硬掩模层的顶面(但优选地高于最上面的牺牲层的顶面)。然后,进一步形成电介质材料(可以与电介质材料1027包括相同的材料,在此一体示出为1027),以填满由于半导体材料1025的回蚀而在孔中导致的空间。进一步形成的电介质材料可以超出硬掩模层的顶面,并且可以进行平坦化处理如CMP,以具有相对平坦的顶面。
根据本公开的实施例,在填充半导体材料1025之后且在填充电介质材料1027之前,还可以通过例如离子注入,在半导体材料1025的底端(在孔的底壁上的部分)形成掺杂区1025d。该掺杂区1025d可以被掺杂为与阱区1001w相同的类型,从而与阱区1001w(公共源/漏连接层)之间可以具有减小的接触电阻,并因此可以用作有源区与源/漏连接层之间的接触区。掺杂区1025d在横向(图中水平方向)上可以与最下方的牺牲层相交迭,如图4中的虚线圈所示,这有助于降低沟道与源/漏连接层之间的电阻。
这样,半导体材料1025形成了(柱状)有源区。有源区填充在孔内,同孔一样在衬底上竖直延伸。有源区中半导体材料1025基本是匀质的,且在底端可以形成接触区1025d。
接下来,可以进行替代栅工艺,以将第一牺牲层和第二牺牲层替换为最终的栅电极层。为了方便替换牺牲层,可以在叠层中形成加工通道,以露出各牺牲层。
为此,如图5所示,可以在图4所示的结构上形成光刻胶1029,并通过光刻(曝光和显影)将光刻胶1029构图为在需要形成加工通道之处具有开口。在此,开口可以是沿着从存储单元区指向接触区的方向(图中水平方向)延伸的长条状。这是因为随后形成的栅电极层需要从存储单元区延伸到接触区(以便在接触区中连接到互连结构,从而形成所需的电连接)。上述开口不会破坏栅电极层在该方向上的连续性。在光刻胶1029中,可以每隔若干行的有源区(在此,将沿水平方向排列的有源区称为一行)形成一个沿行方向延伸的开口。
然后,如图6(a)和6(b)(图6(a)是俯视图,图6(b)是沿图6(a)中BB′线的截面图)所示,通过光刻胶1029,向下开槽。具体地,可以依次选择性刻蚀如RIE硬掩模层(氮化物层1015和氧化物层1013)以及上述交替堆叠的第一牺牲层、刻蚀停止层和第二牺牲层,以形成加工通道。例如,RIE可以沿大致垂直于衬底表面的方向进行,从而得到沿大致垂直于衬底表面的方向延伸的加工通道。RIE可以停止于最下方的刻蚀停止层1011。之后,可以去除光刻胶1029。如图6(b)所示,通过加工通道,露出各牺牲层1003、1005、1007、1009。具体地,牺牲层1003、1005、1007、1009的侧壁在加工通道中露出。
接下来,如图7(a)和7(b)(分别是沿AA′线和BB′线的截面图)所示,可以经由加工通道,相对于第一牺牲层1003、1007(在此,多晶Si)和刻蚀停止层1011(在此,SiC),通过选择性刻蚀,去除第二牺牲层1005、1009(在此,多晶SiGe)。在第二牺牲层1005、1009如上所述包括多晶SiGe的情况下,例如可以通过HCl(例如,气态HCl)来去除。这样,在各第二牺牲层1005、1009所在的位置处,留下了空间。之后,可以经由加工通道,例如通过淀积然后沿竖直方向进行RIE,在该空间中形成第二栅电极层1031。第二栅电极层1031可以具有一定的功函数。例如,第二栅电极层1031可以包括金属,例如n型金属如TiN、TaN、TiCAl、TiAl、TiNAl、TaCx。
可以类似地将第一牺牲层1003、1007替换为第一栅电极层。为了在替换过程中保护第二栅电极层1031,如图8(沿BB′线的截面图)所示,可以在第二栅电极层1031的侧壁处形成保护层1033。例如,可以通过加工通道,对第二栅电极层1031进行回蚀,使得第二栅电极层1031的侧壁相对凹入。然后,例如通过淀积然后沿竖直方向进行RIE,在这种凹入中填充保护层1033。如此形成的保护层1033可以自对准于第二栅电极层1033。保护层1033可以包括具有所需刻蚀选择性的材料,例如氮化物。
然后,如图9(a)和9(b)(分别是沿AA′线和BB′线的截面图)所示,可以经由加工通道,相对于保护层1033(在此,氮化物)和刻蚀停止层1011(在此,SiC),通过选择性刻蚀,去除第一牺牲层1003、1007(在此,多晶Si)。在第一牺牲层1003、1007如上所述包括多晶硅的情况下,例如可以通过TMAH溶液来去除。这样,在各第一牺牲层1003、1007所在的位置处,留下了空间。之后,可以经由加工通道,例如通过淀积然后沿竖直方向进行RIE,在该空间中形成第一栅电极层1035。第一栅电极层1035可以具有不同于第二栅电极层1031的功函数。例如,第一栅电极层1035可以包括金属,例如p型金属如TiN、TaAl。
各栅电极层1031、1035可以在有源区中限定沟道区。因此,在存储单元区中,形成了存储单元的竖直串,每一存储单元包括相应的沟道区以及位于沟道区上下两侧的源/漏区。图9(a)中以虚线圈示出了上下两层存储单元的示例。如图9(a)所示,下层的存储单元包括与第二栅电极层1031相对应的沟道区以及沟道区上下两侧的源/漏区,源/漏区受第一栅电极层1035的控制。类似地,上层的存储单元包括与第一栅电极层1035对应的沟道区以及沟道区上下两侧的源/漏区,源/漏区受第二栅电极层1031的控制。
根据本公开的实施例,通过衬底上的四层堆叠结构(刻蚀停止层相对较薄,在此不计),即第一牺牲层-第二牺牲层-第一牺牲层-第二牺牲层,就可以实现两层存储单元配置。而在常规技术中,需要衬底上的至少五层堆叠结构,即绝缘层(对应于源/漏区)-牺牲层(随后替换为栅电极层)-绝缘层(对应于源/漏区)-牺牲层(随后替换为栅电极层)-绝缘层(对应于源/漏区),才可实现两层存储单元配置。因此,可以提高集成密度。
在以上实施例中,先替换第二牺牲层,然后替换第一牺牲层。但是,本公开不限于此。例如,可以先替换第一牺牲层,然后替换第二牺牲层。另外,在以上实施例中,第一栅电极层包括p型金属,且第二栅电极层包括n型金属。但是,本公开不限于此。例如,第一栅电极层可以包括n型金属,且第一栅电极层可以包括p型金属。
随后,可以制造各种电接触部以实现所需的电连接。对于三维阵列,本领域存在多种方式来制作互连。例如,可以将接触区中的电极结构构图为阶梯状,以便形成到各层栅电极层的电接触部。
为此,如图10(a)和10(b)(分别是沿AA′线和BB′线的截面图)所示,可以在加工通道中进一步填充电介质材料,以遮蔽所形成的电极结构(第一栅电极层和第二栅电极层)。例如,填充的电介质材料可以与上述电介质材料1027相同。可以对电介质材料进行平坦化处理CMP,CMP可以停止于硬掩模层(其中的氮化物层1015),得到电介质层1027′。
然后,如图11(沿AA′线线的截面图)所示,可以通过光刻胶的修整(trimming)并以光刻胶为刻蚀掩模对电极结构进行刻蚀,在接触区中将电极结构构图为阶梯状。在电极结构由于被构图为阶梯状而导致的空隙中,可以进一步填充电介质(可以与电介质材料1027的材料相同),从而得到电介质层1027″。
如图12(a)和12(b)(分别是沿AA′线和BB′线的截面图)所示,在电介质层1027″中,可以形成到公共源/漏连接层1001w(且因此到所有的最下层存储单元的源/漏区)的电接触部、到各栅电极层的电接触部以及到各最上层存储单元的源/漏区的电接触部1037。这种电接触部可以通过在电介质层中形成接触孔、并在其中填充导电材料如钨(W)来制作。另外,在填充导电材料之前,可以在接触孔的侧壁上形成扩散阻挡层如TiN。
于是,得到了根据该实施例的存储器件。如图12(a)和12(b)所示,该存储器件可以包括多个存储单元层(在该示例中,仅示出了两层),每个存储单元层包括存储单元的阵列。每一存储单元包括与相应栅电极层相对的沟道区以及位于沟道区两侧的源/漏区。源/漏区也受相应栅电极层的控制。沿竖直方向延伸的同一有源区中各存储单元在竖直方向上连接成串,在上端连接到相应的电接触部,在下端连接到公共源/漏连接层。每一层中的存储单元共享相同的栅电极层。
通过到栅电极层的电接触部,可以选择某一存储单元层。另外,通过源/漏接触部,可以选择某一存储单元串。
在该示例中,针对最上层的每个存储单元的源/漏区,均形成电接触部。由于存储单元的密度较大,故而这种源/漏接触部的密度较大。根据另一实施例,可以形成与最下层的存储单元的源/漏区电连接的按行(或列)排列的电极,且形成与最上层的存储单元的源/漏区电连接的按列(或行)排列的电极。这样,通过上侧的电极和下侧的电极(彼此交叉形成与存储单元阵列相对应的阵列),可以选择相应的存储单元串。
另外,根据本公开的实施例,还可以在有源区的最上端和/或最下端增加选择晶体管,在此不再赘述。这种选择晶体管也可以是竖直型器件。
以下,将结合图13、14(a)和14(b)解释根据本公开实施例的存储器件的工作原理。
图13示出了具有不同有效功函数的栅堆叠对于半导体材料的影响。
如图13所示,在半导体材料2001(例如,Si)上设置第一电极层Ma和第二电极层Mb。在第一电极层Ma、第二电极层Mb与半导体材料2001之间,设置有(栅)介质层2100。第一电极层Ma与栅介质层2100构成了第一栅堆叠,第二电极层Mb与栅介质层2100构成了第二栅堆叠。第一栅堆叠和第二栅堆叠具有不同的有效功函数。在该示例中,由于第一栅堆叠和第二栅堆叠具有相同的栅介质层2100,因此第一电极层Ma和第二电极层Mb可以具有不同的功函数,以便为第一栅堆叠和第二栅堆叠提供不同的有效功函数。由于不同的有效功函数,可以在半导体材料2001中导致不同的电场,并因此可以导致相应的(电子或空穴)载流子分布。在此,假设第一栅堆叠的有效功函数更接近半导体材料2001的导电能级,而第二栅堆叠的有效功函数更接近半导体材料2001的价带能级,则可以得到如图13所示的电子电势,即半导体材料2001中与第一栅堆叠相对应的部分中的电子浓度可以高于半导体材料2001中与第二栅堆叠相对应的部分中的电子浓度。于是,半导体材料2001中与第一栅堆叠相对应的部分可以呈现为n型半导体,而半导体材料2001中与第二栅堆叠相对应的部分可以呈现为p型半导体。
图14(a)和14(b)分别示出了根据本公开实施例的n型器件和p型器件的配置。
如图14(a)所示,在半导体材料2001的表面上形成的栅介质层2100上形成相邻设置的第一电极层Ma、第二电极层Mb和第一电极层Ma。由于第一电极层Ma和第二电极层Mb具有不同的功函数,它们分别与栅介质层2100相结合而提供了不同的有效功函数。于是,如上所述可以在半导体材料2001中建立了如图所示的电子电势。换言之,在半导体材料2001中形成了n型半导体、p型半导体和n型半导体相邻设置的结构,这是n型器件的特性。
类似地,如图14(b)所示,通过依次设置的第二电极层Mb、第一电极层Ma和第二电极层Mb,可以在半导体材料2001中建立如图所示的电子电势。换言之,在半导体材料2001中形成了p型半导体、n型半导体和p型半导体相邻设置的结构,这是p型器件的特性。
于是,以上实施例中描述的存储单元串可以是p型器件或n型器件的串联连接,这是典型的NAND结构。这种存储器件的读写操作可以与常规3D NAND闪存一样。不同之处仅在于需要向第一栅电极层和第二栅电极层施加电压,使得在存储单元串中至少在存储0的状态或阈值电压的绝对值最大的状态时形成p型器件或n型器件的串联结构,也即相应的存储单元处于关断状态。例如,要读出与第一栅电极层相对应的栅介质层中存储的电荷信息时,可以向所有第二栅电极层施加电压,使得在其控制下的有源区都变为n型半导体或p型半导体,同时向所有第一栅电极层施加电压,使在其控制下的有源区在存储0的状态或阈值电压的绝对值最大的状态时变为p型半导体或n型半导体。在所有第二栅电极层的电压不变(或维持其控制区为n型半导体或p型半导体)的情况下,把第一栅电极层作为栅极进行读写操作,即可完成读写。同理,可以对第二栅电极进行类似的读写操作。
在以上实施例中,先沿孔的侧壁形成栅介质层,然后在孔中填充半导体材料以形成有源区。但是,本公开不限于此。例如,可以先沿孔的侧壁形成部分栅介质层,随后在形成栅电极层时形成栅介质层的其他部分。例如,如图15(a)所示,可以沿孔的侧壁形成电荷俘获层1021和第二介质层1023,随后在去除牺牲层之后且在填充栅电极层之前,先形成第一介质层1019。或者,可以在填充半导体材料之前并不形成栅介质层,随后在形成栅电极层时形成栅介质层。例如,如图15(b)所示,可以在去除牺牲层之后且在填充栅电极层之前,先形成第二介质层1023、电荷俘获层1021和第一介质层1019的叠层。
在以上示例中,说明了栅介质层相同而栅电极层具有不同功函数的情况。但是,本公开不限于此。例如,栅介质层可以不同。只要栅电极层和栅介质层可以提供不同的有效功函数即可。另外,栅电极层不限于单层结构,也可以包括叠层结构。
根据本公开实施例的存储器件可以应用于各种电子设备。例如,存储器件可以存储电子设备操作所需的各种程序、应用和数据。电子设备还可以包括与存储器件相配合的处理器。例如,处理器可以通过允许存储器件中存储的程序来操作电子设备。这种电子设备例如智能电话、计算机、平板电脑(PC)、可穿戴智能设备、移动电源、机器人、智能芯片等。
在以上的描述中,对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解,可以通过各种技术手段,来形成所需形状的层、区域等。另外,为了形成同一结构,本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外,尽管在以上分别描述了各实施例,但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是,这些实施例仅仅是为了说明的目的,而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围,本领域技术人员可以做出多种替代和修改,这些替代和修改都应落在本公开的范围之内。
Claims (25)
1.一种存储器件,包括:
衬底;
设置在衬底上的电极结构,包括交替堆叠的多个第一电极层和多个第二电极层;
穿透电极结构的多个竖直有源区;
设置在竖直有源区与电极结构中的各第一电极层之间的第一栅介质层以及设置在竖直有源区与电极结构中的各第二电极层之间的第二栅介质层,其中,第一栅介质层和第二栅介质层分别构成数据存储结构,
其中,第一电极层与第一栅介质层的组合的第一有效功函数不同于第二电极层与第二栅介质层的组合的第二有效功函数。
2.根据权利要求1所述的存储器件,其中,
第一有效功函数接近竖直有源区中半导体材料的导带,而第二有效功函数接近竖直有源区中半导体材料的价带;或者
第一有效功函数接近竖直有源区中半导体材料的价带,而第二有效功函数接近竖直有源区中半导体材料的导带。
3.根据权利要求1所述的存储器件,还包括所述第一电极层与所述第二电极层之间的绝缘层。
4.根据权利要求1所述的存储器件,其中,第一栅介质层和第二栅介质层分别包括第一介质层-电荷俘获层-第二介质层的叠层结构。
5.根据权利要求4所述的存储器件,其中,第一栅介质层和第二栅介质层由相同的第一介质层-电荷俘获层-第二介质层的叠层结构构成,第一介质层、电荷俘获层和第二介质层均沿竖直有源区的侧壁连续延伸。
6.根据权利要求4所述的存储器件,其中,叠层结构中的第一介质层靠近竖直有源区,第二介质层靠近电极结构,第一栅介质层的叠层结构中第一介质层和电荷俘获层分别与第二栅介质层的叠层结构中第一电介质层和电荷俘获层由相同的层构成,第一介质层和电荷俘获层均沿竖直有源区的侧壁连续延伸,而各栅介质层的叠层结构中的第二介质层分别沿着相应电极层的侧壁和上、下表面延伸。
7.根据权利要求4所述的存储器件,其中,第一栅介质层沿着各第一电极层的侧壁和上、下表面延伸,第二栅介质层沿着各第二电极层的侧壁和上、下表面延伸。
8.根据权利要求1所述的存储器件,还包括:
形成在衬底中与各竖直有源区的底端相接触的接触区。
9.根据权利要求8所述的存储器件,其中,竖直有源区中的半导体材料至少在底端被掺杂为与接触区相同的导电类型,被掺杂的部分在横向上与第一电极层和第二电极层中最下方的电极层相交迭。
10.根据权利要求1所述的存储器件,其中,竖直有源区中的半导体材料呈底端封闭的管状。
11.根据权利要求1所述的存储器件,其中,竖直有源区中与各第一电极层及其上、下方的相邻第二电极层相对应的部分分别构成同一器件的沟道区和源/漏区,竖直有源区中与各第二电极层及其上、下方的相邻第一电极层相对应的部分分别构成同一器件的沟道区和源/漏区。
12.根据权利要求1所述的存储器件,其中,第一栅介质层和第二栅介质层分别为包括铁电材料的介质层。
13.一种制造存储器件的方法,包括:
在衬底上设置多个第一牺牲层和多个第二牺牲层交替堆叠的叠层;
形成穿透所述叠层的多个竖直孔;
在所述竖直孔的侧壁上形成与第一牺牲层相对应的第一栅介质层以及与第二牺牲层相对应的第二栅介质层;
在竖直孔中填充半导体材料,以形成有源区;
将第一牺牲层替换为第一电极层;以及
将第二牺牲层替换为第二电极层,
其中,第一电极层与第一栅介质层的组合的第一有效功函数不同于第二电极层与第二栅介质层的组合的第二有效功函数。
14.根据权利要求13所述的方法,其中,
第一有效功函数接近有源区中半导体材料的导带,而第二有效功函数接近有源区中半导体材料的价带;或者
第一有效功函数接近有源区中半导体材料的价带,而第二有效功函数接近有源区中半导体材料的导带。
15.根据权利要求13所述的方法,其中,设置叠层还包括:
在相邻的第一牺牲层与第二牺牲层之间设置电介质的刻蚀停止层。
16.根据权利要求13所述的方法,其中,形成第一栅介质层和第二栅介质层包括:
形成第一介质层-电荷俘获层-第二介质层的叠层结构。
17.根据权利要求16所述的方法,其中,第一栅介质层和第二栅介质层由相同的第一介质层-电荷俘获层-第二介质层的叠层结构构成,形成第一栅介质层和第二栅介质层包括:
在填充半导体材料之前,沿着竖直孔的侧壁形成连续延伸的所述叠层结构。
18.根据权利要求16所述的方法,其中,叠层结构中的第一介质层靠近有源区,第二介质层靠近电极结构,第一栅介质层的叠层结构中第一介质层和电荷俘获层分别与第二栅介质层的叠层结构中第一电介质层和电荷俘获层由相同的层构成,形成第一栅介质层和第二栅介质层包括:
在填充半导体材料之前,沿着竖直孔的侧壁形成连续延伸的电荷俘获层和第一介质层;
在替换第一牺牲层时,在竖直孔的侧壁上形成的电荷俘获层的侧壁上形成用于第一栅介质层的第二介质层;以及
在替换第二牺牲层时,在竖直孔的侧壁上形成的电荷俘获层的侧壁上形成用于第二栅介质层的第二介质层。
19.根据权利要求16所述的方法,其中,形成第一栅介质层和第二栅介质层包括:
在替换第一牺牲层时,在竖直孔中填充的半导体材料的侧壁上形成用于第一栅介质层的叠层结构;以及
在替换第二牺牲层时,在竖直孔中填充的半导体材料的侧壁上形成用于第二栅介质层的叠层结构。
20.根据权利要求13所述的方法,其中,形成第一栅介质层和第二栅介质层包括:
形成包括铁电材料的介质层。
21.根据权利要求13所述的方法,还包括:在形成所述叠层之前,在衬底中形成阱区,以用作与各竖直有源区的底端相接触的接触区。
22.根据权利要求21所述的方法,还包括:
至少将竖直有源区中的半导体材料的底端掺杂为与接触区相同的导电类型,被掺杂的部分在横向上与第一电极层和第二电极层中最下方的电极层相交迭。
23.根据权利要求13所述的方法,其中,竖直有源区中的半导体材料呈底端封闭的管状。
24.一种电子设备,包括如权利要求1至12中任一项所述的存储器件。
25.根据权利要求24所述的电子设备,该电子设备包括智能电话、计算机、平板电脑、可穿戴智能设备、移动电源、机器人、智能芯片。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201811336212.1A CN109473445B (zh) | 2018-11-09 | 2018-11-09 | 存储器件及其制造方法及包括该存储器件的电子设备 |
PCT/CN2018/120889 WO2020093519A1 (zh) | 2018-11-09 | 2018-12-13 | 存储器件及其制造方法及包括该存储器件的电子设备 |
US17/309,222 US11895845B2 (en) | 2018-11-09 | 2018-12-13 | Memory device and method for manufacturing the same, and electronic apparatus including the memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201811336212.1A CN109473445B (zh) | 2018-11-09 | 2018-11-09 | 存储器件及其制造方法及包括该存储器件的电子设备 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN109473445A true CN109473445A (zh) | 2019-03-15 |
CN109473445B CN109473445B (zh) | 2021-01-29 |
Family
ID=65672371
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201811336212.1A Active CN109473445B (zh) | 2018-11-09 | 2018-11-09 | 存储器件及其制造方法及包括该存储器件的电子设备 |
Country Status (3)
Country | Link |
---|---|
US (1) | US11895845B2 (zh) |
CN (1) | CN109473445B (zh) |
WO (1) | WO2020093519A1 (zh) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112909011A (zh) * | 2021-03-08 | 2021-06-04 | 中国科学院微电子研究所 | Nor型存储器件及其制造方法及包括存储器件的电子设备 |
CN113035878A (zh) * | 2021-03-08 | 2021-06-25 | 中国科学院微电子研究所 | 竖直型存储器件及其制造方法及包括存储器件的电子设备 |
CN113169184A (zh) * | 2021-03-22 | 2021-07-23 | 长江存储科技有限责任公司 | 三维存储器件及其形成方法 |
CN113272958A (zh) * | 2019-08-13 | 2021-08-17 | 桑迪士克科技有限责任公司 | 包含源极层和漏极层的交替堆叠和竖直栅极电极的三维存储器器件 |
CN114512494A (zh) * | 2020-11-17 | 2022-05-17 | 旺宏电子股份有限公司 | 存储元件及其制造方法 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20220037636A (ko) | 2020-09-18 | 2022-03-25 | 에스케이하이닉스 주식회사 | 메모리 장치 및 그 제조방법 |
KR20220037633A (ko) * | 2020-09-18 | 2022-03-25 | 에스케이하이닉스 주식회사 | 메모리 장치 및 그 제조방법 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20140092015A (ko) * | 2013-01-15 | 2014-07-23 | 삼성전자주식회사 | 수직형 메모리 장치 및 그 제조 방법 |
CN104425511A (zh) * | 2013-08-29 | 2015-03-18 | 三星电子株式会社 | 具有垂直沟道结构的半导体器件 |
US20160043179A1 (en) * | 2014-08-06 | 2016-02-11 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
US20160365384A1 (en) * | 2015-06-10 | 2016-12-15 | SK Hynix Inc. | Electronic device |
CN107017258A (zh) * | 2016-01-28 | 2017-08-04 | 三星电子株式会社 | 包括垂直存储器装置的集成电路装置及其制造方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101912397B1 (ko) | 2011-11-25 | 2018-10-29 | 삼성전자주식회사 | 3차원적으로 배열된 저항성 메모리 셀들을 포함하는 반도체 메모리 장치 |
KR102102782B1 (ko) * | 2013-07-24 | 2020-04-22 | 에스케이하이닉스 주식회사 | 멀티 레이어 게이트를 갖는 반도체 장치, 이를 포함하는 전자 장치 및 그 반도체 장치의 제조 방법 |
CN106298679A (zh) | 2016-09-30 | 2017-01-04 | 中国科学院微电子研究所 | 存储器件及其制造方法及包括该存储器件的电子设备 |
CN106340521B (zh) | 2016-09-30 | 2018-06-12 | 中国科学院微电子研究所 | 存储器件及其制造方法及包括该存储器件的电子设备 |
CN108461496B (zh) | 2018-05-09 | 2023-09-29 | 长鑫存储技术有限公司 | 集成电路存储器及其形成方法、半导体集成电路器件 |
-
2018
- 2018-11-09 CN CN201811336212.1A patent/CN109473445B/zh active Active
- 2018-12-13 US US17/309,222 patent/US11895845B2/en active Active
- 2018-12-13 WO PCT/CN2018/120889 patent/WO2020093519A1/zh active Application Filing
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20140092015A (ko) * | 2013-01-15 | 2014-07-23 | 삼성전자주식회사 | 수직형 메모리 장치 및 그 제조 방법 |
CN104425511A (zh) * | 2013-08-29 | 2015-03-18 | 三星电子株式会社 | 具有垂直沟道结构的半导体器件 |
US20160043179A1 (en) * | 2014-08-06 | 2016-02-11 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
US20160365384A1 (en) * | 2015-06-10 | 2016-12-15 | SK Hynix Inc. | Electronic device |
CN107017258A (zh) * | 2016-01-28 | 2017-08-04 | 三星电子株式会社 | 包括垂直存储器装置的集成电路装置及其制造方法 |
Non-Patent Citations (2)
Title |
---|
D. LIN ET AL.: "A Novel Highly Reliable and Low-power Radiation Hardened SRAM bitcell design", 《2018 INTERNATIONAL CONFERENCE ON RADIATION EFFECTS OF ELECTRONIC DEVICES (ICREED)》 * |
Y. NOH ET AL.: "A New Metal Control Gate Last process (MCGL process) for high performance DC-SF (Dual Control gate with Surrounding Floating gate) 3D NAND flash memory", 《2012 SYMPOSIUM ON VLSI TECHNOLOGY (VLSIT)》 * |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113272958A (zh) * | 2019-08-13 | 2021-08-17 | 桑迪士克科技有限责任公司 | 包含源极层和漏极层的交替堆叠和竖直栅极电极的三维存储器器件 |
CN114512494A (zh) * | 2020-11-17 | 2022-05-17 | 旺宏电子股份有限公司 | 存储元件及其制造方法 |
CN112909011A (zh) * | 2021-03-08 | 2021-06-04 | 中国科学院微电子研究所 | Nor型存储器件及其制造方法及包括存储器件的电子设备 |
CN113035878A (zh) * | 2021-03-08 | 2021-06-25 | 中国科学院微电子研究所 | 竖直型存储器件及其制造方法及包括存储器件的电子设备 |
WO2022188623A1 (zh) * | 2021-03-08 | 2022-09-15 | 中国科学院微电子研究所 | Nor型存储器件及其制造方法及包括存储器件的电子设备 |
CN113035878B (zh) * | 2021-03-08 | 2023-10-10 | 中国科学院微电子研究所 | 竖直型存储器件及其制造方法及包括存储器件的电子设备 |
CN113169184A (zh) * | 2021-03-22 | 2021-07-23 | 长江存储科技有限责任公司 | 三维存储器件及其形成方法 |
CN113169184B (zh) * | 2021-03-22 | 2024-08-27 | 长江存储科技有限责任公司 | 三维存储器件及其形成方法 |
EP4285413A4 (en) * | 2021-03-22 | 2024-08-28 | Yangtze Memory Tech Co Ltd | THREE-DIMENSIONAL STORAGE DEVICES AND METHODS OF FORMING SAME |
Also Published As
Publication number | Publication date |
---|---|
US20210399018A1 (en) | 2021-12-23 |
US11895845B2 (en) | 2024-02-06 |
CN109473445B (zh) | 2021-01-29 |
WO2020093519A1 (zh) | 2020-05-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN109473445A (zh) | 存储器件及其制造方法及包括该存储器件的电子设备 | |
CN106340521B (zh) | 存储器件及其制造方法及包括该存储器件的电子设备 | |
US10937801B2 (en) | Three-dimensional memory device containing a polygonal lattice of support pillar structures and contact via structures and methods of manufacturing the same | |
US9391166B2 (en) | Non-volatile memory device and method for fabricating the same | |
US11114459B2 (en) | Three-dimensional memory device containing width-modulated connection strips and methods of forming the same | |
CN105981171B (zh) | 至三维存储器阵列的多级接触及其制造方法 | |
CN112038351A (zh) | 三维存储器件的存储单元结构 | |
US9331088B2 (en) | Transistor device with gate bottom isolation and method of making thereof | |
CN106206600B (zh) | 存储器件及其制造方法及包括该存储器件的电子设备 | |
CN109285838A (zh) | 半导体存储设备及其制造方法及包括存储设备的电子设备 | |
CN106158877A (zh) | 存储器件及其制造方法及包括该存储器件的电子设备 | |
CN104347638B (zh) | 非易失性存储装置 | |
CN106298679A (zh) | 存储器件及其制造方法及包括该存储器件的电子设备 | |
US20220189984A1 (en) | Three-dimensional memory device including trench-isolated memory planes and method of making the same | |
CN106992182A (zh) | 存储器件及其制造方法及包括该存储器件的电子设备 | |
CN107591404A (zh) | 包括电介质层的半导体器件 | |
CN106206594A (zh) | 半导体器件及其制造方法 | |
US11637118B2 (en) | Three-dimensional memory device containing auxiliary support pillar structures and method of making the same | |
JP2014179530A (ja) | 不揮発性半導体記憶装置の製造方法 | |
WO2022188623A1 (zh) | Nor型存储器件及其制造方法及包括存储器件的电子设备 | |
CN109148469A (zh) | 存储器结构及其制造方法 | |
US11335790B2 (en) | Ferroelectric memory devices with dual dielectric confinement and methods of forming the same | |
CN1828900B (zh) | 含具有垂直栅电极的晶体管的半导体器件及其制造方法 | |
US11398497B2 (en) | Three-dimensional memory device containing auxiliary support pillar structures and method of making the same | |
CN208690260U (zh) | 3d存储器件 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |