CN104241294B

CN104241294B - 一种非易失性三维半导体存储器及其制备方法

Info

Publication number: CN104241294B
Application number: CN201410471285.7A
Authority: CN
Inventors: 缪向水; 钱航; 童浩
Original assignee: Huazhong University of Science and Technology
Current assignee: Huazhong University of Science and Technology
Priority date: 2014-09-16
Filing date: 2014-09-16
Publication date: 2017-04-26
Anticipated expiration: 2034-09-16
Also published as: CN104241294A

Abstract

本发明公开了一种非易失性三维半导体存储器及其制备方法，包括多个垂直方向的三维NAND存储串，每一个三维NAND存储串包括水平衬底、垂直于衬底的圆柱形半导体区域、分别位于半导体区域上、下的第二电极和第一电极、包裹圆柱形半导体区域的隧穿电介质、围绕隧穿电介质上、下分布了多个分立的电荷存储层、包裹了隧穿电介质以及多个电荷存储层的阻隔电介质层、与绝缘层相堆叠的控制栅电极；圆柱形半导体区域包括多个存储单元的源区、漏区和沟道。本发明采用浮栅晶体管作为存储单元，采用硫系化合物作为沟道材料，存储单元采用围栅结构，并且沟道区域与源漏区域采用同种材料，形成无结结构，很好的避免了短沟效应。

Description

一种非易失性三维半导体存储器及其制备方法

技术领域

本发明属于微电子器件技术领域，更具体地，涉及一种非易失性三维半导体存储器及其制备方法。

背景技术

为了满足高效及廉价的微电子产业的发展，半导体存储器件需要具有更高的集成密度。关于半导体存储器件，因为它们的集成密度在决定产品价格方面是非常重要的，即高密度集成是非常重要的。对于传统的二维及平面半导体存储器件，因为它们的集成密度主要取决于单个存储器件所占的单位面积，集成度非常依赖于掩膜工艺的好坏。但是，即使不断用昂贵的工艺设备来提高掩膜工艺精度，集成密度的提升依旧是非常有限的。

作为克服这种二维极限的替代，三维半导体存储器件被提出。三维半导体存储器件，需要具有可以获得更低制造成本的工艺，并且能够得到可靠的器件结构。

对于闪存存储器件，闪存的存储单元为三端器件，三端分为:源极、漏极和栅极。源极和漏极与器件沟道相连，载流子在沟道中运动形成沟道电流使得源极和漏极导通，栅极电压可以控制沟道中的载流子状态从而控制沟道是否导通。闪存是一种电压控制型器件，NAND(not and)型闪存的擦和写均是基于隧道效应，电流穿过浮置栅极与沟道之间的绝缘层，对浮置栅极进行充电(写数据)或放电(擦除数据)。通过栅极电压的控制使得电荷在浮栅中存储，实现数据的存储，在撤掉栅极电压后，浮栅中存储的电荷来控制沟道的通断，从而可以在源极和漏极实现数据的读取。

三维NAND型闪存存储器中，沟道制备工艺是很具有挑战性的，如果根据传统的微电子材料工艺，沟道材料选用单晶硅材料，选用单晶硅材料工艺实现上就需要先通过刻蚀工艺形成沟道部分，再形成栅极结构，由于三维NAND型闪存存储器需要在垂直方向或者平行方向上实现沟道的陈列，在硅衬底上的刻蚀工艺很难完成如此复杂的结构。

源极和漏极的重掺杂是一个技术难题，因为沟道区采用轻掺杂，而源漏区需要重掺杂来实现欧姆接触，源、漏区与沟道区的掺杂浓度不同，所以就需要垂直沟道结构的垂直沟道部分需要分层制备，这样层与层之间的对准就非常困难，并且掺杂梯度也很难控制。

发明内容

针对现有技术的缺陷，本发明的目的在于提供一种非易失性三维半导体存储器及其制备方法，旨在解决现有技术中源、漏区与沟道区的掺杂浓度不同使得源、漏区与沟道区之间形成有PN结导致短沟效应的问题。

本发明提供了一种非易失性三维半导体存储器，包括多个垂直方向的三维NAND存储串，每一个三维NAND存储串包括：水平衬底、垂直于所述衬底的圆柱形半导体区域、分别位于所述半导体区域上、下的第二电极和第一电极、包裹所述圆柱形半导体区域的隧穿电介质、围绕隧穿电介质上、下分布了多个分立的电荷存储层、包裹了隧穿电介质以及多个电荷存储层的阻隔电介质层、以及最外围与绝缘层相堆叠的控制栅电极；所述圆柱形半导体区域包括多个存储单元的源区、漏区以及沟道；均采用同一种材料填充；所述圆柱形半导体区域的圆柱直径为20nm～100nm。

其中，所述圆柱形半导体区域中源区、漏区以及沟道均采用硫系化合物材料制备。

其中，所述硫系化合物材料包括Sb2Te3材料、GeTe材料、Bi2Te3材料、SnTe材料、Bi2Se3材料、GeSe材料、PbTe材料、SnSe材料等。

其中，通过分子束外延(MBE，MOLECULAR BEAM EPITAXY)、磁控溅射、金属有机化合物化学气相沉淀(MOCVD，Metal-organic Chemical Vapor Deposition)、等离子体增强化学气相沉积法(PECVD，Plasma Enhanced Chemical Vapor Deposition)、原子层沉积(ALD，Atomic layer deposition)的等方式沉积所述圆柱形半导体区域中的源区、漏区以及沟道。

其中，所述硫系化合物材料的本征载流子浓度为10¹⁸cm^-3-10²⁰cm^-3。

其中，在源区与沟道之间不形成PN结，在漏区与沟道之间不形成PN结。

其中，所述沟道区域为圆柱形，且所述控制栅电极围绕所述沟道区域形成围栅结构。

本发明还提供了一种非易失性三维半导体存储器的制备方法，包括下述步骤：

S1：在衬底上附着下电极，并在所述下电极上沉积多层膜堆叠结构；在多层膜堆叠结构中进行深孔刻蚀形成通孔；

其中多层膜堆叠结构由控制栅电极和绝缘介质交替堆叠形成；

S2：在所述通孔中进行选择性各向同性刻蚀，形成垂直方向排列的多个凹坑；凹坑的深度为20nm-100nm；

S3：在凹坑中依次沉积阻隔电介质材料以及电荷存储电介质材料并形成阻隔电介质层和电荷存储层；再通过刻蚀在垂直方向形成通孔；

所述阻隔电介质层的厚度为5nm-20nm；所述电荷存储层的厚度为15nm-80nm；

S4：在通孔中沉积隧穿电介质材料然后进行深孔刻蚀形成通孔并且同时形成隧穿电介质层。然后将硫系化合物材料沉积在所述通孔中形成半导体区域；所述半导体区域包括源区、沟道和漏区；

所述隧穿电介质层厚度为5nm-20nm；形成通孔的直径为15nm-80nm；

S5：通过光刻在所述半导体区域上方形成上电极后获得一个三维NAND存储串，多个存储串构成非易失性三维半导体存储器。

其中，在步骤S4中，通过分子束外延(MBE，MOLECULAR BEAM EPITAXY)、磁控溅射、金属有机化合物化学气相沉淀(MOCVD，Metal-organic Chemical Vapor Deposition)、等离子体增强化学气相沉积法(PECVD，Plasma Enhanced Chemical Vapor Deposition)、原子层沉积(ALD，Atomic layer deposition)的等方式沉积所述圆柱形半导体区域中的源区、漏区以及沟道。

其中，在步骤S4中，所述硫系化合物材料的本征载流子浓度为10¹⁸cm^-3-10²⁰cm^-3。

本发明通过引入硫系化合物材料，Sb2Te3材料、GeTe材料、Bi2Te3材料、SnTe材料、Bi2Se3材料、GeSe材料、PbTe材料、SnSe材料等作为沟道材料，并且在工艺流程上，在栅极堆叠结构完成后，预留的沟道通孔内填充沟道材料，并且采用无结器件结构，即源区、漏区及沟道区采用同种的载流子浓度，可以避免掺杂。这样还改变晶体管的工作方式，采用晶体管内载流子耗尽来完成器件关断。

本发明中的围栅结构能够增强栅极对于沟道中载流子的控制能力，能够使得沟道可以在合适的阈值电压(5V左右)下截止。对于沟道采用高载流子浓度(浓度在10¹⁸cm^-3以上)的硫系化合物材料的器件，源漏区与沟道区采用同种材料，并且载流子浓度一致，不会形成PN结。无结的沟道区结构，比起有结反型器件，很好的避免短沟效应，具有良好的亚阈值特性。可以很好的改善源漏极的接触电阻问题，减少对于栅重叠的敏感问题。对于沟道掺杂浓度变化不敏感，这样可以避免沟道掺杂的工艺问题。此外，这种无结结构，比传统反型器件的热稳定型要好，其源漏电流受掺杂浓度影响较小。载流子采用体内运输来替代传统的表面反型电荷运输，可以在更小尺寸下工作。

本发明中栅压引起的沟道耗尽区与源区、漏区pn结引起的耗尽区是重叠在一起的，因此有效栅控电荷减小，沟长缩小时，栅控电荷减小，从而导致阈值电压降低，阈值电压降低后，器件将无法正常工作。因为无结器件其不存在pn结，所以它可以很好的避免短沟效应。另外，用亚阈值斜率来表征亚阈特性，这是器件工作在亚阈状态时的一个重要参数，其亚阈值斜率越小，器件在亚阈区工作的速度越快。无结增强型器件，其沟道通过耗尽截止工作，具有消的亚阈值斜率。

附图说明

图1是本发明实施例提供的非易失性三维半导体存储器的结构示意图；

图2(a)是本发明实施例提供的非易失性三维NAND存储串结构的剖面图

图2(b)是本发明实施例提供的非易失性三维NAND存储串结构的俯视图；

图3是本发明实施例提供的非易失性三维NAND存储串的制备步骤一中多层膜的结构示意图，图为剖面图；

图4本发明实施例提供的非易失性三维NAND存储串的制备步骤一中多层膜进行深孔刻蚀后的结构示意图；

图5是本发明实施例提供的非易失性三维NAND存储串的制备步骤二中进行选择性刻蚀后的结构示意图，图为剖面图；

图6是本发明实施例提供的非易失性三维NAND存储串的制备步骤三中沉积阻隔电介质后的结构示意图，图为剖面图；

图7是本发明实施例提供的非易失性三维NAND存储串的制备步骤三中沉积电荷存储介质后的结构示意图，图为剖面图；

图8是本发明实施例提供的非易失性三维NAND存储串的制备步骤三中进行阻隔电介质和电荷存储介质刻蚀后的结构示意图，图为剖面图；

图9是本发明实施例提供的非易失性三维NAND存储串的制备步骤四中，进行深孔填充隧穿电介质后的结构示意图，图为剖面图；

图10是本发明实施例提供的非易失性三维NAND存储串的制备步骤四中，进行隧穿电介质刻蚀后的结构示意图，图为剖面图。

图11是本发明实施例提供的非易失性三维NAND存储串的制备步骤四中，进行深孔填充沟道材料的结构示意图，图为剖面图。

图12是本发明实施例提供的非易失性三维NAND存储串的制备步骤五中，进行上电极制备后的结构示意图，图为剖面图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

围栅结构能够增强栅极对于沟道中载流子的控制能力，能够使得沟道可以在合适的阈值电压(5V左右)下截止。

对于沟道采用高载流子浓度(浓度在10¹⁸cm^-3-10²⁰cm^-3以上)的硫系化合物材料的器件，源漏区与沟道区采用同种材料，并且载流子浓度一致，不会形成PN结。无结的沟道区结构，比起有结反型器件，很好的避免短沟效应，具有良好的亚阈值特性。可以很好的改善源漏极的接触电阻问题，减少对于栅重叠的敏感问题。对于沟道掺杂浓度变化不敏感，这样可以避免沟道掺杂的工艺问题。此外，这种无结结构，比传统反型器件的热稳定型要好，其源漏电流受掺杂浓度影响较小。载流子采用体内运输来替代传统的表面反型电荷运输，可以在更小尺寸下工作。

短沟效应，栅压引起的沟道耗尽区与源区、漏区pn结引起的耗尽区是重叠在一起的，因此有效栅控电荷减小，沟长缩小时，栅控电荷减小，从而导致阈值电压降低，阈值电压降低后，器件将无法正常工作。因为无结器件其不存在pn结，所以它可以很好的避免短沟效应。

亚阈特性，用亚阈值斜率来表征亚阈特性，这是器件工作在亚阈状态时的一个重要参数，其亚阈值斜率越小，器件在亚阈区工作的速度越快。无结增强型器件，其沟道通过耗尽截止工作，具有消的亚阈值斜率。

本发明实施例中，一个单独的存储单元包括：源极和漏极区域，并且源极和漏极都垂直于衬底；一个垂直于衬底形成的沟道区域，沟道区域在源极区域和漏极区域之间；在源极、漏极以及沟道区域形成垂直于衬底的柱状结构外面包裹着栅氧化层；栅氧化层中包含着浮栅层，浮栅层采用金属纳米点。

存储阵列时有多个的垂直沟道的围栅结构的串联存储串组成的，并且处于同一平面内不同存储串上的栅极相互连接，其中每个存储单元包括：垂直于衬底的源极和漏极区域；垂直于衬底的沟道区域，并且沟道区域在源极区域和漏极区域之间；围绕着源沟道区域是一种作为栅介质的电介质材料，并且在电介质中包含着一种浮栅结构。

本发明提供的非易失性三维半导体存储器件，图1所示为其结构图，如图1中所示，一个本发明实施例提供的三维存储器包含多个三维NAND存储串，每个三维NAND存储串包含多个存储单元。其中图2(a)为存储串结构的剖面图，图2(b)为存储串的俯视图。结合附图，其结构详述如下：

根据本发明的一个实施例，该三维存储器包括多个垂直方向的三维NAND存储串(NAND存储串)。如图2(a)和(b)所示，一个三维NAND存储串包括：位于底部的水平衬底100、垂直于衬底的圆柱形半导体区域1、位于半导体区域1上下的电极201和电极202、包裹圆柱形半导体区域1的隧穿电介质11、围绕隧穿电介质11上下分布了多个分立的电荷存储层9、包裹了隧穿电介质11以及多个电荷存储层9的阻隔电介质层7、以及最外围与绝缘层122相堆叠的控制栅电极121。

本发明实施例中，同一个存储单元串上的不同单元的源漏区域以及沟道区域采用同一种材料，形成了一中无结器件，即源漏电极与沟道之间不存在PN结。沟道区垂直于衬底方向形成，同一个存储单元串上的不同单元的源漏电极串联，并且采用与沟道区相同的同一种材料制备。源、漏、沟道采用无结结构，即存储单元的源极漏极以及沟道具有相同的载流子浓度，无结结构比起有结反型器件，有更好的短沟道特性以及亚阈值特性。

作为本发明的一个实施例，三维半导体存储器中的单个存储单元采用围栅结构。围栅结构包括电介质完全包裹沟道区，并且栅电极完全包裹栅电介质。

本发明实施例中，如图2所示，衬底100位于整个存储串结构的最底部，在水平方向，衬底的选择范围很广，可以是任何半导体材料，例如单晶硅、IV-IV族化合物例如锗化硅或者硅锗碳化合物、III-V族化合物、II-VI族化合物，在这些衬底上面形成的外延层，或者任何其它的半导体或非半导体材料，譬如氧化硅、玻璃、塑料、金属或者陶瓷衬底。衬底100可以包括在其之上制备的集成电路，例如存储器件的驱动电路。

本发明实施例中，如图2所示，半导体区域1包括多个存储单元的源区、漏区以及沟道，半导体区域位于三维NAND存储串的最中心，与衬底垂直，为圆柱型结构，其圆柱直径为20nm到100nm范围内。圆柱形半导体区域1是由多个存储单元的沟道、源极、漏极串联形成，由于本结构中每个存储单元的源极、漏极和沟道采用同种高载流子浓度材料，所以圆柱形半导体区域1中采用同一种材料填充。圆柱形半导体区域1采用硫系化合物材料制备，例如Sb2Te3、GeTe材料，可以采用分子束外延(MBE，MOLECULAR BEAM EPITAXY)、磁控溅射等沉积方式制备。其中对于分子束外延(MBE，MOLECULAR BEAM EPITAXY)等技术可以直接制备晶态的Sb2Te3、GeTe等材料，对于磁控溅射等沉积方式，沉积得到的是非晶态材料，需要在完成一次沉积之后进行退火处理，将非晶态处理为晶态。

作为本发明的一个实施例，可以采用沟道后沉积工艺，采用沉积完成的硫系化合物半导体材料作为沟道材料，沟道材料可以采用硫系化合物材料，硫系化合物材料具有高的本征载流子浓度，并且其可以采用分子束外延等工艺进行沟道的沉积。硫系化合物包括Sb2Te3、GeTe、BiTe等材料，可以根据不同的制备工艺形成单晶或者多晶，这些材料具有较高的本征载流子浓度。

本发明实施例中，如图2(a)所示，电极202和电极201分别位于区域1的上下两端，其分布根据存储串的读取电路来确定，一般情况下电极201作为下电极连接地点为，电极202作为上电极与字线相连(这里所述字线为存储器工作时的操作线之一)。电极201与202分别与区域1相连，在存储串工作中作为源极电极和漏极电极。

本发明实施例中，如图2(b)所示，区域11为隧穿电介质，隧穿电介质位于区域1的外围，完全包裹了区域1，隧穿电介质11成空心圆柱形。其在该存储器件写入数据时，高的栅极电压会使得沟道中的电荷从隧穿电介质中隧穿到电荷存储浮栅中，从而实现数据的写入。隧穿电介质可以是用原子层沉积(ALD)或者化学气象沉积(CVD)方法形成氧化硅层。隧穿电解质层11厚度在5到20nm范围内。

本发明实施例中，如图2(a)所示，一个三维NAND存储串包括多个控制栅电极121，控制栅电极平行于衬底100，呈上下堆叠分布，多个控制栅电极之间由绝缘介质122分隔，栅电极与绝缘介质之间形成相间堆叠结构。控制栅电极121至少包括一个位于第一器件水平(器件水平A)的第一控制栅电极，和一个在衬底100的表面100a之上而在器件水平A之下，位于第二器件水平(器件水平B)的第二控制栅电极。控制栅电极材料有多种选择，譬如掺杂多晶硅、钨、铜、铝、钽、钛、钴、氮化钛或者它们的合金。譬如，在一些实施例中，多晶硅因为容易制备而被采用。控制栅电极121、绝缘层122可以是6到100纳米厚。其中，控制栅电极121一般采用导体(譬如金属或金属合金)或者半导体(譬如重掺杂n+、p+多晶硅等)控制栅材料，绝缘介质122采用缘材料(譬如氮化硅、氧化硅等等)。所述重掺杂包括半导体材料掺杂n型或p型浓度大于10¹⁸cm^-3。

阻隔电介质层7与控制栅电极121相邻，阻隔电介质层7被控制栅电极121与绝缘介质层122的堆叠结构包围，阻隔电介质层7包括多个“钳形结构”。所述“钳形”是其截面形状像英文字母“C”。一个钳形有两个相互大致平行的部分，同时也和衬底100平行。阻隔介质7和隧道介质11可以是从任何一个或多个相同或者不同的电绝缘材料中独立选择，譬如氧化硅、氮化硅、氮氧化硅，或者其它high-k绝缘材料。

如图2(b)所示，一个三维NAND还包括多个分立电荷存储层9，每一个至少部分地位于各个钳形阻隔部分7的开口中。相似地，多个分立电荷存储层9包括至少一个位于器件水平A的第一分立电荷存储层，和位于器件水平B的第二分立电荷存储层。分立电荷存储层9可以包括一个导体(金属或金属合金，譬如钛、铂、钌、氮化钛、氮化铪、氮化钽、氮化锆，或者硅化金属，譬如硅化钛、硅化镍、硅化钴，或者是它们的混合物)，或者半导体(譬如多晶硅)浮栅，导体纳米颗粒，或者一个分立电荷存储电介质(譬如氮化硅或者其它电介质)，等等。

传统工艺中闪存单元在选用低掺杂浓度的沟道时，其在栅极不加电压时，沟道内载流子很少，源极和漏极之间是断开，在栅极加到阈值电压时，沟道内形成反型电荷，源极和漏极之间导通，因此可以通过栅极电压来控制源极和漏极之间的通断。而本发明实施例中选用高载流子浓度的沟道材料，在栅极不加电压时，沟道内载流子浓度高，源极和漏极之间是导通的，在栅极加到阈值电压时，沟道内载流子完全耗尽，源极和漏极之间断开，从而实现通过栅极电压控制源极和漏极之间的通断。

通过对于栅极施加隧穿电压，使得沟道内的载流子隧穿到浮置栅极中存储，实现数据的写入，通过施加反向隧穿电压，使得浮栅中存储的电荷隧穿至沟道中，实现数据的擦除。存储在浮栅中的电荷能够提供电压使得沟道中的载流子耗尽来控制源极和漏极的通断，从而实现数据的读出。

本发明还提供了一种非易失性三维半导体存储器的制备方法，如图3-图12所示，NAND存储串的制备过程具体包括下述步骤：

步骤一：如参考图3所示，在已经分布了下电极201的衬底100上沉积多层膜堆叠结构120，120由控制栅电极121和绝缘介质122相间而成。然后在形成的堆叠结构中进行深孔刻蚀，形成通孔80，如图4所示。

其中，控制栅电极121、绝缘介质122可以用任何合适的沉积方法，譬如溅射、CVD、分子束外延(MBE，MOLECULAR BEAM EPITAXY)等，沉积在衬底之上。控制栅电极121、绝缘介质122可以是6到100纳米厚。在本实施例中，控制栅电极121可以选用导体(譬如金属或金属合金)或者半导体(譬如重掺杂n+、p+多晶硅)，绝缘介质122可以选用绝缘材料(譬如氮化硅、氧化硅等等)。所述重掺杂包括半导体材料掺杂n型或p型浓度大于10¹⁸cm^-3。201作为下电极，可以是Al、Ta之类的低功函数的金属材料，可以采用溅射、蒸镀等制膜方法制备。

步骤二：如图5所示，在步骤一中形成的通孔80，进行选择性刻蚀控制栅电极121，形成如图5所示结构。其中，相对于绝缘介质122，控制栅电极121被选择性地刻蚀，在第一层控制栅电极121形成第一凹坑。凹坑可以用选择性的各向同性的湿法刻蚀或者干法刻蚀，其中选择性刻蚀是指相对绝缘介质122刻蚀控制栅电极121，各向同性刻蚀是指在刻蚀的各个方向刻蚀深度相同。凹坑的深度可以是20到100纳米。

步骤三：在通孔80内先后依次沉积阻隔电介质材料以及电荷存储材料，如图6和图7所示。然后进行刻蚀再次形成通孔80，并且同时形成阻隔电介质层7以及电荷存储层9，如图8所示。

7为阻隔电介质，可以是用原子层沉积(ALD)或者化学气象沉积(CVD)方法形成氧化硅层，或者是其它high-k电介质材料，譬如氧化铪，其沉积厚度为5到20nm。9为电荷存储层，可以包括一个电荷存储电介质材料(譬如氮化硅分立电荷存储电介质结构)。可更换地，电荷存储材料可以包括导体或半导体浮栅材料(譬如，金属、金属混合物、硅化金属、或者中掺杂多晶硅浮栅材料)，任何可用的方法都可以用于形成电荷存储材料。所述阻隔电介质层7的厚度为5nm-20nm；所述电荷存储层9的厚度为15nm-80nm；

步骤四：并在通孔80内沉积隧穿电介质材料，如图9所示。然后通过对隧穿电介质材料进行刻蚀形成通孔81并且形成隧穿电介质层11，如图10所示。然后在通孔81中沉积半导体区域1，如图11所示。

所述隧穿电介质层11厚度为5nm-20nm；形成通孔81的直径为15nm-80nm；

其中，隧穿电介质层11可以是用原子层沉积(ALD)或者化学气象沉积(CVD)方法形成氧化硅层。

其中，半导体区域1包含了器件的源区漏区以及沟道部分，由同一种材料形成，半导体区域1可以Sb2Te3材料、GeTe材料、Bi2Te3材料、SnTe材料、Bi2Se3材料、GeSe材料、PbTe材料、SnSe材料等硫系化合物材料，可以采用分子束外延(MBE，MOLECULAR BEAM EPITAXY)、金属有机化合物化学气相沉淀(MOCVD，Metal-organic Chemical Vapor Deposition)、等离子体增强化学气相沉积法(PECVD，Plasma Enhanced Chemical Vapor Deposition)、原子层沉积(ALD，Atomic layer deposition)等外延方式进行沉积，也可以采用溅射等方式沉积后再进行晶化。

步骤五：最后在进行光刻沉积上电极202，如图12所示。

其中，上电极202与下电极201用同种材料制备而成。主要为Cu、Ta等功函数与硫系化合物材料功函数相近的金属材料，易形成欧姆接触。上电极202与下电极201的制备可以采用溅射、蒸镀等方式制备。

为了更进一步的说明本发明实施例提供的非易失性三维半导体存储器的制备方法，现给出具体实施例，为了避免繁琐，以列表的方式给出各个具体实施例中各个参数的值，具体详见下表：

对于上述实施例中所述参数做以下描述：第二通孔81直径决定器件的沟道横截面积，器件工作时，沟道横截面积越大，其工作时的源漏饱和电流越大，沟道需要截止所需要的阈值电压越大。第一通孔80直径与第二通孔81直径之差是隧穿电介质层11的厚度，它的厚度与沟道横截面直径相关联，随着沟道横截面积的增大等比例增大。阻隔电介质层7的厚度与沟道横截面直径相关联，随着沟道横截面直径的增大，阻隔电介质层的厚度需要做出相应的等比例增大。电荷存储层9的厚度与沟道横截面直径具有关联性，沟道横截面直径越大，需要更多的电荷存储量，所以电荷存储层的厚度与沟道横截面直径是等比关系。凹坑的深度是由电荷存储层9以及阻隔电介质层7之和。此外绝缘层122以及控制栅电极121的厚度与上述参数没有比例关系，绝缘层122与控制栅电极121决定器件的沟道长度，沟道长度减小，阈值电压越小。

本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims

1.一种非易失性三维半导体存储器的制备方法，其特征在于，包括下述步骤：

S1：在衬底(100)上附着下电极(201)，并在所述下电极(201)上沉积多层膜堆叠结构(120)；在多层膜堆叠结构(120)中进行深孔刻蚀形成通孔(80)；

其中多层膜堆叠结构(120)由控制栅电极(121)和绝缘介质(122)交替堆叠形成；

S2：在所述通孔(80)中进行选择性各向同性刻蚀，形成垂直方向排列的多个凹坑；凹坑的深度为20nm-100nm；

S3：在凹坑中依次沉积阻隔电介质材料以及电荷存储电介质材料并形成阻隔电介质层(7)和电荷存储层(9)；再通过刻蚀在垂直方向再次形成通孔(80)；

所述阻隔电介质层(7)的厚度为5nm-20nm；所述电荷存储层(9)的厚度为15nm-80nm；

S4：在通孔(80)中沉积隧穿电介质材料然后进行深孔刻蚀形成通孔(80)并且同时形成隧穿电介质层(11)；将硫系化合物材料沉积在所述通孔(81)中形成半导体区域(1)；所述半导体区域(1)包括源区、沟道和漏区；

所述阻隔电介质层厚度(11)为5nm-20nm；形成通孔(81)的直径为15nm-80nm；

S5：通过光刻在所述半导体区域(1)上方形成上电极(202)后获得一个三维NAND存储串，多个存储串构成非易失性三维半导体存储器。

2.如权利要求1所述制备方法，其特征在于，在步骤S4中，通过MBE、MOCVD、PECVD、ALD方式将晶态的硫系化合物材料沉积在所述通孔(81)中形成半导体区域(1)。

3.如权利要求1所述制备方法，其特征在于，在步骤S4中，所述硫系化合物材料的本征载流子浓度为10¹⁸cm^-3-10²⁰cm^-3。

4.一种基于权利要求1所述的制备方法获得的非易失性三维半导体存储器，包括多个垂直方向的三维NAND存储串，其特征在于，每一个三维NAND存储串包括：

水平衬底(100)、垂直于所述衬底(100)的圆柱形半导体区域(1)、分别位于所述半导体区域(1)上、下的第二电极(202)和第一电极(201)、包裹所述圆柱形半导体区域(1)的隧穿电介质(11)、围绕隧穿电介质(11)上、下分布了多个分立的电荷存储层(9)、包裹了隧穿电介质(11)以及多个电荷存储层(9)的阻隔电介质层(7)、以及最外围与绝缘层(122)相堆叠的控制栅电极(121)；

所述圆柱形半导体区域(1)包括多个存储单元的源区、漏区以及沟道；均采用同一种材料填充；所述圆柱形半导体区域(1)的圆柱直径为20nm～100nm。

5.如权利要求4所述的非易失性三维半导体存储器，其特征在于，所述圆柱形半导体区域(1)中源区、漏区以及沟道均采用硫系化合物材料制备。

6.如如权利要求5所述的非易失性三维半导体存储器，其特征在于，所述硫系化合物材料包括Sb2Te3材料、GeTe材料、Bi2Te3材料、SnTe材料、Bi2Se3材料、GeSe材料、PbTe材料、SnSe材料。

7.如权利要求5或6所述的非易失性三维半导体存储器，其特征在于，通过分子束外延、磁控溅射、金属有机化合物化学气相沉淀、等离子体增强化学气相沉积法、原子层沉积的方式沉积所述圆柱形半导体区域(1)中的源区、漏区以及沟道。

8.如权利要求5所述的非易失性三维半导体存储器，其特征在于，所述硫系化合物材料的本征载流子浓度为10¹⁸cm^-3-10²⁰cm^-3。

9.如权利要求4所述的非易失性三维半导体存储器，其特征在于，在源区与沟道之间不形成PN结，在漏区与沟道之间不形成PN结。

10.如权利要求4所述的非易失性三维半导体存储器，其特征在于，所述沟道为圆柱形，且所述控制栅电极(121)围绕所述沟道区域形成围栅结构。