CN105428526B - 一种三维存储器及其制备方法 - Google Patents

一种三维存储器及其制备方法 Download PDF

Info

Publication number
CN105428526B
CN105428526B CN201510816435.8A CN201510816435A CN105428526B CN 105428526 B CN105428526 B CN 105428526B CN 201510816435 A CN201510816435 A CN 201510816435A CN 105428526 B CN105428526 B CN 105428526B
Authority
CN
China
Prior art keywords
electric heating
insulating layer
electrode
aperture
plug column
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510816435.8A
Other languages
English (en)
Other versions
CN105428526A (zh
Inventor
缪向水
颜柏寒
童浩
闫鹏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huazhong University of Science and Technology
Original Assignee
Huazhong University of Science and Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huazhong University of Science and Technology filed Critical Huazhong University of Science and Technology
Priority to CN201510816435.8A priority Critical patent/CN105428526B/zh
Publication of CN105428526A publication Critical patent/CN105428526A/zh
Priority to PCT/CN2016/078643 priority patent/WO2017084237A1/zh
Application granted granted Critical
Publication of CN105428526B publication Critical patent/CN105428526B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies

Abstract

本发明的目的在于提供一种三维存储器及其制备方法，此发明三维存储器由多层存储器垂直堆叠而成，每层包括：条状电极；电热绝缘层；电热绝缘层中间的小孔；位于小孔中的n型半导体材料插塞柱和p型存储材料插塞柱；该存储器可独立对每个单元进行读写。该存储器选取p型存储介质与n型半导体材料形成pn结，所选取的p型存储材料具有双重功能，既是存储介质也是选通管一部分。存储器自带选通管，不要额外的晶体管作为选通开关，可以大大地减小单元面积提高存储密度，同时能有效减小漏电流和热串扰。

Description

一种三维存储器及其制备方法
技术领域
本发明属于微纳电子技术领域，具体涉及一种三维存储器。
背景技术
当前是一个3D存储器技术爆炸性发展的一个阶段。目前国际上先后提出了3D-NAND、3D-RRAM、3D X-point等三维结构存储器，三维存储器具有垂直立体结构，由多层存储器堆叠而成，能有效利用空间面积，大大提高存储密度。是未来存储器发展的必然方向。
相变存储器(PCRAM)是基于奥弗辛斯基效应的元件，其最为核心的是以硫属化合物为基础的相变材料。PCRAM的存储介质在热诱导作用下可实现非晶体状态和晶体状态之间的可逆转变，存储介质处于非晶体状态和晶体状态时会呈现出不同的光学特性和电阻特性，于是非晶体状态和晶体状态可以分别用来代表“0”和“1”来存储数据。
Flash存储器每个存储单元由源极、漏极,控制栅极和浮空栅极组成，浮空栅极上存储电荷不同，器件的阈值电压不同，控制栅加电压，即可存储0和1。NAND型Flash各存储单元之间是串联的，NAND的全部存储单元分为若干个块，每个块又分为若干个页，每个页是512byte，就是512个8位数，就是说每个页有512条位线，每条位线下有8个存储单元。3D-NAND是为回避闪存或内存芯片存储密度增加的局限性，将它们向上堆叠，从而增加存储密度。三维垂直NAND存储串在2001年被首次公开(“Novel Ultra High Density Memory witha Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell”,IEDM Proc.(2001)33-36)。
阻变存储器(RRAM)是一种新型非易失存储器，存储单元通常为MIM结构，即金属/阻变存储层/金属三明治结构，便于进行3D堆叠。在适当的电压(直流/脉冲)作用下，器件的电阻会在高阻态和低阻态之间可逆转变，从而实现实现“0”和“1”的存储。根据发生电阻转变所需电压极性的不同，RRAM器件的电阻转变可以分为单极性(Unipolar)和双极性(Bipolar)。所谓的单极性是指器件发生Set和Reset过程所需要的电压极性相同，而双极性是指器件发生Set和Reset过程所需要的电压极性相反。除了单极性和双极性转变外，还存在一种被称作无极性(Nonpolar)的电阻转变特性，是指器件在正负电压下均能够实现Set和Reset操作。为了防止电流过大将器件永久击穿，Set过程中通常需要加入一定的限流。
发明内容
针对现有技术中的三维存储器存在需要额外的选通开关以及空间利用率低等问题，本发明旨在解决以上问题。
为实现上述目的，本发明提供了一种三维存储器，其特征在于，所述三维存储器包括：
一衬底；
一第一方向上的条状下电极，所述下电极设置在衬底上，所述第一方向是指平面内任一方向；
一下电热绝缘层，该下电热绝缘层设置在有所述下电极的所述衬底上；
其中所述下电热绝缘层中间有一个或多个小孔，小孔底部为下电极；
一下n型半导体材料插塞柱，所述下n型半导体材料插塞柱位于所述下电热绝缘层包裹的所述小孔中，所述下n型半导体材料插塞柱底部形成与所述下电极顶部；
一下p型存储材料插塞柱，所述下p型存储材料插塞柱位于所述下电热绝缘层包裹的所述小孔中，所述下p型存储材料插塞柱底部形成于所述下n型半导体材料插塞柱顶部；
一与第一方向垂直并在同一所述平面内的第二方向上的条状次层电极，该次层电极层设置在所述下电热绝缘层上，所述中间电极设置在所述下p型存储材料插塞柱的顶部；
设置在包括所述次层电极层的所述下热绝缘层上多个中间层，所述中间层的数量为包括零的正整数，所述中间层的结构如下：
一中间电热绝缘层，该中间电热绝缘层设置在有下方相邻电极的下方相邻电热绝缘层上，
其中所述中间电热绝缘层中间有一个或多个小孔，且该中间电热绝缘层中的小孔底部为所述下方相邻电极，
一中间p型存储材料插塞柱，所述中间p型存储材料插塞柱位于所述中间电热绝缘层包裹的小孔中，所述中间p型存储材料插塞柱底部设置在所述下方相邻电极顶部，
一中间n型半导体材料插塞柱，所述中间n型半导体材料插塞柱位于所述中间电热绝缘层包裹的小孔中，所述中间n型半导体材料插塞柱底部设置在所述中间p型存储材料插塞柱顶部，
一与下方相邻条状电极方向垂直方向上的条状中间电极，该中间电极设置在所述中间电热绝缘层上，所述中间电极设置在所述中间n型半导体材料插塞柱顶部；
一上电热绝缘层，该上电热绝缘层设置在有下方相邻电极的下方相邻电热绝缘层上；
其中所述上电热绝缘层中间有一个或多个小孔，且该上电热绝缘层中的小孔底部为所述中间电极；
一上p型存储材料插塞柱，所述上p型存储材料插塞柱位于所述上电热绝缘层包裹的小孔中，所述上p型存储材料插塞柱底部设置在所述下方相邻电极顶部；
一上n型半导体材料插塞柱，所述上n型半导体材料插塞柱位于所述上电热绝缘层包裹的小孔中，所述上n型半导体材料插塞柱底部设置在所述上p型存储材料插塞柱顶部；
一与下方相邻条状电极方向垂直方向上的的条状上电极，该上电极层设置在所述上电热绝缘层上，所述上电极设置在所述上n型半导体材料插塞柱顶部。。
按照本发明的另一方面，本发明提供了一种多层三维存储器的制备方法，其特征在于，该方法包括以下步骤：
步骤1：在表面有一层二氧化硅绝缘层的衬底上进行光刻，再在光刻后的所述衬底上制备一层下电极，经过剥离，得到对应光刻图形的第一方向上的条状下电极；
步骤2：再制备一层下电热绝缘层；
步骤3：在所述下电热绝缘层的中间利用微纳加工技术制备小孔；
步骤4：利用化学气相沉积或者溅射法在所述小孔中填充下型半导体材料插塞柱；
步骤5：利用化学气相沉积或者溅射法在所述小孔中填充p型存储材料插塞柱，并将小孔填满；
步骤6：用化学机械抛光或者反刻蚀的方法，将所述下电热绝缘层表面的n型半导体材料与p型存储材料去除；
步骤7：在所述下电热绝缘层的表面进行光刻，然后制备次层电极，经过剥离后得到对应光刻图形的与第一方向垂直的第二方向上的条状此层电极；
步骤8：在制备有所述次间电极的所述下电热绝缘层上制备中间层，所述中间层的数量为零或正整数；每层中间层的制备方法如下：
步骤81：在制备有下方相邻电极的下方相邻电热绝缘层上制备中间电热绝缘层；
步骤82：在所述中间电热绝缘层的中间利用微纳加工技术在同一位置制备小孔；
步骤83：利用化学气相沉积或者溅射法在所述中间电热绝缘层的小孔中填充上p型存储材料插塞柱；
步骤84：利用化学气相沉积或者溅射法在所述中间电热绝缘层的小孔中填充上n型半导体材料插塞柱，并将小孔填满；
步骤85：用化学机械抛光或者反刻蚀的方法，将所述中间电热绝缘层的表面的所述n型半导体材料与所述p型存储材料去除；
步骤86：在所述中间电热绝缘层的表面进行光刻，然后制备中间电极，经过剥离后得到对应光刻图形的垂直方向上的条状中间电极；
步骤9：在制备有所述中间电极的所述中间电热绝缘层上制备上电热绝缘层；
步骤10：在上电热绝缘层的中间利用微纳加工技术在同一位置制备小孔；
步骤11：利用化学气相沉积或者溅射法在所述上绝缘层的小孔中填充上p型存储材料插塞柱；
步骤12：利用化学气相沉积或者溅射法在所述上绝缘层的小孔中填充上n型半导体材料插塞柱，并将小孔填满；
步骤13：用化学机械抛光或者反刻蚀的方法，将所述上电热绝缘层的表面的n型半导体材料与p型存储材料去除；
步骤14：在所述上电热绝缘层的表面进行光刻，然后制备上电极，经过剥离后得到对应光刻图形的垂直方向上的条状上电极，完成三维存储器的制备。
通过本发明所构思的以上技术方案，与现有技术相比，能够取得以下有益效果：
(1)该三维存储器由多层存储器堆叠而成，能大大增加空间利用面积，从而能极大地增加存储密度；
(2)利用该发明提供的制备方法可以推广到多层结构中去，具有极大的发展潜力；
(3)本发明自带pn结选通开关，能有效减少存储器中晶体管所占的面积，在有效减少漏电流与热串扰的同时缩小了单元面，提高了存储密度；
(4)该发明中的p型存储材料既是pn结选通管中的p型材料，又是存储介质，具有双重功能，有效的简化了工艺步骤，能降低的工业生产的成本。
附图说明
图1-13是本发明三维存储器的制备方法的每一步骤的视图，为了更直观地描述器件结构与制备流程，每一图片包括了立体图和剖面图两种；
图14是完成制备后的三维存储器的俯视图；
图15为实施例1中，对一个存储器单元进行I-V特性测试的结果；
图16为实施例1中，对一个存储器单元进行读写测试的结果；
图17为本发明三维存储器的3D示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
请参阅图1所示，本发明一种多层三维存储器，以双层存储器为例进行说明，包括：
一衬底100；
一垂直方向上的下电极101，该下电极制作在光刻后的衬底100上，经过剥离后获得对应光刻图形的电极，电极材料可以是导电性良好的金属或非金属，如银，铜，钛钨合金，石墨烯等，该下电极101的厚度为100-500nm；
一下电热绝缘层材料102，该下电热绝缘材料层102制作在制备有下电极101的衬底100上，该下电热绝缘层102材料是：氮化物，氧化物，硫化物或其中两种以上材料的混合物，该下电热绝缘层102略小于衬底100，使得下电极101有部分裸露出来，该下电热绝缘层102的厚度为100-1000nm；
其中所述的下电热绝缘层中间有一小孔，小孔深度与下电热绝缘层材料102厚度相同，小孔的底部为下电极101；
一下n型半导体材料插塞柱103，n型半导体材料插塞柱103位于下电热绝缘层102包裹的小孔中，下n型半导体材料插塞柱103底部与下电极柱102顶部相连，该n型半导体材料插塞柱103厚度为10-500nm，下n型半导体材料插塞柱103与下p型存储材料插塞柱104厚度之和等于小孔的深度，该n型半导体材料插塞柱103的材料可以是任何能与本存储器中p型存储材料形成pn结的n型半导体材料，该材料可以是：掺杂的n型半导体如n型硅、金属氧化物如ZnO、Cu2O、n型半导体化合物材料如GaN等；
一下p型存储材料插塞柱104，下p型存储材料插塞柱104位于下电热绝缘层102包裹的小孔中，下p型存储材料插塞柱104底部与下n型半导体材料插塞柱103顶部相连，该p型存储材料插塞柱104厚度为10-500nm，下n型半导体材料插塞柱103与下p型存储材料插塞柱104厚度之和等于小孔的深度，该p型存储材料可以是硫系化合物半导体材料，如GeTe，SbTe，BiTe，SnTe,AsTe,GeSe,SbSe,BiSe,SnSe,AsSe,InSe,GeSbTe，AgInSbTe及其化合物，以及上述化合物掺入S、N、O、Cu、Si、Au等元素形成的混合物；
一水平方向上的中间电极105，该中间电极105层制备在光刻后的下电热绝缘层102上，经剥离后得到中间电极105，中间电极105与下电热绝缘层102包裹的小孔顶部的下p型存储材料插塞柱104相连，该中间电极105的厚度为100-500nm，该中间电极105的材料与下电极101相同；
一上电热绝缘层106，该上电热绝缘层106制备在有中间电极107的下电热绝缘层102上，该上电热绝缘层106的厚度与材料均与下电热绝缘层102相同，该上电热绝缘层106面积比下电热绝缘层102略小，使得中间电极105有部分裸露出来，上热绝缘层采用与下热绝缘层相同的材料，这样可以使得简化制备，降低制备成本；
其中上电热绝缘层106中间有一小孔，该小孔与下电热绝缘层102中小孔位于同一位置，小孔底部为中间电极105；
一上p型存储材料插塞柱107，上p型存储材料插塞柱107位于上电热绝缘层106包裹的小孔中，上p型存储材料插塞柱107底部与中间电极105顶部相连，该上p型存储材料插塞柱107厚度与材料均与下p型存储材料插塞柱104相同，这样可以使得简化制备，降低制备成本；
一上n型半导体材料插塞柱108，n型半导体材料插塞柱108位于上电热绝缘层106包裹的小孔中，上n型半导体材料插塞柱108底部与上p型存储材料插塞柱107顶部相连，该上n型半导体材料插塞柱108的厚度与材料均与下n型半导体材料插塞柱103相同；
一垂直方向上的上电极109，该上电极109层制备在光刻后的上电热绝缘层106上，经剥离后得到上电极109，上电极109与上电热绝缘层106包裹的小孔顶部的上n型半导体材料插塞柱108相连，该上电极109的厚度为100-500nm，该上电极109的材料与下电极101相同，这样可以使得简化制备，降低制备成本；
请参照图1-15，本发明还提供一种多层三维存储器的制备方法，以双层存储器为例进行说明，该方法包括：
步骤1：在绝缘的或者半导体衬底100上进行光刻，再在光刻后的衬底100上制备一层垂直方向上的下电极101，经过剥离，得到对应光刻图形的下电极101，电极材料可以是导电性良好的金属或非金属，如银，铜，钛钨合金，石墨烯等，该下电极101的厚度为100-500nm，经过步骤1后结构如图1所示；
步骤2：再制备一层下电热绝缘层102，该下电热绝缘层102材料是：氮化物，氧化物，硫化物或其中两种以上材料的混合物，该下电热绝缘层102略小于衬底100，使得下电极101有部分裸露出来，该下电热绝缘层102的厚度为100-1000nm，经过步骤2后结构如图2所示；
步骤3：在下电热绝缘层102的中间利用微纳加工技术制备小孔，小孔深度与下电热绝缘层材料102厚度相同，小孔的底部为下电极101，经过步骤3后结构如图3所示；
步骤4：利用化学气相沉积或者溅射法填充下n型半导体材料插塞柱103，经过步骤4后结构如图4所示，n型半导体材料插塞柱103位于下电热绝缘层102包裹的小孔中，下n型半导体材料插塞柱103底部与下电极101顶部相连，该n型半导体材料插塞柱103厚度为10-500nm，下n型半导体材料插塞柱103与下p型存储材料插塞柱104厚度之和等于小孔的深度，该n型半导体材料插塞柱103的材料可以是任何能与本存储器中p型存储材料形成pn结的n型半导体材料；
步骤5：利用化学气相沉积或者溅射法填充下p型存储材料插塞柱104，并将小孔填满，下p型存储材料插塞柱104底部与下n型半导体材料插塞柱103顶部相连，该p型存储材料插塞柱104厚度为10-500nm，下n型半导体材料插塞柱103与下p型存储材料插塞柱104厚度之和等于小孔的深度，该p型存储材料可以是如GeTe，SbTe，BiTe，SnTe,AsTe,GeSe,SbSe,BiSe,SnSe,AsSe,InSe,GeSbTe，AgInSbTe及其化合物，以及上述化合物掺入S、N、O、Cu、Si、Au等元素形成的混合物，经过步骤5后结构如图5所示；
步骤6：用化学机械抛光或者反刻蚀的方法，将下电热绝缘层102的表面的n型半导体材料与p型存储材料去除，经过步骤6后结构如图6所示；
步骤7：在下电热绝缘层102的表面进行光刻，然后制备水平方向上的中间电极105，经过剥离后得到对应光刻图形的中间电极105，中间电极105与下电热绝缘层102包裹的小孔顶部的下p型存储材料插塞柱104相连，该中间电极105的厚度为100-500nm，该中间电极105的材料与下电极101相同，经过步骤7后结构如图7所示；
步骤8：在制备有中间电极105的下电热绝缘层102上制备上电热绝缘层106，该上电热绝缘层106的厚度与材料均与下电热绝缘层102相同，该上电热绝缘层106面积比下电热绝缘层102略小，使得中间电极105有部分裸露出来，经过步骤8后结构如图8所示；
步骤9：在上电热绝缘层的中间利用微纳加工技术在同一位置制备小孔，该小孔与下电热绝缘层102中小孔位于同一位置，小孔底部为中间电极105，经过步骤9后结构如图9所示；
步骤10：利用化学气相沉积或者溅射法填充上p型存储材料插塞柱107，上p型存储材料插塞柱107底部与中间电极105顶部相连，该上p型存储材料插塞柱107厚度与材料均与下p型存储材料插塞柱104相同，经过步骤10后结构如图10所示；
步骤11：利用化学气相沉积或者溅射法填充上n型半导体材料插塞柱108，并将小孔填满，上n型半导体材料插塞柱108底部与上p型存储材料插塞柱107顶部相连，该上n型半导体材料插塞柱108的厚度与材料均与下n型半导体材料插塞柱103相同，经过步骤11后结构如图11所示；
步骤12：用化学机械抛光或者反刻蚀的方法，将上电热绝缘层106的表面的n型半导体材料与p型存储材料去除，经过步骤12后结构如图12所示；
步骤13：在上电热绝缘层106的表面进行光刻，然后制备垂直方向上的上电极109，经过剥离后得到对应光刻图形的上电极109，上电极109与上电热绝缘层106包裹的小孔顶部的上n型半导体材料插塞柱108相连，该上电极109的厚度为100-500nm，该上电极109的材料与下电极101相同，完成三维存储器的制备，经过步骤13后结构如图13所示，完成的三维存储器俯视图如图14所示；
实施例1：
步骤1：在表面有一层二氧化硅绝缘层的硅衬底上进行光刻，再在光刻后的衬底上制备一层下电极，经过剥离，得到垂直方向上的条状下电极，下电极厚度为100nm，下电极材料为银；
步骤2：再制备一层下电热绝缘层，下绝缘层比衬底上的下电极尺寸略小，使得下电极部分裸露出来，厚度为500nm，材料为SiO2；
步骤3：在下电热绝缘层的中间利用微纳加工技术制备小孔，孔径为50nm，深度为500nm；
步骤4：利用化学气相沉积填充下n型半导体材料插塞柱，n型半导体材料插塞柱厚度为200nm，材料为n型硅；
步骤5：利用化学气相沉积或者溅射法填充下p型相变存储材料插塞柱，并将小孔填满，p型存储材料插塞柱厚度为200nm，p型相变存储材料插塞柱材料为GeTe合金；
步骤6：用化学机械抛光的方法，将下电热绝缘层的表面的n型硅与p型GeTe合金去除；
步骤7：在下电热绝缘层的表面进行光刻，然后制备水平方向的中间电极，经过剥离后得到水平方向上的中间电极，电极厚度为100nm，电极材料为银；
步骤8：在制备有中间电极的下电热绝缘层上制备上电热绝缘层，上绝缘层尺寸比中间电极略小，使得中间电极由部分裸露出来，上电热绝缘层厚度为500nm，材料为SiO2；
步骤9：在上电热绝缘层的中间利用微纳加工技术在同一位置制备小孔，该小孔与下电极包裹着的小孔位于同一位置，小孔深度为500nm；
步骤10：利用化学气相沉积法填充上p型相变存储材料插塞柱，p型相变存储材料插塞柱厚度为200nm，材料为GeTe合金；
步骤11：利用化学气相沉积法填充上n型半导体材料插塞柱，并将小孔填满，n型半导体材料插塞柱厚度为200nm，n型半导体材料插塞柱材料为n型硅；
步骤12：用化学机械抛光或者反刻蚀的方法，将上电热绝缘层的表面的n型硅与p型GeTe合金去除；
步骤13：在上电热绝缘层的表面进行光刻，然后制备垂直方向上的上电极，经过剥离后得到垂直方向上的上电极，上电极厚度为100nm，材料为银，完成三维相变存储器(3D-PCRAM或者3D X-point)的制备。
实施例2：
步骤1：在表面有一层二氧化硅绝缘层的硅衬底上进行光刻，再在光刻后的衬底上制备一层下电极，经过剥离，得到垂直方向上的条状下电极，下电极厚度为100nm，下电极材料为钛；
步骤2：再制备一层下电热绝缘层，下绝缘层比衬底上的下电极尺寸略小，使得下电极部分裸露出来，厚度为500nm，材料为SiO2；
步骤3：在下电热绝缘层的中间利用微纳加工技术制备小孔，孔径为50nm，深度为500nm；
步骤4：利用化学气相沉积填充下n型半导体材料插塞柱，n型半导体材料插塞柱厚度为200nm，材料为ZnO；
步骤5：利用化学气相沉积或者溅射法填充下p型阻变存储材料插塞柱，并将小孔填满，p型存储材料插塞柱厚度为200nm，p型阻变存储材料插塞柱材料为Cu2O；
步骤6：用化学机械抛光的方法，将下电热绝缘层的表面的ZnO与p型Cu2O去除；
步骤7：在下电热绝缘层的表面进行光刻，然后制备水平方向的中间电极，经过剥离后得到水平方向上的中间电极，电极厚度为100nm，电极材料为钛；
步骤8：在制备有中间电极的下电热绝缘层上制备上电热绝缘层，上绝缘层尺寸比中间电极略小，使得中间电极由部分裸露出来，上电热绝缘层厚度为500nm，材料为SiO2；
步骤9：在上电热绝缘层的中间利用微纳加工技术在同一位置制备小孔，该小孔与下电极包裹着的小孔位于同一位置，小孔深度为500nm；
步骤10：利用化学气相沉积法填充上p型阻变存储材料插塞柱，p型阻变存储材料插塞柱厚度为200nm，材料为Cu2O；
步骤11：利用化学气相沉积法填充上n型半导体材料插塞柱，并将小孔填满，n型半导体材料插塞柱厚度为200nm，n型半导体材料插塞柱材料为ZnO；
步骤12：用化学机械抛光或者反刻蚀的方法，将上电热绝缘层的表面的ZnO与p型Cu2O去除；
步骤13：在上电热绝缘层的表面进行光刻，然后制备垂直方向上的上电极，经过剥离后得到垂直方向上的上电极，上电极厚度为100nm，材料为钛，完成三维阻变存储器(3D-RRAM)的制备。
在本发明中，当选取P型相变材料为存储材料时，本发明可应用于三维相变存储器(3D-PCRAM)；当选取P型相变材料为存储材料时，结构为交叉结构，本发明可应用于三维相变存储器(3D X-Point)；当选取P型阻变材料为存储材料时，本发明可应用三维阻变存储器(3D-RRAM)。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (13)

1.一种多层三维存储器的制备方法，其特征在于，该方法包括以下步骤：
步骤1：在表面有一层二氧化硅绝缘层的衬底上进行光刻，再在光刻后的所述衬底上制备一层下电极，经过剥离，得到对应光刻图形的第一方向上的条状下电极；
步骤2：再制备一层下电热绝缘层；
步骤3：在所述下电热绝缘层的中间利用微纳加工技术制备小孔；
步骤4：利用化学气相沉积或者溅射法在所述小孔中填充下n型半导体材料插塞柱；
步骤5：利用化学气相沉积或者溅射法在所述小孔中填充下p型存储材料插塞柱，并将小孔填满；
步骤6：用化学机械抛光或者反刻蚀的方法，将所述下电热绝缘层表面的n型半导体材料与p型存储材料去除；
步骤7：在所述下电热绝缘层的表面进行光刻，然后制备次层电极，经过剥离后得到对应光刻图形的与第一方向垂直的第二方向上的条状次层电极；
步骤8：在制备有所述次层电极的所述下电热绝缘层上制备中间层，所述中间层的数量为正整数；每层中间层的制备方法如下：
步骤81：在制备有下方相邻电极的下方相邻电热绝缘层上制备中间电热绝缘层；
步骤82：在所述中间电热绝缘层的中间利用微纳加工技术在同一位置制备小孔；
步骤83：利用化学气相沉积或者溅射法在所述中间电热绝缘层的小孔中填充上p型存储材料插塞柱；
步骤84：利用化学气相沉积或者溅射法在所述中间电热绝缘层的小孔中填充上n型半导体材料插塞柱，并将小孔填满；
步骤85：用化学机械抛光或者反刻蚀的方法，将所述中间电热绝缘层的表面的所述n型半导体材料与所述p型存储材料去除；
步骤86：在所述中间电热绝缘层的表面进行光刻，然后制备中间电极，经过剥离后得到对应光刻图形的上一层电极垂直方向上的条状中间电极；
步骤9：在制备有所述中间电极的所述中间电热绝缘层上制备上电热绝缘层；
步骤10：在上电热绝缘层的中间利用微纳加工技术在同一位置制备小孔；
步骤11：利用化学气相沉积或者溅射法在所述上电热绝缘层的小孔中填充上p型存储材料插塞柱；
步骤12：利用化学气相沉积或者溅射法在所述上电热绝缘层的小孔中填充上n型半导体材料插塞柱，并将小孔填满；
步骤13：用化学机械抛光或者反刻蚀的方法，将所述上电热绝缘层的表面的n型半导体材料与p型存储材料去除；
步骤14：在所述上电热绝缘层的表面进行光刻，然后制备上电极，经过剥离后得到对应光刻图形的上一层电极垂直方向上的条状上电极，完成三维存储器的制备。
2.按权利要求1所述的三维存储器的制备方法，其特征在于，所述电热绝缘层在下方相邻条状电极长度方向上比所述下方相邻条状电极短，使所述下方相邻电极有裸露的部分；其中所述的通过光刻剥离制备的所述电极与上下相邻的电极分别构成交叉点阵结构；其中所述电极与上下相邻电极分别构成的交叉点阵结构的交叉点位于同一位置。
3.按权利要求1所述的三维存储器的制备方法，其特征在于，其中所述的电热绝缘层包裹的小孔的深度等于所述电热绝缘层的厚度；该中间电热绝缘层中的小孔、该上电热绝缘层中的小孔与所述下电热绝缘层中小孔位于同一位置。
4.按权利要求1所述的三维存储器的制备方法，其特征在于，所述电热绝缘层包裹的小孔位于与其上下相邻的两个电极构成的交叉点阵结构的交叉点；所述电极厚度为10-500nm。
5.按权利要求1所述的三维存储器的制备方法，其特征在于，所述电热绝缘层包裹的小孔、所述p型存储材料插塞柱、所述n型半导体材料插塞柱具有相同的直径，直径为1-500nm。
6.按权利要求1所述的三维存储器的制备方法，其特征在于，其中所述下电热绝缘层包裹的小孔由下向上依次为所述下电极、所述下n型半导体材料插塞柱、所述下p型存储材料插塞柱、所述次层电极，且所述下n型半导体材料插塞柱、所述下p型存储材料插塞柱厚度之和等于小孔深度。
7.按权利要求1所述的三维存储器的制备方法，其特征在于，其中所述n型半导体材料插塞柱厚度为10-500nm；所述p型存储材料插塞柱厚度为10-500nm；所述n型半导体材料插塞柱与所述p型存储材料插塞柱构成pn结。
8.按权利要求1所述的三维存储器的制备方法，其特征在于，其中所述的n型半导体材料可以为任何与p型存储材料形成pn结的n型半导体材料。
9.按权利要求1所述的三维存储器的制备方法，其特征在于，其中所有所述电热绝缘层为同一种材料，该材料可以是：氮化物，氧化物，硫化物或其中两种以上材料的混合物，该电热绝缘层的厚度为100-1000nm。
10.按权利要求1所述的三维存储器的制备方法，其特征在于，选取一种p型存储材料与n型半导体材料组成pn结，其中所述p型存储材料既是存储介质也是选通管的一部分。
11.按权利要求1所述的三维存储器的制备方法，其特征在于，其所述的p型存储材料是p型相变材料，所述三维存储器可应用为三维相变存储器。
12.按权利要求1所述的三维存储器的制备方法，其特征在于，其所述的p型存储材料是p型相变材料，并且相邻两层电极构成点阵交叉结构，所述三维存储器可应用为3D X-Point。
13.按权利要求1所述的三维存储器的制备方法，其特征在于，其所述的p型存储材料可以是p型阻变材料，所述三维存储器可应用为三维阻变存储器。
CN201510816435.8A 2015-11-20 2015-11-20 一种三维存储器及其制备方法 Active CN105428526B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201510816435.8A CN105428526B (zh) 2015-11-20 2015-11-20 一种三维存储器及其制备方法
PCT/CN2016/078643 WO2017084237A1 (zh) 2015-11-20 2016-04-07 一种三维存储器及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510816435.8A CN105428526B (zh) 2015-11-20 2015-11-20 一种三维存储器及其制备方法

Publications (2)

Publication Number Publication Date
CN105428526A CN105428526A (zh) 2016-03-23
CN105428526B true CN105428526B (zh) 2018-08-17

Family

ID=55506576

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510816435.8A Active CN105428526B (zh) 2015-11-20 2015-11-20 一种三维存储器及其制备方法

Country Status (2)

Country Link
CN (1) CN105428526B (zh)
WO (1) WO2017084237A1 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105428526B (zh) * 2015-11-20 2018-08-17 华中科技大学 一种三维存储器及其制备方法
US10720578B2 (en) * 2016-04-29 2020-07-21 The Institute of Microelectronics of Chinese Academy of Sciences Self-gating resistive storage device having resistance transition layer in vertical trench in stacked structure of insulating dielectric layers and electrodes
CN110010178B (zh) * 2019-03-27 2020-10-30 华中科技大学 一种二维GeTe单晶纳米片及其在相变存储中的应用
CN111029362B (zh) * 2019-11-12 2023-07-18 华中科技大学 一种高密度的相变存储器三维集成电路结构的制备方法
CN111210860B (zh) * 2019-12-31 2022-03-18 浙江大学 一种基于3d mos器件的三态内容可寻址存储器
WO2022077147A1 (en) * 2020-10-12 2022-04-21 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd Novel integration scheme with cpu bonding to 3d xpoint chip
CN112117298B (zh) * 2020-11-18 2021-03-23 长江先进存储产业创新中心有限责任公司 三维相变存储器及其制备方法
CN113921709A (zh) * 2021-09-30 2022-01-11 华中科技大学 一种相变存储器单元
WO2023087131A1 (en) * 2021-11-16 2023-05-25 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd Phase-change memory device and method for forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101017878A (zh) * 2006-02-07 2007-08-15 三星电子株式会社 相变随机存取存储器及其制造和操作方法
CN101807545A (zh) * 2010-03-22 2010-08-18 中国科学院上海微系统与信息技术研究所 二极管及电阻转换存储器的制造方法
CN101924119A (zh) * 2010-08-18 2010-12-22 中国科学院半导体研究所 垂直相变存储器及制备方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7884349B2 (en) * 2002-08-02 2011-02-08 Unity Semiconductor Corporation Selection device for re-writable memory
US7511352B2 (en) * 2003-05-19 2009-03-31 Sandisk 3D Llc Rail Schottky device and method of making
KR100973275B1 (ko) * 2008-06-05 2010-08-02 주식회사 하이닉스반도체 상변화 기억 소자 및 그의 제조방법
CN104241294B (zh) * 2014-09-16 2017-04-26 华中科技大学 一种非易失性三维半导体存储器及其制备方法
CN105428526B (zh) * 2015-11-20 2018-08-17 华中科技大学 一种三维存储器及其制备方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101017878A (zh) * 2006-02-07 2007-08-15 三星电子株式会社 相变随机存取存储器及其制造和操作方法
CN101807545A (zh) * 2010-03-22 2010-08-18 中国科学院上海微系统与信息技术研究所 二极管及电阻转换存储器的制造方法
CN101924119A (zh) * 2010-08-18 2010-12-22 中国科学院半导体研究所 垂直相变存储器及制备方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
"Threshold-voltage modulated phase change heterojunction for application of high density memory";Baihan Yan等;《Applied Physics Letters》;20151002;第107卷(第13期);第133506 -1页第2栏第2段至第133506 -4页第2栏第4段，图1、2 *

Also Published As

Publication number Publication date
WO2017084237A1 (zh) 2017-05-26
CN105428526A (zh) 2016-03-23

Similar Documents

Publication Publication Date Title
CN105428526B (zh) 一种三维存储器及其制备方法
US20200066801A1 (en) Memory device and electronic apparatus including the same
CN104103308B (zh) 具有结型场效应晶体管的三维可变电阻存储器件及其驱动方法
JP6059349B2 (ja) ３次元メモリアレイアーキテクチャ
KR101960214B1 (ko) 메모리 어레이 형성 방법
CN102971798B (zh) 具有含垂直位线和字线的有效解码的读/写元件的3d阵列的非易失性存储器
US8173987B2 (en) Integrated circuit 3D phase change memory array and manufacturing method
CN103633108B (zh) 三维层叠存储器件
CN101419940B (zh) 制造存储单元组合的方法与存储单元组合
TWI336938B (en) Multi-layer electrode structure
TW201005936A (en) Fully self-aligned pore-type memory cell having diode access device
US8916973B1 (en) Semiconductor device with electrode structure including graphene pattern formed over metal pattern
JP5390918B2 (ja) 不揮発性半導体記憶装置とその製造方法
KR102641744B1 (ko) 가변 저항 메모리 소자
TW201032315A (en) Three-dimensional semiconductor structure and method of fabricating the same
TWI703578B (zh) 包含調整臨界電壓之雙向臨界開關的記憶體裝置
US20180269388A1 (en) Phase change memory unit and preparation method therefor
US11031435B2 (en) Memory device containing ovonic threshold switch material thermal isolation and method of making the same
CN110943102B (zh) 一种高密度的相变存储器三维集成电路结构
CN110858623B (zh) 可变电阻存储器件及其制造方法
CN111029362B (zh) 一种高密度的相变存储器三维集成电路结构的制备方法
KR20190071227A (ko) 전자 장치 및 그 제조 방법
CN110931637B (zh) 一种选通管的制备方法
CN104347711B (zh) 具有横向沟道的三维半导体器件及其制造方法
US20230044721A1 (en) Memory Device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant