CN101017878A - 相变随机存取存储器及其制造和操作方法 - Google Patents

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Abstract

本发明提供一种含有带二极管功能的电阻元件的相变RAM(PRAM)及其制造和操作方法。该PRAM包括：衬底；在衬底上所形成的相变二极管层；以及在相变二极管层上所形成的上部电极。相变二极管层包括掺杂了第一杂质的材料层和堆叠在掺杂层上的相变层。相变层显示出掺杂了具有与第一杂质相反的导电类型的杂质的半导体材料的特性。

Description

相变随机存取存储器及其制造和操作方法
技术领域
本发明涉及半导体存储器，更具体地，涉及含有带二极管功能的相变电阻元件的相变RAM及其制造和操作方法。
背景技术
近来的存储器主要集中在具有DRAM优点的非易失性存储器上。随着信息技术的发展，为了满足信息技术发展的需要，开发了各种设备和容量，非易失性存储器的需求快速增加。为满足市场变化，在典型的快闪或SONOS存储器之后已引入了各种非易失性存储器。
目前所使用的以及准备进入市场的非易失性存储器之一，相变RAM(PRAM)随同磁性RAM(MRAM)、铁电RAM(FRAM)、电阻RAM(PRAM)一起处于领先地位。PRAM的单位单元包括一个由相变材料构成的电阻元件和一个使电流流入电阻元件或切断电流的晶体管，但是近年来，已引入了一种其中用二极管取代晶体管即含有一个电阻元件和一个二极管的PRAM以便增加集成度。
然而，虽然到目前为止已引入的PRAM(下文中称为，传统PRAM)改进了传统存储器的许多缺陷，但考虑到工业目前技术发展的速度，必须改进PRAM的结构，以能够进一步简化传统PRAM的制造工艺以及增加其集成度。
发明内容
本发明提供一种具有更加简化结构的相变RAM(PRAM)，其能够简化PRAM的制造工艺并增加其集成度。
本发明还提供了一种操作该PRAM的方法。
本发明还提供了一种制造该PRAM的方法。
根据本发明一个实施例，提供有一种PRAM，包括：衬底；在衬底上所形成的相变二极管层；以及在相变二极管层上所形成的上部电极。
相变二极管层可以包括依序堆叠的掺杂了第一杂质的材料层和相变层，其中相变层显示出掺杂了具有与第一杂质相反的导电类型的杂质的半导体材料的特性。此时，第一杂质可以是n型杂质，而相变层可以由显示出p型半导体材料特性的相变材料构成。
根据一个方案，PRAM进一步包括设置在相变二极管层和衬底之间的字线以及设置在上部电极上以接触上部电极并与字线交叉的位线。
根据另一个方案，PRAM进一步包括设置在衬底上与相变二极管层间隔分开的字线以及设置在上部电极上以接触上部电极并与字线交叉的位线。
相变层的宽度可以等于或大于掺杂了第一杂质的材料层的宽度。
根据本发明的其它实施例，相变二极管层可以包括依序堆叠的相变层和掺杂了第一杂质的材料层，其中相变层由显示出掺杂了具有与第一杂质相反的导电类型的杂质的半导体材料特性的相变材料构成。此时，第一杂质可以是n型杂质，而相变层可以由显示出p型半导体材料特性的相变材料构成。
衬底可以是n型或p型半导体衬底，并且可以是非半导体衬底。
根据本发明的其它实施例，第一杂质可以是p型杂质，而相变层可以是由显示出n型半导体材料特性的相变材料构成。
根据本发明的另一方案，提供有一种操作在衬底和互连之间具有相变二极管层的PRAM的方法，该方法包括：施加电流沿正向方向流过在衬底和互连之间的相变二极管层。
在操作方法中，施加电流包括施加来自由写入电流、读出电流和擦除电流构成的组中的一种。
此外，施加读出电流可以进一步包括施加读出电流以测量相变二极管层的电阻，以及使所测量的电阻与参考电阻比较。
根据本发明的另一方案，提供有一种制造PRAM的方法，包括：在掺杂了第一杂质的衬底上形成第一互连；在衬底上形成第一绝缘间层，以覆盖第一互连；在第一绝缘间层中形成接触孔以露出衬底的与第一互连间隔分开的预定部分；用掺杂了第一杂质的材料层填充接触孔；在第一绝缘间层上依序堆叠相变层和上部电极以覆盖掺杂的材料层，相变层显示出与掺杂的材料层相反的半导体特性；以及形成与上部电极相连接并与第一互连交叉的第二互连。
相变层和上部电极的依序堆叠可以包括：在第一绝缘间层上形成第二绝缘间层，以覆盖掺杂的材料层；在第二绝缘间层上形成定义其中形成相变层的一部分的光致抗蚀剂层图案；利用光致抗蚀剂层图案作为掩模，在第二绝缘间层中形成露出掺杂的材料层的通孔；在通孔中依序堆叠相变层和上部电极；以及除去光致抗蚀剂层图案。
此外，第一杂质可以是n型杂质，而相变层可以由显示出p型半导体材料特性的相变材料构成。
根据本发明的另一方案，提供有一种制造PRAM的方法，包括：在掺杂了第一杂质的衬底上形成第一互连；在衬底上形成绝缘间层，以覆盖第一互连；在绝缘间层中形成接触孔，以露出与第一互连间隔分开的衬底的预定部分；在接触孔中依序堆叠掺杂了第一杂质的材料层、显示出与掺杂的材料层相反的半导体特性的相变层、和上部电极；以及在绝缘间层上形成第二互连，第二互连与上部电极连接并且与第一互连交叉。
在制造方法中，第一杂质可以是n型杂质，而相变层可以是由显示出p型半导体材料特性的相变材料构成。可以利用不同的方法来形成掺杂了第一杂质的材料层和相变层，可以利用选择性外延生长法来形成掺杂了第一杂质的材料层。
根据本发明的另一方案，提供有一种制造PRAM的方法，包括：在掺杂了第一杂质的衬底上形成第一互连；在衬底上形成绝缘间层，以覆盖第一互连；在绝缘间层中形成接触孔，以露出与第一互连间隔分开的衬底的一部分；在接触孔中依序形成相变层和掺杂了具有与第一杂质相反的导电类型的第二杂质的材料层；以及在绝缘间层上形成与掺杂材料层连接并且与第一互连交叉的第二互连，其中相变层由显示出与衬底的半导体特性相反的半导体特性的相变材料构成。
在该制造方法中，可以形成第一互连以掩埋或凸出在衬底上。
根据本发明的另一方案，提供有一种制造PRAM的方法，包括：在掺杂了第一杂质的衬底上形成第一互连；在衬底上形成绝缘间层，以覆盖第一互连；在绝缘间层中形成接触孔，以露出与第一互连间隔分开的衬底的一部分；在接触孔中依序形成相变层和掺杂了具有与第一杂质相反的导电类型的第二杂质的材料层；以及在绝缘间层上形成与掺杂材料层连接并且与第一互连交叉的第二互连，其中相变层由显示出与衬底的半导体特性相同的半导体特性的相变材料构成。
在该制造方法中，在衬底和相变层之间可以进一步形成一导电层。
此外，该方法可以进一步包括：在第一互连和衬底之间形成导电插塞。
附图说明
通过参考附图详细地说明其示范性实施例，本发明的上述和其它特征及优点将变得更加清楚明了，其中：
图1是根据本发明实施例的相变RAM(PRAM)的等效电路；
图2A和2B是示出根据本发明第一实施例的具有图1的等效电路的PRAM的结构的截面图；
图3是示出根据本发明第二实施例的具有图1的等效电路的PRAM的结构的截面图；
图4是示出根据本发明第三实施例的具有图1的等效电路的PRAM的结构的截面图；
图5A和5B是示出将图4的PRAM的技术特性应用于图2的PRAM的PRAM的结构的截面图；
图6是示出根据本发明第四实施例的具有图1的等效电路的PRAM的结构的截面图；
图7示例了用作图6的PRAM中的位线的第一互连以凹入形状形成在衬底中的三维图；
图8示例了在衬底中以凸起形状形成用作图6的PRAM中的位线的第一互连的三维图；
图9是截面图，示出了图6的PRAM中的导电层、相变层和导电插塞都具有相同直径；
图10示例了针对四个样品所测量的电流-电压特性曲线图，以检验在根据本发明实施例的PRAM中的下部电极接触层和相变层显示出了P-N结二极管特性；
图11示例了针对除去了相变层的样品所测量的电流-电压特性；
图12至15是用于说明按照处理顺序操作根据本发明实施例的PRAM的方法的截面图；
图16至22是用于说明按照处理顺序制造图3的PRAM的方法的截面图；
图23至26是用于说明按照处理顺序制造图4的PRAM的方法的截面图。
具体实施方式
下文中，将参考附图详细说明根据本发明实施例的含有带二极管功能的相变电阻元件的相变RAM及其制造和操作方法。在图中，为清晰而放大了层和区域的厚度。
首先，将说明根据本发明实施例的相变RAM。
图1示例了根据本发明实施例的相变RAM(PRAM)的等效电路。
参考图1，根据本发明实施例的PRAM包括一个相变二极管30。相变二极管30包括n型半导体层30a和p型相变层30b，并且是显示出与一般PN结二极管相同的电流-电压特性的二极管。n型半导体层30a和p型相变层30b依序堆叠在相变二极管30中。相变二极管30的p型相变层30b连接位线BL。n型半导体层30a连接字线WL。n型半导体层30a可以为例如掺杂了n型杂质的硅层。此外，p型相变层30b可以是例如含有其本身显示出p型半导体特性的碲(Te)的化学层。含有碲的化学层可以是Ge-Sb-Te层、Te-Ge-Sn-Au层、Bi-Sb-Te层、Bi-Sb-Te-Se层、In-Sb-Te层或Sb-Se层。Ge-Sb-Te层可以为例如Ge2Sb2Te5层或GeSb2Te4层。Bi-Sb-Te-Se层可以为例如Sb2Te3-Bi2Se3层。此外，In-Sb-Te层可以是In3SbTe2层。此外，Sb-Se层可以是例如Sb2Se层。
图2A示例了根据本发明第一实施例的具有图1的等效电路的PRAM的结构。
参考图2A，在衬底40的预定部分上形成第一互连42。衬底40可以是一般半导体衬底或SOI衬底、或非导电衬底。第一互连42是导电互连，并且用作下部电极以及字线。在衬底40上形成具有露出第一互连42的通孔v1的第一绝缘间层44。通孔v1填充有导电插塞46。导电插塞46是下部电极接触插塞，并且优选由n型半导体形成。从而，导电插塞46对应于图1的n型半导体层30a。在第一绝缘间层44上依序堆叠相变层48和上部电极50，以覆盖导电插塞46。相变层48可以由具有与p型半导体相同特性的材料构成，并且可以为例如GST层。上部电极50可以是选自由Ti-N、Ti-Al-N、W-N、Ti-W、Ti-Te电极构成的组中的任一个，或可以由其至少两电极形成。用第二绝缘间层52包围相变层48和上部电极50。第二绝缘间层52可以由与设置在其下面的第一绝缘间层44相同的材料构成。上部电极接触插塞53设置在上部电极50上，并且用第三绝缘间层55包围上部电极接触插塞53。第三绝缘间层55可以由与第二绝缘间层52相同或不同的材料构成。在第三绝缘间层55上设置第二互连54以覆盖上部电极接触插塞53。可以与第一互连42方向交叉或平行地设置第二互连54。第二互连54可以是位线。
同时，可以改变第一和第二互连42和54的位置，如图2B中所示。第一互连42可以设置在第三绝缘间层55上，以覆盖上部电极接触插塞53。第二互连55可以设置在衬底40和导电插塞46之间。在图2B的情况下，第一和第二互连42和54可以相互交叉，或可以相互平行设置。
图3示例了根据本发明第二实施例的具有图1的等效电路的PRAM的结构。
参考图3，在衬底60上形成第一绝缘间层62。衬底60可以是例如n型半导体衬底。在第一绝缘间层62中形成第一和第二接触孔h11和h22以分别露出衬底60的不同部分。第一接触孔h11填充有第一导电插塞66，第二接触孔h22填充有第二导电插塞68。第一和第二导电插塞66和68可以由不同的材料构成。例如，第一导电插塞66可以由与衬底60的材料相同的半导体材料构成，例如由n型硅构成的插塞。此时，衬底60和第一导电插塞66的掺杂浓度可以是不同的。而且，第二导电插塞68可以是金属插塞。同样，第二导电插塞68可以是由与衬底60相同极性的半导体构成的插塞。在第一绝缘间层62上分别设置第一互连70和相变层74。在相变层74上形成上部电极76。上部电极76可以是选自由Ti-N、Ti-Al-N、W-N、Ti-W、Ti-Te电极构成的组中的任一个，或可以由其至少两电极形成。第一互连70接触第二导电插塞68。第一互连70用作字线，并且可以由与图2A的第一互连42相同的材料构成。相变层74具有p型半导体特性，并且可以是与图2A的相变层相同的材料。从而，相变层74和第一导电插塞66可以形成PN结二极管。相变层74接触第一导电插塞66。在第一绝缘间层62上形成第二绝缘间层72以覆盖第一互连70并仅仅露出上部电极76的上部表面。第二绝缘间层72可以由与第一绝缘间层62相同的材料构成。在第二绝缘间层72上设置第二互连78。设置第二互连78以沿与第一互连70交叉的方向延伸，优选垂直于第一互连70。第二互连78接触上部电极76的上部表面。第二互连78用作位线。
图4示例了根据本发明第三实施例的具有图1的等效电路的PRAM的结构。
参考图4，在衬底60上设置第一和第二叠层结构S1和S2。衬底60可以是n型半导体衬底或p型半导体衬底的n型掺杂区即n型阱。第一和第二叠层结构S1和S2相互间隔分开。第一叠层结构S1包括依序堆叠的下部电极接触层80、相变层82和上部电极84。第二叠层结构S2包括依序堆叠的第一导电插塞86和第一互连88。下部电极接触层80的材料和功能可以与图3的第一导电插塞66的材料和功能相同。然而，利用化学汽相淀积法形成图3的第一导电插塞66，而可以利用选择性外延生长法形成第一叠层结构S1的下部电极接触层80。例如利用CVD法形成第一叠层结构S1的相变层82和上部电极84，并且相变层82和上部电极84的材料和功能可以分别与图3的相变层74和上部电极76的相同。第一叠层结构S1的相变层82和下部电极接触层80具有与PN结二极管相同的特性。第二叠层结构S2的第一导电插塞86和第一互连88的材料和功能可以分别与图3的导电插塞68和第一互连70的材料和功能相同。第一互连88用作字线和下部电极。
然后，在衬底60上形成绝缘间层90以覆盖第二叠层结构S2而仅仅露出第一叠层结构S1的上部电极84的上部表面。绝缘间层90可以与图3的第一绝缘间层62相同。在绝缘间层90上设置第二互连98以接触第一叠层结构S1的上部电极84的上部表面。第二互连98用作位线，并且设置为沿与第一互连88交叉的方向延长。
同时，图5A和5B示例了PRAM的例子，其中将根据图4中的本发明第三实施例的PRAM的技术特性应用于根据图2A中的本发明第一实施例的PRAM。
参考图5A，在衬底40上设置用作字线和下部电极的第一互连42。在第一互连42上设置叠层结构S11。叠层结构S11包括依序堆叠的下部电极接触层91、相变层92和上部电极接触插塞94。下部电极接触层91可以是n型硅层。相变层92可以是显示出与p型半导体相同特性的相变材料层，例如GST层。上部电极接触插塞94可以例如是钛电极。绝缘间层96形成在衬底40上以覆盖第一互连42，并且围绕叠层结构S11的上部电极接触插塞94以露出上部电极接触插塞94的上部表面。在绝缘间层96上形成第二互连98，以接触上部电极接触插塞94的上部表面。第二互连98用作位线，并设置为与第一互连42交叉或平行于第一互连42。
此时，可以相互改变第一和第二互连42和98的位置，如图5B中所示。从而，第二互连98可以设置在衬底40和下部电极接触层98之间。第一互连42可以设置在绝缘间层96上，以覆盖上部电极接触插塞94。在该结构中，可以设置第一和第二互连42和98相互交叉或相互平行。
图6示例了根据本发明第四实施例的具有图1的等效电路的PRAM的结构。根据图6中的本发明第四实施例的PRAM的特性是改变了相变层和下部电极接触层的位置。
参考图6，在衬底100上形成第一互连102。第一互连102用作位线。利用镶嵌(damascene)工艺形成第一互连102。如图7中所示，除其上部表面以外，第一互连102可以埋入在衬底100中。可选择地，第一互连102可以凸出在衬底100的预定部分上，如图8中所示。在第一互连102的预定部分上设置第一导电层104。第一导电层104对应于根据本发明第一至第三实施例的PRAM的上部电极50、76、84和94。从而，例如，第一导电层104可以是钛层。第一导电层104可以在衬底100上延伸。
在第一导电层104上设置相变层106。相变层106具有与p型半导体相同的特性，例如可以是GST层。在相变层106的预定部分上设置导电插塞108。导电插塞108可以是掺杂了n型半导体材料例如n型杂质磷P的硅插塞。在衬底100上形成绝缘间层110，以便覆盖线状第一互连102、第一导电层104、相变层106和导电插塞108以露出导电插塞108的上部表面。在绝缘间层110上设置第二互连112以接触导电插塞108的上部表面。第二互连112用作字线和上部电极，并且被设置与第一互连102交叉。此外，第一导电层104、相变层106和导电插塞108可以具有相同的直径，如图9中所示。
本发明的发明人测量了叠层结构的电流-电压特性，以便检验在上述根据本发明实施例的PRAM中含有下部电极接触层和相变层的叠层结构是否显示出P-N结二极管特性。发明人做了四个样品用于测量。制造四个样品以具有相同的成分。叠层结构包括依序堆叠的银(Ag)层、n型硅层、GST层(90nm厚度)和钛层(40nm厚度)。然而，在每个样品中使叠层结构的尺寸(横向×纵向)不同。也就是，第一样品的叠层结构的尺寸是10μm×10μm，第二样品的叠层结构的尺寸是20μm×20μm，第三样品的叠层结构的尺寸是50μm×50μm，以及第四样品的叠层结构的尺寸是100μm×100μm。在制造每个样品的叠层结构的工艺中，在n型硅层上可能形成自然氧化物层(SiO2)，但由于自然氧化物层的厚度非常薄，所以自然氧化物层不会影响叠层结构的电流-电压特性。
图10示例了针对四个样品所测量的电流-电压特性曲线图。在图10中，第一至第四曲线(G1～G4)分别示出了在第一至第四样品中的电流-电压特性。在电流-电压特性测量中，在上部电极和下部电极之间施加电压，使得电流从上部电极(Ti层)流入下部电极(Ag层)。
参考图10，尽管在外加电压超过阈值电压时，根据在四个组中叠层结构的尺寸，四个样品中的电流强度不同，但证实第一至第四样品都显示出了PN结二极管特性。
图11示出了在从其中除去了作为相变层的GST层的第二样品中的叠层结构的电流-电压特性。对比图11和图10中的第二曲线(G2)，证实图11的曲线与PN结二极管特性的曲线不同。图11的结果说明，在第二样品的叠层结构中的GST层具有与p型半导体相同的特性。由于第一至第四样品的叠层结构在结构上都是相同的，尽管它们的尺寸彼此不同，但它们都显示出了相同的PN结二极管特性，所以证实可以从其中分别除去了GST层的第一、第三和第四样品中的叠层结构的电流-电压特性可以与图11中的曲线的相同。
现在，将说明根据上述本发明实施例的PRAM的操作方法。由于根据上述本发明实施例的PRAM的基本结构是相同的，所以将说明根据本发明任一个实施例例如图4的实施例的PRAM的操作方法，根据本发明其它实施例的PRAM的操作方法可通过图4的PRAM的操作方法得到说明。
参考图12，在用作位线的第二互连98和用作字线和下部电极的第一互连88之间连接电源PS。从电源PS中通过第一互连88、第一导电插塞86和衬底60施加负电压给由n型半导体材料构成的下部电极接触层80，以及通过第二互连98施加正电压给上部电极84。正向电流I1流过第一叠层结构S1。当在第一互连88和第二互连98之间所施加的电流的条件满足复位电流条件时，由于正向电流I1比复位电流Ireset高，所以相变层82的与下部电极接触层80接触的第一叠层结构S1的一部分从结晶状态相变到非晶状态。从而，如图13中所示，第一叠层结构S1的相变层82在与下部电极接触层80接触的全部界面处具有非晶区A1。由于如上所述在相变层82中形成了非晶区A1，所以第一叠层结构S1的电阻比在形成非晶区A1之前的第一叠层结构S1的电阻高。认为当第一叠层结构S1的电阻增加时，数据1被记录到本发明的PRAM。从而，当正向电流I1比复位电流Ireset高时，外加电压是写入电压。
此时，如图14中所示，当设定电流(set current)Iset沿正向方向流入到具有非晶区A1的第一叠层结构S1的相变层82时，相变层82中的非晶区A1变为结晶区。从而，由于整个相变层具有晶体结构，与在相变层82中存在非晶区A1时的电阻相比，第一叠层结构S1的电阻减少。这样，认为把相变层82中的非晶区A1变为结晶区以便减少第一叠层结构的过程是擦除在本发明的PRAM中记录的数据的过程。从而，在第一和第二互连88和98之间所施加的、使得设定电流Iset沿正向方向流入第一叠层结构S1的电压是擦除电压。
在本发明的PRAM中的读出操作利用了在第一叠层结构S1的相变层82中是否存在非晶区A1而第一叠层结构S1的电阻改变的特性。
更具体地，参考图15，在第一和第二互连88和98之间施加预定读出电压。此时，正向电流I2流到第一叠层结构S1，并且正向电流I2优选低于设定电流Iset。通过使正向电流I2流入第一叠层结构S1来测量第一叠层结构S1的电阻。然后，使测量电阻与参考电阻相比。参考电阻具有在当相变层82中存在非晶区时的第一叠层结构S1的电阻与当相变层82中不存在非晶区时的第一叠层结构S1的电阻之间的中间值。由此，当测量电阻低于参考电阻时，认为在相变层82中不存在非晶区而读出数据0。相反，当测量电阻高于参考电阻时，认为在相变层82中存在非晶区而读出数据1。
然后，将说明根据本发明实施例的PRAM的制造方法。
参考图16，在衬底60上形成第一绝缘间层62。衬底60是n型半导体衬底。此外，通过使p型半导体衬底掺杂n型杂质例如磷所形成的n阱可用于衬底60。利用光刻工艺和蚀刻工艺，在第一绝缘间层62中形成第一接触孔h11以露出衬底60。
参考图17，第一接触孔h11填充以第一导电插塞66。第一导电插塞66可以由n型半导体材料例如n-Si构成。在第一绝缘间层62上依序形成相变层74和上部电极76，以覆盖第一导电插塞66的露出部分。可以通过先后堆叠各自的形成材料层、并利用定义相变层74的形状的掩模以相反的顺序蚀刻各自的形成材料层、以及除去掩模，来形成相变层74和上部电极76。相变层74具有p型半导体材料特性，并且可以由例如，Ge2Sb2Te5层、GeSb2Te4层、Te-Ge-Sn-Au层、GeTe-Sb2Te3层、In3SbTe2层、GeTe-Sb2Te3-Sb层、Ge-Sb-Te-Pd层、Ge-Sb-Te-Co层、或Sb2Te3-Bi2Se3层形成。可以利用CVD工艺或其它方法来形成相变层74。上部电极76可以是金属电极例如钛电极。
参考图18，在第一绝缘间层62上形成第二绝缘间层72，以覆盖相变层74和上部电极76，并利用CMP工艺或其它抛光法平坦化第二绝缘间层72。进行平坦化工艺直到露出上部电极76。第二绝缘间层72可以由与第一绝缘间层62相同的材料构成。在平坦化工艺之后，在第二绝缘间层72上形成导电层(未示出)。利用光刻工艺和蚀刻工艺，按线形状构图导电层。结果，在第二绝缘间层72上形成了位线81。
然后，参考图19，形成第二接触孔h22以与第一绝缘间层62的第一接触孔h11间隔分开，以露出衬底60。第二接触孔h22填充以第二导电插塞68。第二导电插塞68可以由掺杂的硅或金属构成。在第一绝缘间层62上形成导电线71，以覆盖第二导电插塞68的露出部分。此时，沿与位线81交叉的方向形成导电线71。导电线71用作字线和下部电极。导电线71对应于图3的第一互连70，而位线81对应于第二互连78。
同时，由于在图19的截面图的后面或前面形成了第二接触孔h22、第二导电插塞68和导电线71，所以尽管图19的截面图中未示出，但为了方便它们用虚线示例出来。
可选择地，在用第一导电插塞66填充第一绝缘间层62的第一接触孔h11之后，在掩蔽了覆盖第一接触插塞66的部分的情况下，在第一绝缘间层62中形成第二通孔h22，并用第二导电插塞68填充第二接触孔h22。
此外，可以利用除上述方法以外的其它方法例如镶嵌工艺来形成相变层74和上部电极76。
如图20中所示，在第二绝缘间层72中形成定义用于要形成的相变层的部分的光致抗蚀剂层图案PR1。利用光致抗蚀剂层图案PR1作为蚀刻掩模，蚀刻第二绝缘间层72。进行蚀刻，直到露出第一导电插塞66。由于蚀刻的结果，在第二绝缘间层72中形成了通孔v11，以露出第一导电插塞66的上部表面，并且露出在第一导电插塞66周围的一部分第二绝缘间层72。
参考图21，用相变层74以预定的高度填充一部分通孔v11。在工艺期间，相变层74还可以形成在光致抗蚀剂层图案PR1上。然后，用上部电极76填充已填充有相变层74的通孔v11的其余部分。此时，上部电极76还形成在其在光致抗蚀剂层图案PR1上所形成的相变层74上。然后，除去光致抗蚀剂层图案PR1。在除去光致抗蚀剂层图案PR1的同时，还除去了在光致抗蚀剂层图案PR1上形成的相变层74和上部电极76。结果，如图22中所示，通过依序堆叠相变层74和上部电极76填充了通孔v11。后序的工艺与参考图18和19中所介绍的相同。
接着，将说明根据图4中的本发明实施例的PRAM的制造方法。
参考图23，在衬底60上形成第一绝缘间层90a。在第一绝缘间层90a中形成第一接触孔hh1，以露出衬底60。用第一导电插塞86填充第一接触孔hh1。第一导电插塞86可以由掺杂的硅层或导电层形成。在第一绝缘间层90a上形成第一互连88以覆盖第一导电插塞86。第一互连88可以用作字线和下部电极。
然后，参考图24，在第一绝缘间层90a上形成第二绝缘间层90b以覆盖第一互连88。在包括第一和第二绝缘间层90a和90b的绝缘间层90中形成第二接触孔hh2，以露出衬底60。
接着，参考图25，用下部电极接触层80以预定的高度填充第二接触孔hh2的一部分。此时，下部电极接触层80可以是n型硅层，该n型硅层利用选择性外延生长法仅生长在通过第二接触孔hh2露出的衬底60上。可以通过在利用选择性外延生长法生长硅层的工艺期间掺杂n型杂质例如磷(P)来形成n型硅层。在如上所述用下部电极接触层80填充了一部分第二接触孔hh2之后，通过先后堆叠相变层82和上部电极84来填充第二接触孔hh2的其余部分。可以利用CVD法形成相变层82和上部电极84。在填充了第二接触孔hh2以后，在绝缘间层90上形成第二互连98，如图26中所示。第二互连98用作位线，并且优选形成为与第一互连88交叉。
取代形成第一导电插塞86和第一互连88，通过在衬底60和下部电极接触层80之间形成第一互连88，并利用第一互连88作为字线和下部电极，制造根据图2A和5A的本发明实施例的PRAM。
此时，可以利用根据本发明其它实施例的相同工艺来形成根据图6和9的本发明实施例的PRAM，除了在字线下面形成位线以及在下部电极接触层下面形成相变层以外。
此外，在根据如上所述的本发明实施例的许多PRAM中，可以取代使用显示出p型半导体特性的相变材料例如GST，而使用显示出n型半导体特性的相变层例如In-S、Ti-In-S和Ge-Bi-Te用于相变层48、74、82、92和106。此时，上述本发明的PRAM的下部电极接触层46、66、80、90和108可以由掺杂了p型杂质的半导体材料例如p-Si构成。此外，此时，与上面相反地施加用于操作的外加电压。也就是说，施加负电压到相变层上，而施加正电压给下部电极接触层。
此外，在根据如上所述的本发明实施例的PRAM及其制造方法中，可以根据各个区不同地提供下部电极接触层的掺杂浓度。例如，可以提供杂质掺杂浓度为从下部电极接触层的底端到其顶端、或从其顶端到其底端连续地增加或减少。如上所述已具体地介绍了本发明，但必须明白本发明的实施例是示范性实施例而不限制本发明的范围。例如，本领域技术人可以利用上述材料以外的其它材料来形成相变层和下部电极接触层。此外，在保持本发明相同技术实质的同时可以通过减少元件的尺寸来降低操作电流。此外，在衬底和下部电极接触层之间、或在上部电极和位线之间可以进一步提供以材料层以减少接触电阻。因此，必须通过在权利要求中所限定的技术实质、而不是上述实施例来判定本发明的范围。
如上所述，由于在本发明的PRAM中的相变层具有p型半导体材料特性或n型半导体材料特性，所以包含相变层的叠层结构是电阻元件并且还具有二极管功能。因此，由于在使用本发明的PRAM时不需要用于控制电流流动的独立开关元件(例如，晶体管或二极管)，所以能简化PRAM的结构。因此，简化了PRAM的制造工艺，并能增加其集成密度。
虽然已参考其示范性实施例具体地显示和说明了本发明，但本领域技术人员应明白，在不脱离由下列权利要求所限定的本发明的精神实质和范围的情况下，其中在形式和细节上可以做出各种变化。

Claims (45)

1、一种相变RAM(PRAM)，包括：
衬底；
在所述衬底上形成的相变二极管层；以及
在所述相变二极管层上形成的上部电极。
2、如权利要求1的PRAM，其中所述相变二极管层包括：
依序堆叠的掺杂第一杂质的材料层、以及相变层，其中所述相变层显示出掺杂具有与所述第一杂质相反的导电类型的杂质的半导体材料的特性。
3、如权利要求2的PRAM，其中所述第一杂质是n型杂质，而所述相变层由显示出p型半导体材料的特性的相变材料构成。
4、如权利要求1的PRAM，进一步包括：
设置在所述相变二极管层和所述衬底之间的字线；以及
设置在所述上部电极上从而接触所述上部电极并与字线交叉的位线。
5、如权利要求1的PRAM，进一步包括：
设置在所述衬底上与所述相变二极管层间隔开的字线；以及
设置在所述上部电极上从而所述接触上部电极并与字线交叉的位线。
6、如权利要求2的PRAM，其中所述相变层的宽度大于掺杂第一杂质的所述材料层的宽度。
7、如权利要求1的PRAM，其中所述相变二极管层包括：
依序堆叠的相变层和掺杂第一杂质的材料层，其中所述相变层由显示出掺杂具有与所述第一杂质相反的导电类型的杂质的半导体材料的特性的相变材料构成。
8、如权利要求7的PRAM，其中所述第一杂质是n型杂质，而所述相变层由显示出p型半导体材料特性的相变材料构成。
9、如权利要求7的PRAM，进一步包括：
设置在所述相变二极管层和所述衬底之间的位线；以及
设置在所述上部电极上从而接触上部电极并与所述位线交叉的字线。
10、如权利要求7的PRAM，进一步包括：
设置在所述衬底上与所述相变二极管层间隔开的位线。
11、如权利要求7的PRAM，其中所述相变层的宽度大于掺杂第一杂质的所述材料层的宽度。
12、如权利要求1的PRAM，其中所述衬底是n型或p型半导体衬底。
13、如权利要求4的PRAM，其中所述衬底是非半导体衬底。
14、如权利要求2的PRAM，其中所述第一杂质是p型杂质，所述相变层由显示出n型半导体材料特性的相变材料构成。
15、如权利要求4的PRAM，其中所述相变层的宽度大于掺杂第一杂质的所述材料层的宽度。
16、如权利要求5的PRAM，其中所述相变层的宽度大于掺杂第一杂质的所述材料层的宽度。
17、如权利要求9的PRAM，其中所述相变层的宽度大于掺杂第一杂质的所述材料层的宽度。
18、如权利要求10的PRAM，其中所述相变层的宽度大于掺杂第一杂质的所述材料层的宽度。
19、如权利要求9的PRAM，其中所述衬底是非半导体衬底。
20、如权利要求7的PRAM，其中所述第一杂质是p型杂质，所述相变层由显示出n型半导体材料特性的相变材料构成。
21、一种操作PRAM的方法，该PRAM在衬底和互连之间具有相变二极管层，该方法包括：施加电流沿正向方向流过所述衬底和所述互连之间的所述相变二极管层。
22、如权利要求21的方法，其中所述施加电流包括施加写入电流。
23、如权利要求21的方法，其中所述施加电流包括施加读出电流。
24、如权利要求21的方法，其中所述施加电流包括施加擦除电流。
25、如权利要求23的方法，其中所述施加读出电流包括：
施加读出电流以测量所述相变二极管层的电阻；以及
使所测量的电阻与参考电阻比较。
26、如权利要求21的方法，其中所述相变二极管层包括依序堆叠的掺杂第一杂质的材料层、以及相变层，其中所述相变层由显示出掺杂具有与所述第一杂质相反的导电类型的杂质的半导体材料的特性的相变材料构成。
27、如权利要求21的方法，其中所述相变二极管层包括依序堆叠的相变层和掺杂第一杂质的材料层，其中所述相变层由显示出掺杂具有与所述第一杂质相反的导电类型的杂质的半导体材料的特性的相变材料构成。
28、如权利要求21的方法，其中在所述衬底和所述相变二极管层之间进一步设置其它互连，并在所述互连和所述其它互连之间施加电流。
29、如权利要求21的方法，其中在所述衬底的与所述相变二极管层间隔开的预定部分上进一步设置其它互连，并在所述互连和所述其它互连之间施加电流。
30、如权利要求26的方法，其中在所述衬底和所述相变二极管层之间进一步设置其它互连，并在所述互连和所述其它互连之间施加电流。
31、如权利要求27的方法，其中在所述衬底和所述相变二极管层之间进一步设置其它互连，并在所述互连和所述其它互连之间施加电流。
32、如权利要求26的方法，其中在所述衬底的与所述相变二极管层间隔开的预定部分上进一步设置其它互连，并在所述互连和所述其它互连之间施加电流。
33、如权利要求27的方法，其中在所述衬底的与相变二极管层间隔开的预定部分上进一步设置其它互连，并在所述互连和所述其它互连之间施加电流。
34、一种制造PRAM的方法，包括：
在掺杂第一杂质的衬底上形成第一互连；
在所述衬底上形成第一绝缘间层，从而覆盖所述第一互连；
在所述第一绝缘间层中形成接触孔，从而露出所述衬底的与所述第一互连间隔分开的预定部分；
用掺杂第一杂质的材料层填充所述接触孔；
在所述第一绝缘间层上依序堆叠相变层和上部电极从而覆盖所述掺杂材料层，所述相变层显示出与所述掺杂的材料层相反的半导体特性；以及
形成与所述上部电极连接并且与所述第一互连交叉的第二互连。
35、如权利要求34的方法，其中所述依序堆叠包括：
在所述第一绝缘间层上形成第二绝缘间层，从而覆盖所述掺杂的材料层；
在所述第二绝缘间层上形成定义其中形成所述相变层的部分的光致抗蚀剂层图案；
利用所述光致抗蚀剂层图案作为掩模，在所述第二绝缘间层中形成露出所述掺杂的材料层的通孔；
在所述通孔中依序堆叠所述相变层和所述上部电极；以及
除去所述光致抗蚀剂层图案。
36、如权利要求34的方法，其中所述第一杂质是n型杂质，所述相变层由显示出p型半导体材料特性的相变材料构成。
37、一种制造PRAM的方法，包括：
在掺杂第一杂质的衬底上形成第一互连；
在所述衬底上形成绝缘间层，从而覆盖第一互连；
在所述绝缘间层中形成接触孔，从而露出所述衬底的与所述第一互连间隔分开的预定部分；
在所述接触孔中依序堆叠掺杂所述第一杂质的材料层、显示出与所述掺杂的材料层相反的半导体特性的相变层、和上部电极；以及
在所述绝缘间层上形成第二互连，所述第二互连与所述上部电极连接并且与所述第一互连交叉。
38、如权利要求37的方法，其中所述第一杂质是n型杂质，所述相变层由显示出p型半导体材料特性的相变材料构成。
39、如权利要求37的方法，其中利用不同的方法来形成掺杂第一杂质的所述材料层、及所述相变层。
40、如权利要求37的方法，其中利用选择性外延生长法来形成掺杂所述第一杂质的所述材料层。
41、一种制造PRAM的方法，包括：
在衬底上形成第一互连；
在所述衬底上形成绝缘间层，从而覆盖所述第一互连；
在所述绝缘间层中形成接触孔，从而露出所述第一互连的部分；
在所述接触孔中形成导电层、相变层和掺杂第一杂质的材料层；以及
在所述绝缘间层上形成与所述掺杂的材料层连接并且与所述第一互连交叉的第二互连，其中所述相变层由显示出与所述掺杂的材料层的半导体特性相反的半导体特性的相变材料构成。
42、如权利要求41的方法，其中形成所述第一互连为掩埋在所述衬底中或凸出在所述衬底上。
43、一种制造PRAM的方法，包括：
在掺杂第一杂质的衬底上形成第一互连；
在所述衬底上形成绝缘间层，从而覆盖所述第一互连；
在所述绝缘间层中形成接触孔，从而露出所述衬底的与所述第一互连间隔分开的部分；
在所述接触孔中依序形成相变层和掺杂具有与第一杂质相反的导电类型的第二杂质的材料层；以及
在所述绝缘间层上形成与所述掺杂的材料层连接并且与所述第一互连交叉的第二互连，其中所述相变层由显示出与衬底的半导体特性相同的半导体特性的相变材料构成。
44、如权利要求43的方法，进一步包括：在所述衬底和所述相变层之间形成导电层。
45、如权利要求43的方法，进一步包括：在所述第一互连和所述衬底之间形成导电插塞。
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