KR20130070930A - 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법 - Google Patents

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Abstract

본 기술은 기판으로부터 돌출된 수직 채널막들; 상기 수직 채널막을 따라 교대로 적층된 층간 절연막들 및 도전막들; 상기 도전막들을 각각 감싸는 베리어 메탈 패턴들; 상기 수직 채널막과 상기 베리어 메탈 패턴들 사이에 개재된 전하 차단막; 및 상기 베리어 메탈 패턴들과 상기 전하 차단막 사이에 개재된 확산 방지막을 포함하는 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법을 제공한다.

Description

3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법{Three dimension non-volatile memory device, memory system comprising the same and method of manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법에 관한 것이다.
메모리 소자에 대한 기술은 집적도를 높일 수 있는 방향으로 개발되고 있다. 일반적으로 메모리 소자의 집적도를 높이기 위해 2차원적으로 배열된 메모리 셀 크기를 줄이는 방안들을 개발해왔다. 2차원 메모리 소자의 메모리 셀 사이즈 감소에 따라, 간섭(interference) 및 디스터브(disturb)가 증가하여 MLC(multi level cell) 동작이 어렵다. 이러한 2차원 메모리 소자의 한계를 극복하기 위해 기판 상부에 메모리 셀들을 3차원으로 배열하여 집적도를 향상시키는 3차원 구조의 메모리 소자가 제안된 바 있다. 3차원 구조의 메모리 소자는 기판의 면적을 효율적으로 활용할 수 있으므로 2차원적으로 메모리 셀 들을 배열하는 경우에 비해 집적도를 향상시킬 수 있다.
3차원 메모리 소자의 메모리 셀들은 교대로 적층된 다층의 도전막들 및 다층의 층간 절연막들, 다층의 도전막들 및 다층의 층간 절연막들을 관통하는 수직 채널막을 포함한다. 이와 같은 3차원 메모리 소자의 신뢰성을 향상시키기 위해 최근 다양한 기술들이 제안되고 있다.
본 발명의 실시 예는 교대로 적층된 층간 절연막들 및 도전막들을 관통하는 수직 채널막을 포함하는 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 3차원 불휘발성 메모리 소자는 기판으로부터 돌출된 수직 채널막들; 상기 수직 채널막을 따라 교대로 적층된 층간 절연막들 및 도전막들; 상기 도전막들을 각각 감싸는 베리어 메탈 패턴들; 상기 수직 채널막과 상기 베리어 메탈 패턴들 사이에 개재된 전하 차단막; 및 상기 베리어 메탈 패턴들과 상기 전하 차단막 사이에 개재된 확산 방지막을 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은 기판으로부터 돌출된 수직 채널막들, 상기 수직 채널막을 따라 교대로 적층된 층간 절연막들 및 도전막들, 상기 도전막들을 각각 감싸는 베리어 메탈 패턴들,상기 수직 채널막과 상기 베리어 메탈 패턴들 사이에 개재된 전하 차단막, 및 상기 베리어 메탈 패턴들과 상기 전하 차단막 사이에 개재된 확산 방지막을 포함하는 3차원 불휘발성 메모리 소자; 및 상기 3차원 불휘발성 메모리 소자를 제어하기 위한 메모리 컨트롤러를 포함한다.
본 발명의 실시 예에 따른 3차원 불휘발성 메모리 소자의 제조방법은 기판 상에 다층의 제1 및 제2 물질막들을 교대로 적층하는 단계; 상기 다층의 제1 및 제2 물질막들을 관통하는 수직 채널막을 형성하는 단계; 상기 다층의 제1 및 제2 물질막들을 식각하여 상기 수직 채널막들 사이에 슬릿을 형성하는 단계; 상기 슬릿을 통해 노출된 상기 제2 물질막들을 제거하여 트렌치들을 형성하는 단계; 상기 트렌치들이 형성된 전체 구조 표면을 따라 전하 차단막, 확산 방지막, 및 베리어 메탈막을 순차로 형성하는 단계; 상기 트렌치 내부를 채우는 도전막을 상기 베리어 메탈막 상에 형성하는 단계; 및 상기 트렌치 내부에 형성된 상기 도전막, 상기 베리어 메탈막, 및 상기 확산 방지막이 각각 분리되도록, 상기 슬릿 내부의 상기 도전막, 상기 베리어 메탈막, 및 상기 확산 방지막을 식각하는 단계를 포함한다.
본 기술은 전하 차단막과 베리어 메탈막 사이에 확산 방지막을 형성하여 베리어 메탈막으로부터의 불순물이 확산 방지막 하부의 전하 차단막으로 확산되는 현상을 줄일 수 있다.
도 1a 내지 도 1c는 본 발명의 실시 예들에 따른 3차원 불휘발성 메모리 소자의 일부를 나타낸 사시도들이다.
도 2a 및 도 2b는 확산 방지막 형성 유무에 따른 확산 제어 정도를 나타낸 그래프이다.
도 3a 내지 도 3g는 본 발명의 일 실시 예에 따른 3차원 불휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 4a 내지 도 4d는 본 발명의 다른 일 실시 예에 따른 3차원 불휘발성 메모리 소자 및 그 제조 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1c는 본 발명의 실시 예들에 따른 3차원 불휘발성 메모리 소자의 일부를 나타낸 사시도들이다.
도 1a 내지 도 1c를 참조하면, 본 발명의 실시 예들에 따른 3차원 불휘발성 메모리 소자는 도면에 도시되지 않은 기판 상부로 돌출되며 다수행 및 다수열을 포함하는 매트릭스를 구성하는 수직 채널막들(CH)을 포함한다. 수직 채널막(CH) 각각은 중심부가 절연막(119)으로 채워진 관(tube) 형태로 형성되거나, 표면과 중심부가 반도체 물질막으로 형성된 기둥 형태로 형성될 수 있다.
수직 채널막(CH)은 교대로 적층된 다층의 층간 절연막(111A~111D) 및 다층의 도전막들(131A~131C)에 의해 둘러싸인다. 다층의 층간 절연막(111A~111D) 및 다층의 도전막들(131A~131C)은 인접한 수직 채널막(CH)의 열 사이에 형성되며, 다층의 층간 절연막(111A~111D)을 관통하여 열 방향을 따라 확장된 절연막(141)에 의해 분리된다.
도전막들(131A~131C)은 서로 인접한 층의 층간 절연막들(111A~111D) 사이에 트렌치(T) 내에 형성되며, 트렌치(T) 별로 분리된다. 트렌치(T)는 워드 라인(WL)이 형성될 영역을 정의하는 공간일 수 있다.
도전막들(131A~131C) 각각은 베리어 메탈 패턴(127a)으로 둘러싸인다. 베리어 메탈 패턴(127a)은 트렌치(T) 내에 형성되며, 트렌치(T)별로 분리된다.
수직 채널막(CH)과 베리어 메탈 패턴들(127a) 사이에는 전하 차단막(123)이 개재되며, 베리어 메탈 패턴들(127a)과 전하 차단막(123) 사이에는 확산 방지막(125)이 개재된다. 또한, 전하 차단막(123)과 수직 채널막(CH) 사이에는 전하 저장막(117)이 개재되며, 전하 저장막(117)과 수직 채널막(CH) 사이에는 터널 절연막(118)이 개재된다.
전하 저장막(117) 및 터널 절연막(118)은 수직 채널막(CH) 외벽을 감싸도록 형성될 수 있다.
전하 차단막(123)은 도 1a에 도시된 바와 같이 트렌치(T) 표면을 따라 형성되어 베리어 메탈 패턴(127a)을 감싸도록 형성되거나, 도 1b 및 도 1c에 도시된 바와 같이 수직 채널막(CH) 외벽을 감싸도록 형성될 수 있다.
확산 방지막(125)은 도 1a 및 도 1b에 도시된 바와 같이 트렌치(T) 표면을 따라 형성되어 베리어 메탈 패턴(127a)을 감싸도록 형성될 수 있다. 또는 확산 방지막(125)이 절연막인 경우, 도 1c에 도시된 바와 같이 수직 채널막(CH)의 외벽을 감싸도록 형성될 수 있다.
상기에서 트렌치(T) 내부의 도전막들(131A~131C) 각각과 이를 감싸는 베리어 메탈 패턴(127a)은 워드 라인(WL)으로 이용될 수 있다. 워드 라인(WL)과 수직 채널막(CH)의 교차부에 메모리 셀 트랜지스터가 정의된다. 상술한 구조에 따라 본 발명의 일 실시 예에 따른 메모리 셀 트랜지스터는 수직 채널막(CH)을 따라 적층되어 3차원적으로 배열된다.
도전막(131A~131D)은 폴리 실리콘막 또는 폴리 실리콘막에 비해 저항이 낮으며, 일함수가 큰 물질막으로 형성될 수 있다. 예를 들어, 도전막(131A~131D)은 텅스텐(W)으로 형성될 수 있다. 도전막(131A~131D)을 일 함수가 큰 물질막으로 형성한 경우, 전하 차단막(123)을 통해 전하 저장막 쪽으로 전하가 백터널링하는 현상을 줄일 수 있다. 백터널링 현상이 줄어들면, 메모리 셀의 리텐션 특성이 증가된다.
베리어 메탈 패턴(127a)은 높은 일 함수의 도전막(131A~131D)과 전하 차단막(123) 사이의 반응을 저지하는 물질로 형성될 수 있다. 또한 베리어 메탈 패턴(127a)은 백터널링 현상을 줄이기 위해, 일 함수가 높은 물질막으로 형성될 수 있다. 일 함수가 높은 베리어 메탈 패턴(127a) 내에는 알루미늄(Al)과 같은 3족 원소 또는 5족 원소가 포함될 수 있다. 보다 구체적으로 베리어 메탈막(127)은 TiAlN, TaN, 또는 P형 불순물이 도핑된 도프트 폴리 실리콘막으로 형성될 수 있다. 베리어 메탈 패턴(127a) 내에서 3족 또는 5족 원소의 조성을 증가시키는 경우, 베리어 메탈 패턴(127a)의 일 함수를 높일 수 있다. 예를 들어, TiAlN의 베리어 메탈 패턴(127a) 내 Al 조성을 증가시킴으로써 베리어 메탈 패턴(127a)의 일 함수를 높일 수 있다.
확산 방지막(125)은 베리어 메탈 패턴(127a)으로부터의 불순물이 열에 의해 전하 차단막(123)으로 확산되는 현상을 줄이거나, 제거하기 위해 형성되는 것으로서 3족 또는 5족 원소를 포함한다. 특히 베리어 메탈 패턴(127a)으로부터의 불순물 확산을 방지하기 위해, 베리어 메탈 패턴(127a) 내에 3족 원소가 포함된 경우 확산 방지막(125)은 5족 원소를 포함하고, 베리어 메탈 패턴(127a) 내에 5족 원소가 포함된 경우 확산 방지막(125)은 3족 원소를 포함한다. 이와 같이 본 발명의 실시 예에서는 베리어 메탈 패턴(127a)과 확산 방지막(125)에 서로 상반된 타입의 불순물을 포함시킴으로써, 베리어 메탈 패턴(127a)으로부터의 제1 불순물(예를 들어, 3족 원소)이 확산 방지막(125) 내에 포함되며 제1 불순물과 상반된 타입의 제2 불순물(예를 들어, 5족 원소)에 의해 상쇄될 수 있다. 이에 따라, 베리어 메탈 패턴(127a)으로부터의 제1 불순물이 전하 차단막(123)으로 확산되는 현상을 줄이거나, 제거할 수 있다.
도 2a 및 도 2b는 확산 방지막 형성 유무에 따른 확산 제어 정도를 나타낸 그래프이다.
도 2a를 참조하면, 확산 방지막이 형성되지 않은 경우, 도전막(131) 또는 베리어 메탈 패턴(127a)으로부터의 불순물이 전하 차단막(123)으로 확산되어 전하 차단막(123)의 특성이 저하될 수 있다. 예를 들어, TiAlN의 베리어 메탈 패턴(127a) 내 Al이 전하 차단막(123)으로 확산된 경우, 전하 차단막(123)은 TiN으로 변경될 수 있으며 전하 차단막(123) 내에는 Al이 분포할 수 있다.
도 2b를 참조하면, 확산 방지막(125)이 형성된 경우, 도전막(131) 또는 베리어 메탈 패턴(127a)으로부터의 불순물은 확산 방지막(125) 하부의 전하 차단막(123)으로 거의 확산되지 않는다.
도 3a 내지 도 3g는 본 발명의 일 실시 예에 따른 3차원 불휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 특히 도 3a 내지 도 3g는 도 1a에 도시된 3차원 불휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 도면에 도시되지 않은 하부 구조를 포함한 기판 상에 다층의 제1 물질막들(111A~111D) 및 다층의 제2 물질막들(113A~113C)을 교대로 적층한다. 하부 구조를 포함한 기판에 대한 설명은 도 4a 내지 도 4d에서 후술하기로 한다.
제1 물질막(111A~111D)은 후속에서 형성될 도전막들 사이를 절연시키고 분리시키기 위한 층간 절연막용 물질막으로서, 산화막으로 형성될 수 있다. 제2 물질막(113A~113C)은 워드 라인이 형성될 층에 형성되는 것으로서, 제1 물질막(111A~111D)과 식각 선택비가 다른 물질로 형성될 수 있으며, 적층시키고자 하는 메모리 셀의 개수에 따라 그 적층 수가 결정된다.
도 3b를 참조하면, 다층의 제1 및 제2 물질막들(111A~111D, 113A~113C)을 식각하여 다층의 제1 및 제2 물질막들(111A~111D, 113A~113C)을 관통하는 다수의 채널홀들(115)을 형성한다.
도 3c를 참조하면, 이 후, 채널홀(115) 표면 상에 전하 저장막(117) 및 터널 절연막(118)을 순차로 형성한다. 전하 저장막(117)은 전하 트랩이 가능한 질화막으로 형성될 수 있으며, 터널 절연막(118)은 실리콘 산화막으로 형성할 수 있다.
이어서, 터널 절연막(118) 상부에 반도체막으로 수직 채널막(CH)을 형성한다. 수직 채널막(CH)은 터널 절연막(118)의 표면을 따라 관 형태로 형성되거나, 터널 절연막(118)이 형성된 채널홀(115) 내부를 채우며 형성된다. 수직 채널막(CH)이 관 형태로 형성된 경우, 수직 채널막(CH)의 중심부를 절연막(119)으로 채울 수 있다.
도 3d를 참조하면, 다층의 제1 및 제2 물질막들(111A~111D, 113A~113C)을 식각하여 슬릿(121)을 형성한다. 슬릿(121)은 서로 인접한 수직 채널막(CH)의 열들 사이에 형성되어 열 방향을 따라 형성된다. 이로써, 다층의 제1 및 제2 물질막들(111A~111D, 113A~113C)의 측벽이 슬릿(121)을 통해 노출되며, 다층의 제1 및 제2 물질막들(111A~111D, 113A~113C)이 슬릿(121)을 통해 분리된다.
도 3e를 참조하면, 슬릿(121)을 통해 노출된 제2 물질막들(113A~113C)을 식각공정으로 제거한다. 이로써, 서로 인접한 층의 제1 물질막들(111A~111D) 사이에 트렌치(T)가 형성된다.
제1 물질막(111A~111D) 및 제2 물질막(113A~113C)은 식각 선택비가 다른 물질로 형성되었으므로, 식각제에 따라 제2 물질막(113A~113C)만을 선택적으로 식각할 수 있다.
도 3f를 참조하면, 트렌치(T)가 형성된 전체 구조의 표면을 따라 전하 차단막(123)을 형성한다. 전하 차단막(123)은 도 2에서 상술한 물질로 형성될 수 있다. 이 후, 전하 차단막(123) 상부에 확산 방지막(125)을 형성한다. 확산 방지막(125)은 도 2에서 상술한 3족 또는 5족 원소를 포함하는 소스 가스를 이용한 플라즈마 처리를 통해 형성될 수 있다. 이어서, 확산 방지막(125) 상에 베리어 메탈막(127)을 형성한다. 베리어 메탈막(127)은 도 2에서 상술한 베리어 메탈 패턴용 물질로 형성될 수 있다. 계속해서, 베리어 메탈막(127) 상에 트렌치(T) 내부를 완전히 매립하는 도전막(131)을 형성한다. 도전막(131)은 도 2에서 상술한 물질로 형성될 수 있다.
도 3g를 참조하면, 트렌치(T) 내부에 형성된 도전막(131), 확산 방지막(125), 및 베리어 메탈막(127)이 각각 분리되도록, 슬릿(121) 내부의 도전막(131), 확산 방지막(125), 및 베리어 메탈 패턴(127)을 식각한다. 이로써, 도전막(131), 베리어 메탈 패턴(127a), 및 확산 방지막(125)이 워드 라인(WL)별로 분리된다. 이 후, 슬릿(121) 내부를 절연막(141)으로 채운다.
도면에 도시하진 않았으나, 도 1b에 도시된 3차원 불휘발성 메모리 소자를 형성하기 위해 도 3a 및 도 3b에서 상술한 공정과 동일한 공정을 진행한 후, 도 3c에서 상술한 바와는 다르게 채널홀(115) 표면 상에 전하 차단막(123)을 먼저 형성한 후, 전하 저장막(117), 터널 절연막(118), 및 수직 채널막(CH)을 순차로 형성한다. 이 후, 도 3d 및 도 3e에서 상술한 공정과 동일한 공정을 진행한 후, 도 3f에서 상술한 전하 차단막(123) 형성 공정을 삭제하고 그 후속 공정을 도 3f 내지 도 3g에서 상술한 바와 동일하게 실시한다.
도면에 도시하진 않았으나, 도 1c에 도시된 3차원 불휘발성 메모리 소자를 형성하기 위해 도 3a 및 도 3b에서 상술한 공정과 동일한 공정을 진행한 후, 도 3c에서 상술한 바와는 다르게 채널홀(115) 표면 상에 절연막인 확산 방지막(125)을 먼저 형성한 후, 전하 차단막(123), 전하 저장막(117), 터널 절연막(118), 및 수직 채널막(CH)을 순차로 형성한다. 이 후, 도 3d 및 도 3e에서 상술한 공정과 동일한 공정을 진행한 후, 도 3f에서 상술한 전하 차단막(123) 및 확산 방지막(125) 형성 공정을 삭제하고 그 후속 공정을 도 3f 내지 도 3g에서 상술한 바와 동일하게 실시한다.
도 4a 내지 도 4d는 본 발명의 다른 일 실시 예에 따른 3차원 불휘발성 메모리 소자 및 그 제조 방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 기판(201) 상에 층간 절연막(203)을 형성한 후 층간 절연막(203) 상에 제1 파이프 게이트막(205)을 형성한다. 이 후, 제1 파이프 게이트막(205) 내에 트렌치들을 형성하고, 트렌치들 각각의 내부를 희생막(207)으로 채운다. 이어서, 희생막(207)으로 매립된 트렌치들을 포함하는 제1 파이프 게이트막(205) 상부에 제2 파이프 게이트막(209)을 더 형성할 수 있다. 제2 파이프 게이트막(209)의 파이프 채널막 내 가해지는 전계를 강화하기 위해 형성된 것일 수 있다. 제1 및 제2 파이프 게이트막(205, 209)을 포함하는 파이프 게이트막(PG)은 도 2에서 상술한 도전막과 동일한 물질로 형성될 수 있다.
이 후, 희생막(207)이 채워진 파이프 게이트막(PG)을 포함하는 하부 구조 상에 도 3a에서 상술한 바와 동일하게 다층의 제1 물질막들(211A~211D) 및 다층의 제2 물질막들(213A~213C)을 교대로 적층한다. 이어서, 도 3b에서 상술한 바와 동일하게 다층의 제1 및 제2 물질막들(211A~211D, 213A~213C)을 식각하여 다수의 채널홀들(215)을 형성한다. 희생막(207) 양단은 한 쌍의 채널홀(215)에 의해 노출된다.
도 4b를 참조하면, 채널홀(215)을 통해 노출된 희생막(207)을 제거한다. 이로써, 희생막(207)이 제거된 영역을 통해 파이프 게이트막(PG)이 노출된다. 이어서, 채널홀(215) 및 희생막(207)이 제거된 영역의 표면을 따라 도 3c에서 상술한 바와 동일한 전하 저장막(217) 및 터널 절연막(218)을 형성한다. 이 후, 도 3c에서 상술한 바와 동일한 채널막(CH)과 절연막(219)을 형성한다. 이어서, 절연막(219)의 일부를 제거하여, 절연막(219)이 제거된 영역을 도프트 폴리 실리콘막으로 채워 정션 영역(Jn)을 형성할 수 있다.
채널막(CH)은 희생막(207)이 제거된 트렌치들 내부에 각각 형성된 파이프 채널막(CH_P), 파이프 채널막들(CH_P) 각각의 양단에 연결되어 돌출된 한 쌍의 제1 및 제2 수직 채널막(CH1, CH2)을 포함한다. 제1 및 제2 수직 채널막(CH1)은 2열씩 교대로 배열된다.
도 4c를 참조하면, 도 3d에서 상술한 바와 동일한 공정으로 슬릿(221)을 형성한다. 슬릿(221)은 제1 수직 채널막(CH1)의 열들 사이 또는 제2 수직 채널막(CH2)의 열들 사이마다 형성되거나, 제1 및 제2 수직 채널막(CH1, CH2) 사이에 형성될 수 있다.
이어서, 도 3e에서 상술한 바와 동일한 공정으로 슬릿(221)을 통해 노출된 제2 물질막(213A~213C)을 제거하여 제1 물질막들(211A~211D)의 층간에 트렌치(T)를 형성한다.
이 후, 도 3f에서 상술한 바와 동일한 공정으로 전하 차단막(223), 확산 방지막(225), 및 베리어 메탈막(227)을 순차로 형성한다.
도 4d를 참조하면, 도 3e에서 상술한 바와 동일한 공정으로 트렌치(T) 내부를 도전막으로 채운다. 이 후, 도 3g에서 상술한 바와 동일한 공정으로 트렌치(T) 내부에 워드 라인(WL)별 또는 셀렉트 라인(DSL, SSL)별로 분리된 도전막, 베리어 메탈 패턴(227a), 및 확산 방지막(225)을 형성한다. 이어서, 슬릿(221) 내부를 절연막(241)으로 채운다.
다층의 제2 물질막들(213A~213C) 중 최상층의 제2 물질막(213C)이 제거되어 형성된 트렌치(T) 내부에는 드레인 셀렉트 라인(DSL) 또는 소스 셀렉트 라인(SSL)이 되고, 나머지 트렌치(T) 내부에는 워드 라인(WL)이 형성될 수 있다.
상술한 바와는 다르게 다층의 제2 물질막들(213A~213C)을 제거하여 형성한 모든 트렌치(T) 내부에는 워드 라인(WL)들이 형성될 수 있다. 이 경우, 이전 공정에서 정션 영역(Jn)을 형성하지 않는다. 또한, 정션 영역(Jn), 드레인 셀렉트 라인(DSL), 및 소스 셀렉트 라인(SSL)은 절연막(241) 형성 후, 별도의 공정을 통해 형성할 수 있다.
드레인 셀렉트 라인(DSL)은 제1 수직 채널막(CH1)을 감싸도록 형성된 것이며, 소스 셀렉트 라인(SSL)은 제2 수직 채널막(CH2)을 감싸도록 형성된 것이다. 경우에 따라, 드레인 셀렉트 라인(DSL)은 1열 또는 2열의 제1 수직 채널막(CH1)을 감싸도록 형성될 수 있으며, 소스 셀렉트 라인(SSL)은 1열 또는 2열의 제2 수직 채널막(CH2)을 감싸도록 형성될 수 있다.
이어서, 제2 수직 채널막(CH2)에 접속된 정션 영역(Jn) 상부에 소스 라인(SL)을 형성하고, 제1 수직 채널막(CH1)에 접속된 정션 영역(Jn) 상부에 비트 라인 콘택 플러그(BLC)를 형성한다. 이 후, 비트 라인 콘택 플러그(BLC) 상부에 비트 라인(BL)을 형성한다.
상술한 바와 같은 공정을 통해 도 2에서 상술한 바와 같이 워드 라인(WL)과 수직 채널막(CH1, CH2)의 교차부에 메모리 셀 트랜지스터가 정의된다. 그리고, 드레인 셀렉트 라인(DSL)과 제1 수직 채널막(CH1)의 교차부에 드레인 셀렉트 트랜지스터가 정의되며, 소스 셀렉트 라인(SSL)과 제2 수직 채널막(CH2)의 교차부에 소스 셀렉트 트랜지스터가 정의된다. 이에 더해 파이프 게이트막(PG)과 파이프 채널막(CH_P) 교차부에 파이프 트랜지스터가 정의된다.
도 5는 본 발명에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 5를 참조하면, 본 발명에 따른 메모리 시스템(500)은 메모리 소자(520)와 메모리 컨트롤러(510)를 포함한다.
메모리 소자(520)는 도 2 및 도 4d에서 상술한 3차원 불휘발성 메모리 소자 중 적어도 어느 하나를 포함한다. 즉, 메모리 소자(520)는 기판으로부터 돌출된 수직 채널막들, 수직 채널막을 따라 교대로 적층된 층간 절연막들 및 도전막들, 도전막들을 각각 감싸는 베리어 메탈 패턴들, 수직 채널막과 베리어 메탈 패턴들 사이에 개재된 전하 차단막, 및 베리어 메탈 패턴들과 전하 차단막 사이에 개재된 확산 방지막을 포함한다.
메모리 컨트롤러(510)는 호스트(Host)와 메모리 소자(520) 간의 데이터 교환을 제어한다. 이러한 메모리 컨트롤러(510)는 메모리 시스템(500)의 전반적인 동작을 제어하는 프로세싱 유닛(512)을 포함할 수 있다. 또한, 메모리 컨트롤러(510)는 프로세싱 유닛(512)의 동작 메모리로써 사용되는 에스램(SRAM)(511)을 포함할 수 있다. 이에 더하여, 메모리 컨트롤러(510)는 호스트 인터페이스(513), 메모리 인터페이스(515)를 더 포함할 수 있다. 호스트 인터페이스(513)는 메모리 시스템(500)과 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 인터페이스(515)는 메모리 컨트롤러(510)와 메모리 소자(520)를 접속시킬 수 있다. 더 나아가서, 메모리 컨트롤러(510)는 에러 정정 블록(ECC)(514)를 더 포함할 수 있다. 에러 정정 블록(514)은 메모리 소자(520)으로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 시스템(500)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 메모리 시스템(500)은 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 메모리 시스템(500)는 컴퓨터시스템의 하드디스크를 대체할 수있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
CH, CH1, CH2: 수직 채널막 WL: 워드 라인
111A~111D, 211A~211D, 203: 층간 절연막 201: 기판
123, 223: 전하 차단막 125, 225: 확산 방지막
127, 227: 베리어 메탈막 131, 131A~131C: 도전막
121, 221: 슬릿 119, 141, 219, 241: 절연막
113A~113C, 213A~213C, 219: 희생막 PG: 파이프 게이트막

Claims (17)

  1. 기판으로부터 돌출된 수직 채널막들;
    상기 수직 채널막을 따라 교대로 적층된 층간 절연막들 및 도전막들;
    상기 도전막들을 각각 감싸는 베리어 메탈 패턴들;
    상기 수직 채널막과 상기 베리어 메탈 패턴들 사이에 개재된 전하 차단막; 및
    상기 베리어 메탈 패턴들과 상기 전하 차단막 사이에 개재된 확산 방지막을 포함하는 3차원 불휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 베리어 메탈 패턴 내에는 3족 원소가 포함되며, 상기 확산 방지막 내에는 5족 원소가 포함된 불휘발성 메모리 소자.
  3. 제 1 항에 있어서,
    상기 베리어 메탈 패턴 내에는 5족 원소가 포함되며, 상기 확산 방지막 내에는 3족 원소가 포함된 불휘발성 메모리 소자.
  4. 제 1 항에 있어서,
    상기 베리어 메탈 패턴은 도프트 폴리 실리콘, TiAlN, 또는 TaN을 포함하는 3차원 불휘발성 메모리 소자.
  5. 제 1 항에 있어서,
    상기 도전막은 폴리 실리콘막에 비해 저항이 낮은 물질을 포함하는 3차원 불휘발성 메모리 소자.
  6. 제 1 항에 있어서,
    상기 층간 절연막들과 상기 기판 사이에 형성된 파이프 게이트; 및
    상기 파이프 게이트 내에 매립되며 한 쌍의 상기 수직 채널막을 연결하는 파이프 채널막을 포함하는 3차원 불휘발성 메모리 소자.
  7. 기판으로부터 돌출된 수직 채널막들, 상기 수직 채널막을 따라 교대로 적층된 층간 절연막들 및 도전막들, 상기 도전막들을 각각 감싸는 베리어 메탈 패턴들,상기 수직 채널막과 상기 베리어 메탈 패턴들 사이에 개재된 전하 차단막, 및 상기 베리어 메탈 패턴들과 상기 전하 차단막 사이에 개재된 확산 방지막을 포함하는 3차원 불휘발성 메모리 소자; 및
    상기 3차원 불휘발성 메모리 소자를 제어하기 위한 메모리 컨트롤러를 포함하는 메모리 시스템.
  8. 기판 상에 다층의 제1 및 제2 물질막들을 교대로 적층하는 단계;
    상기 다층의 제1 및 제2 물질막들을 관통하는 수직 채널막을 형성하는 단계;
    상기 다층의 제1 및 제2 물질막들을 식각하여 상기 수직 채널막들 사이에 슬릿을 형성하는 단계;
    상기 슬릿을 통해 노출된 상기 제2 물질막들을 제거하여 트렌치들을 형성하는 단계;
    상기 트렌치들이 형성된 전체 구조 표면을 따라 전하 차단막, 확산 방지막, 및 베리어 메탈막을 순차로 형성하는 단계;
    상기 트렌치 내부를 채우는 도전막을 상기 베리어 메탈막 상에 형성하는 단계; 및
    상기 트렌치 내부에 형성된 상기 도전막, 상기 베리어 메탈막, 및 상기 확산 방지막이 각각 분리되도록, 상기 슬릿 내부의 상기 도전막, 상기 베리어 메탈막, 및 상기 확산 방지막을 식각하는 단계를 포함하는 3차원 불휘발성 메모리 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 제1 물질막은 층간 절연막이고,
    상기 제2 물질막은 상기 제1 물질막과 식각 선택비가 다른 희생막인 3차원 불휘발성 메모리 소자의 제조방법.
  10. 제 8 항에 있어서,
    상기 베리어 메탈막 내에는 3족 원소가 포함되며, 상기 확산 방지막 내에는 5족 원소가 포함된 불휘발성 메모리 소자.
  11. 제 8 항에 있어서,
    상기 베리어 메탈 패턴막에는 5족 원소가 포함되며, 상기 확산 방지막 내에는 3족 원소가 포함된 불휘발성 메모리 소자.
  12. 제 8 항에 있어서,
    상기 확산 방지막은 3족 또는 5족 원소를 포함한 소스 가스를 이용한 플라즈마 처리를 수행하여 형성하는 3차원 불휘발성 메모리 소자의 제조방법.
  13. 제 8 항에 있어서,
    상기 베리어 메탈막은 도프트 폴리 실리콘, TiAlN, 또는 TaN을 포함하는 3차원 불휘발성 메모리 소자의 제조방법.
  14. 제 8 항에 있어서,
    상기 도전막은 폴리 실리콘막에 비해 저항이 낮은 물질을 포함하는 3차원 불휘발성 메모리 소자의 제조방법.
  15. 제 8 항에 있어서,
    상기 수직 채널막을 형성하는 단계는
    상기 제1 및 제2 물질막을 식각하여 채널홀을 형성하는 단계;
    상기 채널홀 표면을 따라 전하 저장막 및 터널 절연막을 순차로 형성하는 단계; 및
    상기 터널 절연막 상에 반도체막을 형성하는 단계를 포함하는 3차원 불휘발성 메모리 소자의 제조방법.
  16. 제 8 항에 있어서,
    상기 다층의 제1 및 제2 물질막들을 교대로 적층하는 단계 이전,
    상기 기판 상에 희생막으로 매립된 트렌치들을 포함하는 파이프 게이트를 형성하는 단계를 더 포함하는 불휘발성 메모리 소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 수직 채널막을 형성하는 단계는
    상기 제1 및 제2 물질막을 식각하여 상기 희생막으로 매립된 트렌치들 각각의 상부에 한 쌍의 채널홀을 형성하는 단계;
    상기 희생막을 제거하는 단계;
    상기 희생막이 제거된 영역의 표면 및 상기 채널홀 표면을 따라 전하 저장막 및 터널 절연막을 순차로 형성하는 단계; 및
    상기 터널 절연막 상에 반도체막을 형성하는 단계를 포함하는 3차원 불휘발성 메모리 소자의 제조방법.
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