CN107731743A - 一种多晶硅部分替换钨的应力控制方法及结构 - Google Patents

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Abstract

本发明涉及一种多晶硅部分替换钨的应力控制方法及结构，所述方法包括如下步骤：形成垂直贯穿3D NAND存储器中的导体/绝缘体叠层的开口并刻蚀除掉导体/绝缘体叠层中的氮化硅层，形成沟槽；使用氮化钛在上述开口内和所述沟槽内形成氮化钛层；使用多晶硅在所述开口内和所述沟槽内形成多晶硅层；使用导电材料填充所述沟槽，然后在所述开口内形成导电层。本发明通过使用多晶硅部分替换钨，能够减少钨的数量以减小应力和成本，提高了工艺质量。同时，使得特定方向上的应力得以释放，从而能够对晶圆特定方向上的翘曲度进行针对性调整，将晶圆的整体翘曲度控制在合理的范围内。

Description

一种多晶硅部分替换钨的应力控制方法及结构
技术领域
本发明涉及一种多晶硅部分替换钨的应力控制方法及结构，涉及3D NAND存储器制造技术领域。
背景技术
晶圆的翘曲(warpage)程度具有重要的影响。在对晶圆进行烘烤步骤的过程中，晶圆的翘曲将导致覆盖在晶圆上的光刻胶受热不均，因而将最终对CD产生影响。有数据表明，晶圆翘曲将对栅极CD造成31％的偏差，而对接触孔层CD更会造成62％的偏差。除此之外，对于一些特殊的产品，例如背照式CIS(CMOS Image Sensor)芯片，在对晶圆背面进行减薄之前，需要将晶圆正面与支撑片键合，因此也对晶圆的翘曲度具有严格的要求。
一般的，晶圆发生翘曲时，将在整体上呈现出一种碗状翘曲的状态，即翘曲将导致晶圆的边缘高于其中心，形成碗状，使得晶圆的边缘与水平面之间产生了间隙。通常，我们可通过应力薄膜的沉积来调整晶圆的翘曲度。例如，我们可以在碗状翘曲的晶圆上沉积一层具有压应力的薄膜，例如氮化硅薄膜，利用应力膜产生的应力作用来降低晶圆的翘曲程度。晶圆翘曲的改善程度与沉积的应力膜产生的应力大小正相关。
当使用较大压应力的氮化硅薄膜时，晶圆在X轴方向上翘曲的改善程度得到明显提高。
但是，我们发现，晶圆在X、Y不同方向上的翘曲程度具有明显的差异。通过检测数据表明，即使是裸晶圆(barewafer)，其在X、Y方向上的翘曲程度也有明显的差异，例如在一次实测中，裸晶圆在X、Y方向上的翘曲程度差异达到了38μm)；而在针对图形晶圆(structurewafer)的一次实测中，其X方向上的翘曲程度为184μm、Y方向上的翘曲程度为214μm，也有30μm的差异。
从上述实验数据可以看出，通过应力薄膜的沉积，可以改善晶圆整体方向上的翘曲程度，但是却无法控制其X、Y方向上在翘曲程度改善后存在的明显差异性。由于通常的翘曲规格是要求晶圆产品整体的翘曲绝对值小于20μm，因此，上述单纯依靠应力薄膜的沉积方式，难以保证晶圆在各个方向上的翘曲度都能保持在限定的规格范围之内。
随着3D NAND技术的发展，晶圆的应力控制越来越重要。传统的工艺过程中，主要通过主工艺流程中各种薄膜的生长和去除来平衡过程中的应力。
如图1-3所示，为现有技术中钨薄膜的制作过程。图1为去除氮化硅的步骤，在这个步骤中，使用干法/湿法刻蚀工艺来形成垂直贯穿导体/绝缘体叠层的开口并刻蚀除掉氮化硅层；图2为胶水层填充步骤，使用光刻胶填充上述开口；图3为钨薄膜形成步骤，使用钨填充刻蚀氮化硅后形成的沟槽并在开口内部形成钨薄膜。填充钨和形成钨薄膜的工艺可以使用薄膜沉淀工艺，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)和/或其他合适的方法。上述方法中，钨薄膜本身巨大的应力会造成晶圆弯曲度的巨大变化，导致后续的工艺因为巨大形变遇到很大问题，这种影响，随着图案密度的增加变得越来越明显。
另外，其他的一些针对钨薄膜的工艺，例如采用低氟钨(LFW)工艺也只能在一定程度缓解该影响，仍需要进一步的改进应力性能表现。
发明内容
为解决上述问题，具体的，本发明提供了一种多晶硅部分替换钨的应力控制方法，所述方法包括如下步骤：
形成垂直贯穿3D NAND存储器中的导体/绝缘体叠层的开口并刻蚀除掉导体/绝缘体叠层中的氮化硅层，形成沟槽；
使用氮化钛在上述开口内和所述沟槽内形成氮化钛层；
使用多晶硅在所述开口内和所述沟槽内形成多晶硅层；
使用导电材料填充所述沟槽，然后在所述开口内形成导电层。
优选的，通过干法/湿法刻蚀工艺来形成所述开口。
优选的，形成氮化钛层的工艺使用薄膜沉淀工艺。
优选的，所述薄膜沉淀工艺包括以下的一种或多种：化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)。
优选的，所述多晶硅层覆盖所述氮化钛层之上。
优选的，形成多晶硅层的工艺使用薄膜沉淀工艺。
优选的，所述薄膜沉淀工艺包括以下的一种或多种：化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)。
优选的，所述导电材料为钛、钨、钴、铜、铝和/或硅化物。
优选的，所述导电层覆盖在所述多晶硅层之上。
具体的，本发明还提供了一种存储器，所述存储器包括根据如上所述的方法制备的应力控制结构。
本发明通过使用多晶硅部分替换钨，能够减少钨的数量以减小应力和成本，提高了工艺质量。同时，使得特定方向上的应力得以释放，从而能够对晶圆特定方向上的翘曲度进行针对性调整，将晶圆的整体翘曲度控制在合理的范围内。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1是现有技术中钨薄膜的制作过程步骤一示意图。
图2是现有技术中钨薄膜的制作过程步骤二示意图；
图3是现有技术中钨薄膜的制作过程步骤三示意图；
图4是本发明多晶硅部分替换钨的应力控制方法步骤一示意图；
图5是本发明多晶硅部分替换钨的应力控制方法步骤二示意图；
图6是本发明多晶硅部分替换钨的应力控制方法步骤三示意图；
图7是本发明多晶硅部分替换钨的应力控制方法步骤四示意图。
具体实施方式
下文将参照附图更充分地描述本发明的实施例，本发明的优选实施例在附图中示出。然而，本发明可以以不同的方式实施，而不应被解释为仅限于此处所述的实施例。在整个说明书中相同的附图标记始终指代相同的元件。
应当理解，虽然这里可使用术语第一、第二等描述各种元件，但这些元件不应受限于这些术语。这些术语用于使一个元件区别于另一个元件。例如，第一元件可以称为第二元件，类似地，第二元件可以称为第一元件，而不背离本发明的范围。如此处所用的，术语“和/或”包括一个或多个所列相关项目的任意及所有组合。
应当理解，当称一个元件在另一元件“上”、“连接到”或“耦合到”另一元件时，它可以直接在另一元件上或者连接到或耦合到另一元件，或者还可以存在插入的元件。相反，当称一个元件“直接在”另一元件上或者“直接连接到”或“直接耦合到”另一元件时，不存在插入的元件。其他的用于描述元件之间关系的词语应当以类似的方式解释(例如，“在...之间”相对于“直接在...之间”、“相邻”相对于“直接相邻”等)。这里当称一个元件在另一元件上时，它可以在另一元件上或下，直接耦合到另一元件，或者可以存在插入的元件，或者元件可以通过空隙或间隙分隔开。
这里所用的术语仅仅是为了描述特定实施例，并非要限制本发明。如此处所用的，除非上下文另有明确表述，否则单数形式“一”和“该”均同时旨在包括复数形式。还应当理解，术语“包括”、“包括”、“包括”和/或“包括”，当在此处使用时，指定了所述特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其他的特征、整体、步骤、操作、元件、组件和/或其组合的存在或添加。
本发明的方法步骤如下：
S1、如图4所示，去除氮化硅的步骤，在这个步骤中，使用干法/湿法刻蚀工艺来形成垂直贯穿3D NAND存储器中的导体/绝缘体叠层的开口202并刻蚀除掉氮化硅层，形成沟槽。图4展示了3D NAND存储器部分结构图，204为氧化硅层，206是NAND串。
S2、如图5所示，形成氮化钛层208的步骤，在这个步骤中，使用氮化钛在开口内和S1形成的氧化硅层204之间的沟槽内形成氮化钛层208。形成氮化钛层的工艺可以使用薄膜沉淀工艺，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)和/或其他合适的方法。化学气相沉积(CVD)是半导体工业中应用最为广泛的用来沉积多种材料的技术，包括大范围的绝缘材料，大多数金属材料和金属合金材料。从理论上来说，它是很简单的：两种或两种以上的气态原材料导入到一个反应室内，然后他们相互之间发生化学反应，形成一种新的材料，沉积到晶片表面上。沉积氮化硅膜(Si3N4)就是一个很好的例子，它是由硅烷和氮反应形成的。物理气相沉积(Physical Vapor Deposition，PVD)技术表示在真空条件下，采用物理方法，将材料源——固体或液体表面气化成气态原子、分子或部分电离成离子，并通过低压气体(或等离子体)过程，在基体表面沉积具有某种特殊功能的薄膜的技术。物理气相沉积的主要方法有，真空蒸镀、溅射镀膜、电弧等离子体镀、离子镀膜，及分子束外延等。物理气相沉积技术不仅可沉积金属膜、合金膜、还可以沉积化合物、陶瓷、半导体、聚合物膜等。原子层沉积是通过将气相前驱体脉冲交替地通入反应器并在沉积基体上化学吸附并反应而形成沉积膜的一种方法(技术)。当前驱体达到沉积基体表面，它们会在其表面化学吸附并发生表面反应。在前驱体脉冲之间需要用惰性气体对原子层沉积反应器进行清洗。由此可知沉积反应前驱体物质能否在被沉积材料表面化学吸附是实现原子层沉积的关键。气相物质在基体材料的表面吸附特征可以看出，任何气相物质在材料表面都可以进行物理吸附，但是要实现在材料表面的化学吸附必须具有一定的活化能，因此能否实现原子层沉积，选择合适的反应前驱体物质是很重要的。
S3、如图6所示，形成多晶硅层210的步骤，在这个步骤中，使用多晶硅在开口内和S2形成的氧化硅层204之间的沟槽内形成多晶硅层210。因此，多晶硅层210覆盖步骤S2形成的氮化钛层208之上。形成多晶硅层的工艺可以使用薄膜沉淀工艺，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)和/或其他合适的方法。
S4、如图5所示，形成钛/钨层212的步骤，在这个步骤中，首先使用钛、钨或钛钨的混合金属填充步骤S3后形成的氧化硅层204之间的沟槽，然后在开口内形成钛/钨层212。因此，钛/钨层212覆盖步骤S3形成的多晶硅层210之上。填充钛、钨和形成钛/钨层212的工艺可以使用薄膜沉淀工艺，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)和/或其他合适的方法。
虽然本发明中的金属使用的是钨，然而本领域技术人员均可理解，还可以采用其他金属替代钨，例如钴、铜、铝和/或硅化物。
综上所述，本发明通过使用多晶硅部分替换钨，能够减少钨的数量以减小应力和成本，提高了工艺质量。同时，使得特定方向上的应力得以释放，从而能够对晶圆特定方向上的翘曲度进行针对性调整，将晶圆的整体翘曲度控制在合理的范围内。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种多晶硅部分替换钨的应力控制方法，所述方法包括如下步骤：
形成垂直贯穿3D NAND存储器中的导体/绝缘体叠层的开口并刻蚀除掉导体/绝缘体叠层中的氮化硅层，形成沟槽；
使用氮化钛在上述开口内和所述沟槽内形成氮化钛层；
使用多晶硅在所述开口内和所述沟槽内形成多晶硅层；
使用导电材料填充所述沟槽，然后在所述开口内形成导电层。
2.根据权利要求1所述的方法，其特征在于：
通过干法/湿法刻蚀工艺来形成所述开口。
3.根据权利要求1所述的方法，其特征在于：
形成氮化钛层的工艺使用薄膜沉淀工艺。
4.根据权利要求3所述的方法，其特征在于：
所述薄膜沉淀工艺包括以下的一种或多种：化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)。
5.根据权利要求1所述的方法，其特征在于：
所述多晶硅层覆盖所述氮化钛层之上。
6.根据权利要求1所述的方法，其特征在于：
形成多晶硅层的工艺使用薄膜沉淀工艺。
7.根据权利要求6所述的方法，其特征在于：
所述薄膜沉淀工艺包括以下的一种或多种：化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)。
8.根据权利要求1所述的方法，其特征在于：
所述导电材料为钛、钨、钴、铜、铝和/或硅化物。
9.根据权利要求1所述的方法，其特征在于：
所述导电层覆盖在所述多晶硅层之上。
10.一种存储器，其特征在于，所述存储器包括根据权利要求1-9任意一项所述的方法制备的应力控制结构。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108649021A (zh) * 2018-07-19 2018-10-12 长江存储科技有限责任公司 晶圆翘曲调整结构及其形成方法
CN112466890A (zh) * 2020-11-30 2021-03-09 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
WO2021068222A1 (en) * 2019-10-12 2021-04-15 Yangtze Memory Technologies Co., Ltd. Methods for wafer warpage control

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103178065A (zh) * 2011-12-20 2013-06-26 爱思开海力士有限公司 三维非易失性存储器件、包括它的存储系统及其制造方法
CN104269404A (zh) * 2014-08-27 2015-01-07 武汉新芯集成电路制造有限公司 三维存储器及制备方法
US20170084532A1 (en) * 2015-09-23 2017-03-23 Yong-Hoon Son Vertical memory devices and methods of manufacturing the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103178065A (zh) * 2011-12-20 2013-06-26 爱思开海力士有限公司 三维非易失性存储器件、包括它的存储系统及其制造方法
CN104269404A (zh) * 2014-08-27 2015-01-07 武汉新芯集成电路制造有限公司 三维存储器及制备方法
US20170084532A1 (en) * 2015-09-23 2017-03-23 Yong-Hoon Son Vertical memory devices and methods of manufacturing the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108649021A (zh) * 2018-07-19 2018-10-12 长江存储科技有限责任公司 晶圆翘曲调整结构及其形成方法
WO2021068222A1 (en) * 2019-10-12 2021-04-15 Yangtze Memory Technologies Co., Ltd. Methods for wafer warpage control
CN112466890A (zh) * 2020-11-30 2021-03-09 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN112466890B (zh) * 2020-11-30 2021-10-12 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法

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