CN107731845B - 一种利用离子注入增大阶梯区域接触窗口的方法 - Google Patents

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Abstract

本发明涉及一种利用离子注入增大阶梯区域接触窗口的方法，所述方法包括如下步骤：形成阶梯堆栈；对上述阶梯堆栈进行阶梯刻蚀，形成阶梯区域；对所述阶梯区域进行离子注入，在阶梯区域分别形成呈阶梯状分布的注入氧化物层和注入氮化物层；对离子注入后的阶梯区域进行填充和置换。本发明采用离子注入增大台阶处湿法刻蚀的速率，增大去除氮化硅后的体积，进而加厚了台阶处钨层的厚度，增大工艺的窗口，减少了掩模次数，降低生产成本，该方法增加了字线在阶梯堆栈区的金属厚度，用简单的方法增大了工艺窗口，降低了生产成本。

Description

一种利用离子注入增大阶梯区域接触窗口的方法
技术领域
本发明涉及一种利用离子注入增大阶梯区域接触窗口的方法，涉及3D NAND存储器制造技术领域。
背景技术
由于3D NAND的触点结构需要穿透多层薄膜并停在不同界面，实际刻蚀的过程中由于字线的均匀性，导致不同深度的触点需要拆分开来加工(如图2所示)。如图1所示，3DNAND阶梯区域的字线厚度是均匀的，这样用同一张掩模来做触点，刻蚀开不同高度，就容易导致吃穿(右上画圈部分)。针对未来发展要求字线厚度越来越小的情况下，用一张掩模来达到多层触点的定义，预计会更加困难。
发明内容
本发明通过在阶梯区域上引入离子注入，增大氧化物/氮化硅的去除时的刻蚀速率，在通过刻蚀去除氮化硅的过程中，能够刻蚀掉更多的空间，从而在阶梯堆栈区域形成更厚的钨层。
具体的，本发明提供了一种利用离子注入增大阶梯区域接触窗口的方法，所述方法包括如下步骤：
形成阶梯堆栈；
对上述阶梯堆栈进行阶梯刻蚀，形成阶梯区域；
对所述阶梯区域进行离子注入，在阶梯区域分别形成呈阶梯状分布的注入氧化物层和注入氮化物层；
对离子注入后的阶梯区域进行填充和置换。
优选的，所述阶梯堆栈的形成方法为在硅基板上交替形成若干层氧化物层和氮化物层。
优选的，所述氧化物是氧化硅，所述氮化物是氮化物。
优选的，形成所述氧化物层和氮化物层的工艺使用薄膜沉淀工艺。
优选的，所述薄膜沉淀工艺包括以下中的一种或多种：化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)。
优选的，使用干法/湿法刻蚀工艺来形成所述阶梯区域
优选的，所述注入氧化物层位于注入氮化物层的上表面。
优选的，所述对离子注入后的阶梯区域进行填充和置换的具体过程如下：首先通过使用干法/湿法刻蚀工艺来刻蚀除掉氮化硅层、注入氧化物层和注入氮化物层，被刻蚀掉的部分形成沟槽；然后使用导电材料填充上述沟槽，形成导电层；最后，使用填充材料覆盖阶梯区域，使其顶部重新形成一个平面。
优选的，所述填充导电材料和/或使用填充材料覆盖阶梯区域的工艺包括以下中的一种或多种：化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)。
优选的，所述导电材料为钨、钴、铜、铝和/或硅化物中的一种或几种的组合；所述填充材料为氧化硅。
本发明采用离子注入增大台阶处湿法刻蚀的速率，增大去除氮化硅后的体积，进而加厚了台阶处钨层的厚度，增大工艺的窗口，减少了掩模次数，降低生产成本，该方法增加了字线在阶梯堆栈区的金属厚度，用简单的方法增大了工艺窗口，降低了生产成本。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1是传统的3D NAND的触点结构制作方法缺点一示意图。
图2是传统的3D NAND的触点结构制作方法缺点二示意图；
图3是本发明利用离子注入增大阶梯区域接触窗口的方法步骤一示意图；
图4是本发明利用离子注入增大阶梯区域接触窗口的方法步骤二示意图；
图5是本发明利用离子注入增大阶梯区域接触窗口的方法步骤三示意图；
图6是本发明利用离子注入增大阶梯区域接触窗口的方法步骤四示意图；
具体实施方式
下文将参照附图更充分地描述本发明的实施例，本发明的优选实施例在附图中示出。然而，本发明可以以不同的方式实施，而不应被解释为仅限于此处所述的实施例。在整个说明书中相同的附图标记始终指代相同的元件。
应当理解，虽然这里可使用术语第一、第二等描述各种元件，但这些元件不应受限于这些术语。这些术语用于使一个元件区别于另一个元件。例如，第一元件可以称为第二元件，类似地，第二元件可以称为第一元件，而不背离本发明的范围。如此处所用的，术语“和/或”包括一个或多个所列相关项目的任意及所有组合。
应当理解，当称一个元件在另一元件“上”、“连接到”或“耦合到”另一元件时，它可以直接在另一元件上或者连接到或耦合到另一元件，或者还可以存在插入的元件。相反，当称一个元件“直接在”另一元件上或者“直接连接到”或“直接耦合到”另一元件时，不存在插入的元件。其他的用于描述元件之间关系的词语应当以类似的方式解释(例如，“在...之间”相对于“直接在...之间”、“相邻”相对于“直接相邻”等)。这里当称一个元件在另一元件上时，它可以在另一元件上或下，直接耦合到另一元件，或者可以存在插入的元件，或者元件可以通过空隙或间隙分隔开。
这里所用的术语仅仅是为了描述特定实施例，并非要限制本发明。如此处所用的，除非上下文另有明确表述，否则单数形式“一”和“该”均同时旨在包括复数形式。还应当理解，术语“包括”、“包括”、“包括”和/或“包括”，当在此处使用时，指定了所述特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其他的特征、整体、步骤、操作、元件、组件和/或其组合的存在或添加。
本发明的方法步骤如下：
S1、如图3所示，准备阶梯堆栈；所述阶梯堆栈的形成方法为在硅基板1上交替形成若干层氧化物层2和氮化物层3。所述氧化物可以是氧化硅，也可以是其他常见固体氧化物；所述氮化物可以是氮化物，也可以是其他常见固体氮化物。形成氧化物层2和氮化物层3的工艺可以使用薄膜沉淀工艺，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)和/或其他合适的方法。化学气相沉积(CVD)是半导体工业中应用最为广泛的用来沉积多种材料的技术，包括大范围的绝缘材料，大多数金属材料和金属合金材料。从理论上来说，它是很简单的：两种或两种以上的气态原材料导入到一个反应室内，然后他们相互之间发生化学反应，形成一种新的材料，沉积到晶片表面上。沉积氮化硅膜(Si3N4)就是一个很好的例子，它是由硅烷和氮反应形成的。物理气相沉积(PhysicalVapor Deposition，PVD)技术表示在真空条件下，采用物理方法，将材料源——固体或液体表面气化成气态原子、分子或部分电离成离子，并通过低压气体(或等离子体)过程，在基体表面沉积具有某种特殊功能的薄膜的技术。物理气相沉积的主要方法有，真空蒸镀、溅射镀膜、电弧等离子体镀、离子镀膜，及分子束外延等。物理气相沉积技术不仅可沉积金属膜、合金膜、还可以沉积化合物、陶瓷、半导体、聚合物膜等。原子层沉积是通过将气相前驱体脉冲交替地通入反应器并在沉积基体上化学吸附并反应而形成沉积膜的一种方法(技术)。当前驱体达到沉积基体表面，它们会在其表面化学吸附并发生表面反应。在前驱体脉冲之间需要用惰性气体对原子层沉积反应器进行清洗。由此可知沉积反应前驱体物质能否在被沉积材料表面化学吸附是实现原子层沉积的关键。气相物质在基体材料的表面吸附特征可以看出，任何气相物质在材料表面都可以进行物理吸附，但是要实现在材料表面的化学吸附必须具有一定的活化能，因此能否实现原子层沉积，选择合适的反应前驱体物质是很重要的。
S2、如图4所示，对上述阶梯堆栈进行阶梯刻蚀，形成阶梯区域；在这个步骤中，使用干法/湿法刻蚀工艺来形成阶梯区域。因干法/湿法刻蚀工艺对本实施例的形成方法不构成实质性影响且不属于本发明的发明点所在，因此本实施例不再赘述。
S3、如图5所示，对阶梯区域进行离子注入，在阶梯区域分别形成呈阶梯状分布的注入氧化物层2`和注入氮化物层3`，其中注入氧化物层2`位于注入氮化物层3`的上表面。因离子注入工艺对本实施例的形成方法不构成实质性影响且不属于本发明的发明点所在，因此本实施例不再赘述。
S4、如图6所示，对离子注入后的阶梯区域进行填充和置换。在这个步骤中，首先通过使用干法/湿法刻蚀工艺来刻蚀除掉氮化硅层3、注入氧化物层2`和注入氮化物层3`，被刻蚀掉的部分形成沟槽；然后使用导电材料填充上述沟槽，形成导电层4；最后，使用填充材料5覆盖阶梯区域，使其顶部重新形成一个平面。填充导电材料的工艺可以使用薄膜沉淀工艺，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)和/或其他合适的方法。所述导电材料可以采用钨、钴、铜、铝和/或硅化物中的一种或几种的组合。使用填充材料5覆盖阶梯区域的工艺可以使用薄膜沉淀工艺，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)和/或其他合适的方法。所述填充材料5可以采用常见的固体氧化物如氧化硅等。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (7)

1.一种利用离子注入增大阶梯区域接触窗口的方法，所述方法包括如下步骤：
形成阶梯堆栈，所述阶梯堆栈的形成方法为在硅基板上交替形成若干层氧化物层和氮化物层，所述氮化物层是氮化硅层；
对上述阶梯堆栈进行阶梯刻蚀，形成阶梯区域；
对所述阶梯区域进行离子注入，在阶梯区域分别形成呈阶梯状分布的注入氧化物层和注入氮化物层；所述注入氧化物层位于注入氮化物层的上表面；
对离子注入后的阶梯区域进行填充和置换，首先通过使用干法/湿法刻蚀工艺来刻蚀除掉氮化硅层、注入氧化物层和注入氮化物层，被刻蚀掉的部分形成沟槽；然后使用导电材料填充上述沟槽，形成导电层；最后，使用填充材料覆盖阶梯区域，使其顶部重新形成一个平面。
2.根据权利要求1所述的方法，其特征在于：
所述氧化物是氧化硅。
3.根据权利要求1所述的方法，其特征在于：
形成所述氧化物层和氮化物层的工艺使用薄膜沉淀工艺。
4.根据权利要求3所述的方法，其特征在于：
所述薄膜沉淀工艺包括以下中的一种或多种：化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)。
5.根据权利要求4所述的方法，其特征在于：
使用干法/湿法刻蚀工艺来形成所述阶梯区域。
6.根据权利要求1所述的方法，其特征在于：
所述填充导电材料和/或使用填充材料覆盖阶梯区域的工艺包括以下中的一种或多种：化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)。
7.根据权利要求1所述的方法，其特征在于：
所述导电材料为钨、钴、铜、铝和/或硅化物中的一种或几种的组合；所述填充材料为氧化硅。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108428703A (zh) * 2018-04-17 2018-08-21 长江存储科技有限责任公司 三维存储器及其制造方法
WO2021243703A1 (en) 2020-06-05 2021-12-09 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
CN113345905B (zh) * 2020-06-05 2024-04-30 长江存储科技有限责任公司 三维存储器件中的阶梯结构及用于形成其的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102468283A (zh) * 2010-11-17 2012-05-23 三星电子株式会社 存储器件及其制造方法、存储系统和多层器件
CN104752364A (zh) * 2015-03-23 2015-07-01 武汉新芯集成电路制造有限公司 3d闪存的制造方法
CN105762072A (zh) * 2015-01-06 2016-07-13 朗姆研究公司 使用no活化的用于硅氧化物的各向同性原子层蚀刻
CN106910705A (zh) * 2015-12-22 2017-06-30 中芯国际集成电路制造(北京)有限公司 具有浅沟槽隔离结构的器件及其制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102234266B1 (ko) * 2014-07-23 2021-04-02 삼성전자주식회사 반도체 장치 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102468283A (zh) * 2010-11-17 2012-05-23 三星电子株式会社 存储器件及其制造方法、存储系统和多层器件
CN105762072A (zh) * 2015-01-06 2016-07-13 朗姆研究公司 使用no活化的用于硅氧化物的各向同性原子层蚀刻
CN104752364A (zh) * 2015-03-23 2015-07-01 武汉新芯集成电路制造有限公司 3d闪存的制造方法
CN106910705A (zh) * 2015-12-22 2017-06-30 中芯国际集成电路制造(北京)有限公司 具有浅沟槽隔离结构的器件及其制造方法

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