CN104269404A - 三维存储器及制备方法 - Google Patents
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Abstract
本发明提供了一种三维存储器及制备方法，在沉积栅存储介质层后继续沉积一层厚度较薄且电阻较大的硅层，之后再沉积金属栅，从而在对金属栅进行回蚀时，不会对下方的栅存储介质层造成损伤，同时也改善了从金属栅背注入进入ONO层的电子，提高器件的性能和可靠性。
Description
技术领域
本发明涉及半导体领域，具体涉及一种三维存储器及制备方法。
背景技术
半导体存储器件可以根据其操作性质大致分类为易失性或非易失性。易失性存储器件在缺少外加电源时丢失存储的数据，并且包括静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等等。非易失性存储器件即使在缺少外加电源时仍保持存储的数据。非易失性存储器件包括只读存储器(ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、铁电RAM(FRAM)等等。目前，闪速存储器是一种重要的非易失性存储器类型，其包括NOR(或非)型闪速存储器和NAND(与非)型闪速存储器。
对于半导体存储器件所占单位面积上的数据存储密度的需求的不断增长，促进了具有三维(3D)存储单元阵列架构的半导体存储器件的发展，目前已经开发出具有水平和垂直阵列的晶体管单元的大规模多层器件。在一种方法中，在一种配置中，多个栅极层形成在基板上，且竖直(vertical)沟道贯穿该多个栅极层。在每条竖直沟道中，较低的栅极极层被配制成用作下选择管，多个中间栅极层被配置为用作存储管，较高的栅极层被配置为用作上选择管。控制栅极可包括邻 接竖直沟道的电荷存储层，从而该器件可用作非易失性存储器件。在第一水平方向上彼此相邻的上选择栅极被连接起来，用作器件的行选择线，在第二水平方向上彼此相邻的竖直沟道被连接起来，用作器件的位线。在一种配置中，竖直沟道的底部连接到形成于基板中的公共源极扩散层。该公共源极扩散层被掺杂为具有n+掺杂(n+doping)，且底层基板具有p型掺杂。从而在公共源极扩散层和下面的基板间形成p-n结。垂直沟道被基板中的n+区域隔离。
图1a为现有技术中三维NAND的侧视图(side view)，图1b为现有技术中三维NAND的侧视图的正视图(front view)，1为上选择管；2为存储管；3为下选择管。其中，存储管2由栅极10、存储介质层20和多晶硅40构成，上下相邻的多晶硅40之间还设置有绝缘层30。
图2a～2d为传统技术中制备存储单元的部分流程图，如图所示，首先提供一水平方向上延伸的衬底(图中未标示)，在竖直方向上的衬底表面交替堆叠有绝缘层30和牺牲层31；通过光刻、刻蚀和硅沉积在衬底上制备有立柱50，之后再通过光刻、刻蚀形成沟槽，之后移除牺牲层31后，制备一层存储介质层20将绝缘层30和立柱50暴露于外的表面进行覆盖；沉积栅极10覆盖在存储介质层20的表面并将存储介质层20之间的间隙进行填充；对栅极10进行回蚀，以保留存储介质层20之间的间隙内的栅极10。目前，一般采用干法刻蚀工艺对栅极进行回蚀，在回蚀过程中，干法刻蚀的等离子体很容易对存储介质层20，以及存储介质层20和硅立柱50的界面造成损伤， 这些损伤影响存储器件的性能如保持时间缩短，或可檫写次数减少。
因此，如何有效避免在进行栅极回蚀时对存储介质层造成损伤，一直为本领域技术人员所致力研究的方向。
发明内容
本发明公开了一种三维存储器制备方法，其中，包括如下步骤：
步骤S1、提供一在水平方向上延伸的衬底，所述衬底上方在竖直方向上交替堆叠有若干绝缘层和若干牺牲层，通过光刻和刻蚀工艺于所述绝缘层和牺牲层中在竖直方向上形成若干通孔，并在所述通孔内沉积多晶硅形成作为垂直通道的硅立柱，
步骤S2、继续利用光刻和刻蚀工艺，移除相邻所述绝缘层之间的牺牲层，已将上下相邻绝缘层之间的硅立柱侧壁表面予以暴露；
步骤S3、沉积存储介质层将所述硅立柱暴露的侧壁表面以及所述绝缘层暴露的表面进行覆盖；
步骤S4、沉积一层硅层将所述存储介质层表面进行覆盖；
步骤S5、沉积金属层覆盖在所述硅层的表面并将所述硅层之间的间隙进行填充；
步骤S6、回蚀所述金属层，保留位于所述硅层之间的间隙内的金属层作为金属栅。
上述的方法，其中，沉积所述存储介质层的步骤为：
沉积一层氧化硅膜将硅立柱暴露的表面以及绝缘层暴露的表面进行覆盖；
继续在所述氧化硅膜的表面沉积一层氮化硅膜；
继续在所述氮化硅膜的表面沉积一层氧化硅膜或氧化铝膜或氧化铪膜；
形成的氧化硅膜和氧化硅膜和氧化硅膜或氧化铝膜或氧化铪膜共同构成所述存储介质层。
上述的方法，其中，沉积所述存储介质层的步骤为：
沉积一层氧化硅膜将通道硅立柱暴露的表面以及绝缘层暴露的表面进行覆盖；
继续在所述氧化硅膜的表面沉积一层氮化硅膜；
继续在所述氮化硅膜的表面沉积一层氧化硅膜；
继续于所述氧化硅膜表面制备一层高K存储介质层，
形成的氧化硅膜、氧化硅膜、氧化硅膜和高K存储介质层共同构成所述存储介质层。
上述的方法，其中，采用干法刻蚀工艺回蚀所述金属层。
上述的方法，其中，在回蚀所述金属层之后，还包括：采用湿法刻蚀工艺移除暴露在表面的硅层。
上述的方法，其中，所述硅层的厚度为1～10纳米。
上述的方法，其中，所述硅层为本征硅或具有N型掺杂的硅。
上述的方法，其中，所述硅层的电阻率大于50欧姆·厘米。
同时本发明还提供了一种三维存储器，其中，包括：
一在水平方向上延伸的半导体衬底，
通道硅立柱，垂直位于所述衬底的上表面；
堆叠结构，包括在所述衬底上方以及位于所述通道硅立柱的一侧在竖直方向上交替堆叠的金属栅和绝缘层；
存储介质层，位于所述金属栅和通道硅立柱之间并与衬底的上表面形成接触；
硅层，位于所述金属栅与所述存储介质层之间。
上述的三维存储器，其中，所述存储介质层为包括氧化硅膜和氧化硅膜和氧化硅膜或氧化铝膜或氧化铪膜三层结构的ONO存储介质层。
上述的三维存储器，其中，所述存储介质层为包括氧化硅-氮化硅-氧化硅-高K存储介质层的四层复合结构的存储介质层。
上述的三维存储器，其中，所述硅层完全覆盖在所述存储介质层的表面，或仅设置于所述金属栅与所述存储介质层之间。
上述的三维存储器，其中，所述硅层的厚度为1～10纳米。
上述的三维存储器，其中，所述硅层为本征硅或具有N型掺杂的硅。
上述的三维存储器，其中，所述硅层的电阻率大于50欧姆·厘米。
由于本发明采用了如上技术方案，通过在金属栅和存储介质层之间设置一层电阻率较高的硅层，从而在对金属栅进行回蚀时，不会对下方的栅存储介质层造成损伤，同时也改善了从金属栅背注入进入ONO层的电子，提高器件的性能和可靠性。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征(外形和优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例绘制附图，重点在于示出本发明的主旨。
图1a为现有技术中三维NAND的侧视图；
图1b为现有技术中三维NAND的侧视图的正视图；
图2a～2d为传统技术中制备存储单元的部分流程图；
图3a～3g为本发明提供的一种三维存储器制备方法；
图4a为本发明提供的三维存储器沿横向的截面图；
图4b为本发明提供的三维存储器沿纵向的截面图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
本发明公开了一种三维存储器的制备方法，可参照图3a～3g所示，包括如下步骤：
步骤S1：提供一在水平方向上延伸的半导体衬底(例如硅衬底， 图中未标示)，衬底表面在竖直方向上交替堆叠有若干绝缘层101和若干牺牲层102，且衬底与牺牲层102相接触。首先通过光刻和刻蚀工艺在绝缘层101和牺牲层102中形成竖直的通孔，且通孔将衬底表面予以外露，之后在通孔内沉积多晶硅形成作为垂直通道的硅立柱100。在一可选但并不局限的实施例中，上述的绝缘层101为氧化物(oxide)，例如氧化硅(SiO2)；上述的牺牲层102为氮化物(nitride)，例如氮化硅(SiN)。在此选用氧化硅和氮化硅来分别作为绝缘层和牺牲层是由于该两种材料均为半导体制备领域所常用的材料，制备工艺比较成熟，成本也较低；同时作为绝缘层的氧化硅的隔离性能较好，而作为牺牲层的氮化硅也可很容易被去除。但是本领域技术人员应当理解，上述两种材料并不作为本发明中绝缘层和牺牲层的具体限制，在实际应用中选用其他材料对本发明并不造成影响。
步骤S2：继续利用光刻和刻蚀工艺，移除相邻绝缘层101之间的牺牲层102，将上下相邻绝缘层101之间的硅立柱100的侧壁表面予以暴露，进而在上下相邻的绝缘层101之间形成有间隙，为后续制备堆叠栅腾出空间。
步骤S3：沉积存储介质层104将硅立柱100暴露的侧壁及绝缘层101暴露的表面予以覆盖。
在本发明的一优选但并不局限的的实施例中，沉积该存储介质层104的步骤如下：1、沉积一层氧化硅膜104a将硅立柱100暴露的表面以及绝缘层暴露的表面进行覆盖；2、继续在氧化硅膜104a的表面沉积一层氮化硅膜104b；3、继续在氮化硅膜的表面沉积一层氧化硅 膜104c，同时该氧化硅膜104c可用或氧化铝膜或氧化铪膜进行替代。步骤1-3完成后形成的氧化硅膜104a、氮化硅膜104b和氧化硅膜(或氧化铝膜或氧化铪膜)104c构成一ONO(oxide-nitride-oxide)层作为该存储介质层104。在此选用ONO层作为存储介质层104，这是由于氧化硅与基晶的结合较氮化硅好，而氮化层硅居中，故此三层结构可互补所缺，有利于提升器件性能。同时本发明还具有其他一些实施例中，例如在制备完成氧化硅-氮化硅-氧化硅的ONO层后，还可继续在其表面制备一层高K(高介电常数)介电层(图中未标出)，制备的ONO层与高K介电层共同构成该存储介质层104。但是制备该高K介电层为可选的技术方案，在实际情况中也可不制备该高K介电层，对本发明并无影响。
步骤S4：沉积一层硅层105将存储介质层104的上表面予以覆盖。
在本发明中，该硅层105厚度较薄，其厚度范围为1～10nm。在一优选的实施例中，该硅层105为本征硅(intrinsic silicon，即纯净无掺杂的硅)，但是该实施例并不作为本发明的具体限制，在另外一些实施例中，该硅层105也可为具有掺杂类型的硅层，同样的，具体涉及到硅层的离子掺杂类型及掺杂有离子种类也可根据实际情况进行选择。进一步优选的，该硅层105可以为较低的N型掺杂。在本发明的一优选的实施例中，上述的硅层105为无定形硅(A-Si)或多晶硅(Poly-Si)，且其电阻率较高，一般大于50欧姆·厘米。
步骤S5：沉积金属层106覆盖在硅层105的表面并将硅层105 之间的间隙进行填充。
步骤S6：回蚀金属层106，保留位于硅层105之间的间隙内的金属层106作为栅极。
在此可选用干法刻蚀来对金属层106进行刻蚀，即通过等离子刻蚀工艺来将除硅层105之间的间隙以外区域的金属层106进行去除。在传统技术中，在等离子体刻蚀工艺回蚀金属的过程中，不可避免的会在图形区表面会形成一定的电荷积累，因此在器件片表面不同区域(局部和整体)电荷积累会存在一定的不均匀性，特别是在金属层106刚刻蚀开时，由于非均匀性的存在，不同电荷累积的区域就会由于电位差，而通过其下的薄的存储介质层104和硅衬底形成电流通路，从而对所经过区域的存储介质层104，在硅-存储介质层界面形成损伤。而本发明通过在存储介质层和金属层之间制备一层硅层105，因此在回蚀金属层的步骤中，存储介质层104表面的硅层105形成了对下方存储介质层104的保护作用，使得在利用等离子对金属栅回刻过程中，刻蚀的阻挡层不是ONO介质，而是一个半导电或导电的硅膜，从而保护了ONO介质及其ONO/通道Si之间不受到该刻蚀工艺的影响，或带入额外的TRAP电荷，刻蚀中不同区域的电位差造成的通路在硅层105中通过，从而保证了器件性能，改善了回刻过程中等离子体可能对电荷存储层介质-通道硅之间界面的损伤，提高器件的性能和可靠性。同时，通过器件结构的优化(在ONO之上淀积一薄层硅)，在存储电荷被檫除时，改善从金属栅背注入进入ONO的电子，提高器件的性能和可靠性。
使回刻完成时停留在硅层105上，上述步骤完成后，继续沉积一层填充存储介质层(图中未标示)并进行后段制程(BEOL)，由于相关后续工艺为本领域所公知，在此不予赘述。
此外，在本发明中，完成对金属层的回蚀之后且在填充存储介质层之前，优选的可对硅层进行湿法刻蚀，以将暴露在外的硅层进行去除，进而仅保留位于栅极和存储介质层之间的硅层，而其余位置处的硅层则被去除，使得各栅极之间的硅层相互断开，进而可避免在竖直方向上各栅极之间在工作时所可能产生的串扰。但是在实际应用中，在回蚀金属层后，也可不对硅层进行任何处理，直接沉积填充存储介质层，这是由于虽然硅作为一种半导体材料，但是在本发明中，制备的硅层为纯净无掺杂的本征硅或者具有较低N型掺杂的硅，因此所形成的硅电阻率很大，导电性能较差，即使不对其进行去除，在器件工作时也不会造成太大影响。同时采用湿法刻蚀工艺对其去除，由于湿法刻蚀对硅的刻蚀比较大，而对存储介质层最上层的氧化硅的刻蚀比则较小，即便对硅层进行湿法刻蚀时，也不容易对其下方的存储介质层造成的损伤，同时湿法刻蚀也不会像干法刻蚀那样在存储介质层表面留下电荷等缺陷，进而将影响降到最小，并最大程度保证器件性能。
同时本发明还公开了一种三维存储器，可参照图4a～图4b所示，包括：一在水平方向上延伸的半导体衬底1000，半导体衬底1000的部分上表面设置有共用源线(CSL)，同时在衬底1000的其他区域顶部形成有N+掺杂区，优选的该衬底为P型衬底(P-Sub)；通道硅立柱1002，垂直位于衬底1000的上表面，形成垂直沟道(channel)；堆 叠结构，包括在衬底1000上方以及位于通道硅立柱1002的一侧在竖直方向上交替堆叠的金属栅1003和绝缘层1004；存储介质层1005，位于金属栅1003和通道硅立柱1002之间并与衬底1000的上表面形成接触，同时金属栅1003和存储介质层1005之间设置有一硅层1006。通道硅立柱1002顶端设置有接触孔(contact，CT)，用以连接位线(bit line，B/L)，以及串联金属栅1003的位线(word line，W/L)。
在本发明的一优选但并不局限的的实施例中，上述的存储介质层1005为包括包括氧化硅膜和氧化硅膜和氧化硅膜或氧化铝膜或氧化铪膜三层结构的ONO(oxide-nitride-oxide)存储介质层。在此选用ONO三层结构作为存储介质层1005，这是由于氧化硅与基晶的结合较氮化硅好，而氮化层硅居中，故此三层结构可互补所缺，有利于提升器件性能。而在本发明的另外一些实施例中，上述的存储介质层1005为包括氧化硅-氮化硅-氧化硅-高K(高介电常数)存储介质层的四层复合结构的存储介质层。本发明是将gate las工艺和HKMG工艺进行整合制备出上述的三维存储器，可极大降低器件的漏电流，提升存储器的擦/写性能。
在本发明中，上述的硅层厚度较薄，其厚度范围为1-10nm。在一优选的实施例中，该硅层为本征硅(即纯净无掺杂的硅)，但是该实施例在实际应用中并不作为本发明的具体限制，例如在另外一些实施例中，该硅层也可为具有掺杂类型的硅层，同样的，具体涉及到硅层的离子掺杂类型及掺杂有离子种类也可根据实际情况进行选择，进一步优选的，该硅层可以为较低的N型掺杂，在此不予赘述。在本发 明的一优选的实施例中，上述的硅层为无定形硅(A-Si)或多晶硅(Poly-Si)，且其电阻率大于50欧姆·厘米。本发明通过在栅极和存储介质层之间增设一层非介质(半导电或导电的硅膜)，使得在利用等离子刻蚀气体对金属栅回刻过程中，刻蚀的阻挡层不是ONO介质，而是一个半导电或导电的硅膜，从而保护了ONO介质及其ONO/通道Si之间不受到该刻蚀工艺的影响，或带入额外的TRAP电荷；并改善回刻过程中等离子体可能对电荷存储层介质-通道硅之间界面的损伤，提高器件的性能和可靠性。同时，通过器件结构的优化(在ONO之上淀积一薄层硅)，在存储电荷被檫除时，改善从金属栅背注入进入ONO的电子，提高器件的性能和可靠性。
同时在本发明中，上述的硅层可选的将存储介质层的表面完全覆盖，而在其他一些实施例中也可仅设置于金属栅与存储介质层之间。
综上所述，由于本发明采用了如上技术方案，在三维存储器中的栅极和存储介质层之间制备一层电阻较高的硅层，不仅可以有效保护在回蚀形成栅极的同时，保护下方的存储介质层，避免在存储介质层中形成电荷缺陷；同时也改善了从金属栅背注入进入ONO的电子，提高器件的性能和可靠性。本发明制程变动小，可实现性强，不仅可以应用于三维存储器领域，还可以应用到其他金属栅工艺，可以起到同样的技术效果。
以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人 员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (15)
1.一种三维存储器制备方法，其特征在于，包括如下步骤：
步骤S1、提供一在水平方向上延伸的衬底，所述衬底上方在竖直方向上交替堆叠有若干绝缘层和若干牺牲层，通过光刻和刻蚀工艺于所述绝缘层和牺牲层中在竖直方向上形成若干通孔，并在所述通孔内沉积多晶硅形成作为垂直通道的硅立柱，
步骤S2、继续利用光刻和刻蚀工艺，移除相邻所述绝缘层之间的牺牲层，已将上下相邻绝缘层之间的硅立柱侧壁表面予以暴露；
步骤S3、沉积存储介质层将所述硅立柱暴露的侧壁表面以及所述绝缘层暴露的表面进行覆盖；
步骤S4、沉积一层硅层将所述存储介质层表面进行覆盖；
步骤S5、沉积金属层覆盖在所述硅层的表面并将所述硅层之间的间隙进行填充；
步骤S6、回蚀所述金属层，保留位于所述硅层之间的间隙内的金属层作为金属栅。
2.如权利要求1所述的方法，其特征在于，沉积所述存储介质层的步骤为：
沉积一层氧化硅膜将硅立柱暴露的表面以及绝缘层暴露的表面进行覆盖；
继续在所述氧化硅膜的表面沉积一层氮化硅膜；
继续在所述氮化硅膜的表面沉积一层氧化硅膜或氧化铝膜或氧化铪膜；
形成的氧化硅膜和氧化硅膜和氧化硅膜或氧化铝膜或氧化铪膜共同构成所述存储介质层。
3.如权利要求1所述的方法，其特征在于，沉积所述存储介质层的步骤为：
沉积一层氧化硅膜将通道硅立柱暴露的表面以及绝缘层暴露的表面进行覆盖；
继续在所述氧化硅膜的表面沉积一层氮化硅膜；
继续在所述氮化硅膜的表面沉积一层氧化硅膜；
继续于所述氧化硅膜表面制备一层高K存储介质层，
形成的氧化硅膜、氧化硅膜、氧化硅膜和高K存储介质层共同构成所述存储介质层。
4.如权利要求1所述的方法，其特征在于，采用干法刻蚀工艺回蚀所述金属层。
5.如权利要求1所述的方法，其特征在于，在回蚀所述金属层之后，还包括：采用湿法刻蚀工艺移除暴露在表面的硅层。
6.如权利要求1所述的方法，其特征在于，所述硅层的厚度为1～10纳米。
7.如权利要求1所述的方法，其特征在于，所述硅层为本征硅或具有N型掺杂的硅。
8.如权利要求1所述的方法，其特征在于，所述硅层的电阻率大于50欧姆·厘米。
9.一种三维存储器，其特征在于，包括：
一在水平方向上延伸的半导体衬底，
通道硅立柱，垂直位于所述衬底的上表面；
堆叠结构，包括在所述衬底上方以及位于所述通道硅立柱的一侧在竖直方向上交替堆叠的金属栅和绝缘层；
存储介质层，位于所述金属栅和通道硅立柱之间并与衬底的上表面形成接触；
硅层，位于所述金属栅与所述存储介质层之间。
10.如权利要求9所述的三维存储器，其特征在于，所述存储介质层为包括氧化硅膜和氧化硅膜和氧化硅膜或氧化铝膜或氧化铪膜三层结构的ONO存储介质层。
11.如权利要求9所述的三维存储器，其特征在于，所述存储介质层为包括氧化硅-氮化硅-氧化硅-高K存储介质层的四层复合结构的存储介质层。
12.如权利要求9所述的三维存储器，其特征在于，所述硅层完全覆盖在所述存储介质层的表面，或仅设置于所述金属栅与所述存储介质层之间。
13.如权利要求9所述的三维存储器，其特征在于，所述硅层的厚度为1～10纳米。
14.如权利要求9所述的三维存储器，其特征在于，所述硅层为本征硅或具有N型掺杂的硅。
15.如权利要求9所述的三维存储器，其特征在于，所述硅层的电阻率大于50欧姆·厘米。
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