WO2018090898A1 - 存储器及其制作方法 - Google Patents

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    • H—ELECTRICITY
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    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Definitions

  • an embedded electrical EEPROM embedded Electrically Erasable Programmable Read-Only Memory
  • the usual fabrication method is that after the ONO (Oxide-SiN-Oxide, silicon oxide-silicon nitride-silicon oxide) isolation dielectric layer is completed, the photoresist is covered in the storage region and the high voltage region, and the well region is lighted in the logic region. Engraving, ion implantation, and gate oxide (GOX) lithography, etching, etc., to obtain the well, gate, and the like of the logic region.
  • ONO Oxide-SiN-Oxide, silicon oxide-silicon nitride-silicon oxide
  • a method of manufacturing a memory comprising:
  • Photolithography and etching of the logic region are performed to expose the substrate of the logic region.
  • a memory including a memory region and a logic region, the memory region including a first gate structure and a second gate structure over the first gate structure, the first gate structure and An ONO dielectric layer is formed between the second gate structures; and an isolation polysilicon layer is formed on the ONO dielectric layer.
  • the isolation polysilicon layer is deposited on the ONO dielectric layer; the ONO dielectric layer can be effectively protected from the lithography rework of the well region and the GOX lithography rework in the manufacturing process of the memory
  • the effect is that the thickness of the ONO dielectric layer is stabilized, thereby improving the performance stability of the memory.
  • FIG. 1 is a flow chart of a method of fabricating a memory in an embodiment
  • FIG. 2 is a flow chart of a method for fabricating a memory in another embodiment
  • FIG. 3 is a schematic view showing the process of fabricating a memory in an embodiment
  • FIG. 4 is a schematic view showing the process of fabricating a memory in an embodiment
  • FIG. 5 is a schematic view showing the process of fabricating a memory in an embodiment
  • FIG. 6 is a schematic view showing the process of fabricating a memory in an embodiment
  • FIG. 7 is a schematic view showing the process of fabricating a memory in an embodiment
  • FIG. 8 is a schematic view showing the process of fabricating a memory in an embodiment
  • FIG. 9 is a schematic view showing the process of fabricating a memory in an embodiment.
  • FIG. 1 is a flowchart of a method for fabricating a memory in an embodiment.
  • the method for manufacturing the memory includes the following steps:
  • the photoresist is covered on the ONO dielectric layer, and then the well region is photolithographically patterned to obtain the well of the logic region.
  • the well size of the logic region may be deviated.
  • the photoresist needs to be washed off, and the lithography process of the well region is repeated, that is, rework is required. Cleaning the photoresist will affect the ONO dielectric layer.
  • the method for fabricating the above-mentioned memory after the ONO dielectric layer is grown, depositing an isolation polysilicon layer on the ONO dielectric layer, can effectively protect the ONO dielectric layer from the lithography rework of the well region and the lithography rework of the logic region during the fabrication process of the memory.
  • the effect is that the thickness of the ONO dielectric layer is stabilized, thereby improving the performance stability of the memory.
  • a first oxide layer 11 is grown on the substrate 10, and a first polysilicon layer is deposited on the first oxide layer 11, the first polysilicon layer being a doped polysilicon layer, defining storage
  • the region, the logic region and the high voltage region are etched to form a first gate structure and a high voltage region structure 23 of the memory region, the first gate structure including a selection gate 22 and a floating gate 20 which are horizontally spaced apart.
  • the first polysilicon layer of the logic region is removed.
  • the ONO dielectric layer 12 can effectively isolate the floating gate 20 and the control gate 21 of the memory and become a dielectric between the floating gate 20 and the control gate 21, such that the control gate 21, a portion of the polysilicon oxide layer 132, and a portion of the polysilicon are not oxidized.
  • Layer 131, ONO dielectric layer 12 and floating gate 20 form two series Capacitance.
  • the isolation polysilicon layer 13 is formed on the ONO dielectric layer 12, which can effectively protect the ONO dielectric layer 12 from the lithography rework of the well region and the repeated cleaning process brought by the GOX lithography rework in the process of manufacturing the memory.
  • the effect is that the thickness of the ONO dielectric layer 12 is stabilized, thereby improving the performance stability of the memory;
  • the isolation polysilicon layer 13 is a doped polysilicon layer having a doping concentration adjustable, and includes a portion of the polysilicon oxide layer 132 whose surface portion is oxidized.

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Abstract

一种存储器及其制作方法，包括在衬底上形成第一氧化层，在第一氧化层上形成第一多晶硅层，定义出存储区和逻辑区，刻蚀形成存储区的第一栅极结构，在所有结构的表面上形成ONO介质层，在ONO介质层上形成隔离多晶硅层，进行逻辑区的阱区光刻、离子注入，进行逻辑区的光刻、刻蚀，使逻辑区的衬底露出。

Description

存储器及其制作方法 技术领域
本发明涉及带电可擦可编程只读存储器(EEPROM)技术领域，尤其涉及一种存储器及其制作方法。
背景技术
目前，embeded EEPROM(embedded Electrically Erasable Programmable Read-Only Memory，嵌入式的带电可擦可编程只读存储器)的结构包括存储区、高压区和逻辑区。其通常的制作方法是，待ONO(Oxide-SiN-Oxide，氧化硅-氮化硅-氧化硅)隔离介质层做好之后，在存储区、高压区覆盖光阻，对逻辑区进行阱区光刻、离子注入，以及栅氧(GOX)光刻、刻蚀等，以获取逻辑区的阱、栅等结构。
在实际的批量生产中，由于仪器、产线的问题，可能会导致逻辑区的阱、栅结构的尺寸偏差。此时需要进行阱区光刻及GOX光刻的返工(rework)，即洗掉光阻，重复上述光刻过程。该返工的过程会导致存储区的ONO介质层被损耗，造成其厚度不稳定，缩短存储器的使用寿命甚至将其损坏。
发明内容
基于此，有必要提供一种存储器及其制作方法。
一种存储器的制作方法，包括：
在衬底上形成第一氧化层，在所述第一氧化层上形成第一多晶硅层，定义出存储区和逻辑区，刻蚀形成存储区的第一栅极结构；
在所有结构的表面上形成ONO介质层；
在所述ONO介质层上形成隔离多晶硅层；
进行所述逻辑区的阱区光刻、离子注入；以及
进行逻辑区的光刻、刻蚀，使逻辑区的衬底露出。
另一方面，还提出一种存储器，包括存储区和逻辑区，所述存储区包括第一栅极结构和第一栅极结构上方的第二栅极结构，所述第一栅极结构与所述第二栅极结构之间形成有ONO介质层；以及所述ONO介质层上形成有隔离多晶硅层。
上述存储器及其制作方法，生长出ONO介质层之后，在该ONO介质层上沉积隔离多晶硅层；可以有效的保护ONO介质层在存储器的制作过程中不受阱区光刻返工及GOX光刻返工的影响，使得ONO介质层的厚度稳定，进而了提高了存储器的性能稳定性。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他实施例的附图。
图1为一实施例中存储器的制作方法的方法流程图；
图2为另一实施例中存储器的制作方法的方法流程图；
图3为一实施例中存储器的制作过程的工序示意图；
图4为一实施例中存储器的制作过程的工序示意图；
图5为一实施例中存储器的制作过程的工序示意图；
图6为一实施例中存储器的制作过程的工序示意图；
图7为一实施例中存储器的制作过程的工序示意图；
图8为一实施例中存储器的制作过程的工序示意图；
图9为一实施例中存储器的制作过程的工序示意图。
具体实施方式
实施例一
参见图1，图1为一实施例中存储器的制作方法的方法流程图。
在本实施例中，该存储器的制作方法包括如下步骤：
S101，在衬底上形成第一氧化层，在所述第一氧化层上形成第一多晶硅层，定义出存储区和逻辑区，刻蚀形成存储区的第一栅极结构。
S102，在所有结构的表面上形成ONO介质层。
在上述工艺的基础上，在存储器的所有结构，包括存储区和逻辑区表面上生长出ONO介质层。
S103，在所述ONO介质层上形成隔离多晶硅层。
S104，进行所述逻辑区的阱区光刻、离子注入。
传统技术中，待ONO介质层做好之后，在ONO介质层上覆盖光阻，然后对逻辑区进行阱区光刻，以获取逻辑区的阱。但是在实际的生产过程中，由于仪器、产线的问题，可能会导致逻辑区的阱尺寸有偏差，此时需要洗掉光阻，重复上述阱区光刻过程，即需要返工(rework)。而清洗光阻则会对ONO介质层带来影响。
本申请在ONO介质层上沉积了隔离多晶硅层之后，再进行逻辑区的阱区光刻，可以有效的避免清洗液直接接触到ONO介质层，保护ONO介质层不受到阱区光刻返工带来的影响。
S105，进行逻辑区的光刻、刻蚀，使逻辑区的衬底露出。
阱区形成之后需要对逻辑区进行光刻和刻蚀。在隔离多晶硅层上覆盖光阻，对逻辑区进行光刻和刻蚀，逻辑区的第一氧化层、第一氧化层上的ONO介质层和隔离多晶硅层被去除。若逻辑区光刻得到的区域尺寸有偏差，需要洗掉光阻，并重复上述光刻过程，即需要返工。
传统技术中，光阻直接覆盖在ONO介质层上，逻辑区光刻多次返工带来的反复清洗过程，清洗液将多次直接接触到ONO介质层，清洗液中的成分会对ONO介质层造成腐蚀性的损耗，严重影响到其厚度稳定性。
而本申请的技术方案在ONO介质层上沉积了隔离多晶硅层之后，再进行 逻辑区的光刻，可以有效的避免清洗液直接接触到ONO介质层，保护ONO介质层不受到逻辑区光刻返工带来的影响。保障ONO介质层的厚度稳定性，进而保障该存储器的性能稳定性。
上述存储器的制作方法，生长出ONO介质层之后，在该ONO介质层上沉积隔离多晶硅层，可以有效的保护ONO介质层在存储器的制作过程中不受阱区光刻返工及逻辑区光刻返工的影响，使得ONO介质层的厚度稳定，进而了提高了存储器的性能稳定性。
实施例二
参见图2，图2为另一实施例中存储器的制作方法的方法流程图。
在本实施例中，该存储器的制作方法包括如下步骤：
S201，在衬底上形成第一氧化层，在所述第一氧化层上形成第一多晶硅层，定义出存储区、逻辑区和高压区，刻蚀形成存储区的第一栅极结构和高压区结构。
参见图3，在衬底10上生长出第一氧化层11，在该第一氧化层11上沉积第一多晶硅层，该第一多晶硅层为掺杂的多晶硅层，定义出存储区、逻辑区和高压区，刻蚀形成存储区的第一栅极结构和高压区结构23，该第一栅极结构包括水平方向分隔布置的选择栅22和浮栅20。逻辑区的第一多晶硅层被去除。
S202，在所有结构的表面上形成ONO介质层。
参见图4，在上述工艺的基础上，在存储器的所有结构，包括存储区、高压区和逻辑区表面上形成ONO介质层12。
S203，在所述ONO介质层上形成隔离多晶硅层。
参见图5，该隔离多晶硅层13为掺杂隔离多晶硅层，具体为磷掺杂隔离多晶硅层，掺杂浓度为1e20-5e20，该掺杂浓度可调节。
S204，进行所述逻辑区的阱区光刻、离子注入。
参见图6，在存储区和高压区的隔离多晶硅层13上覆盖光阻30，通过光刻得到逻辑区的阱区，对阱区进行离子注入，由于隔离多晶硅层13和ONO 介质层12很薄，注入的离子会穿过该隔离多晶硅层13和ONO介质层12，进入到逻辑区的衬底10内，改变其导电特性。
S205，对所述逻辑区进行光刻和刻蚀，去除逻辑区的第一氧化层11、ONO介质层12和隔离多晶硅层13，直至露出衬底10。
参见图7，在存储区和高压区的隔离多晶硅层13上覆盖光阻30，对逻辑区进行光刻和刻蚀，逻辑区的第一氧化层11、第一氧化层11上的ONO介质层12和隔离多晶硅层13被去除。对逻辑区刻蚀完成后，隔离多晶硅层13只覆盖于存储区和高压区。
S206，氧化，使所述存储区的隔离多晶硅层和所述逻辑区的衬底表面部分氧化。
参见图8，对存储区和高压区表面的隔离多晶硅层13，以及逻辑区的衬底10表面进行部分氧化，得到位于表层的部分多晶硅氧化层132和部分多晶硅未氧化层131，以及位于表层的部分衬底氧化层102和部分衬底未氧化层101。
S207，在所有结构的表面上形成第二多晶硅层。
在上述部分多晶硅氧化层132和部分衬底氧化层102的表面上形成第二多晶硅层15。
S208，刻蚀，形成存储区的第二栅极结构和逻辑区的逻辑区结构，所述第二栅极结构位于所述第一栅极结构的上方。
参见图9，图9为一实施例中存储器的制作过程的工序示意图，也为存储器的成品结构图。在该第二多晶硅层15上进行光刻和刻蚀，形成存储区的第二栅极结构和逻辑区的逻辑区结构24，该第二栅极结构为控制栅21。控制栅21依次覆盖隔离多晶硅层13、ONO介质层12和浮栅20，在刻蚀过程中，将控制栅21未覆盖的隔离多晶硅层13和ONO介质层12去除。
该ONO介质层12可以对存储器的浮栅20和控制栅21进行有效的隔离，并成为浮栅20和控制栅21之间的电介质，这样控制栅21、部分多晶硅氧化层132、部分多晶硅未氧化层131、ONO介质层12和浮栅20形成两个串联 的电容。
上述存储器的制作方法，在第一氧化层11上生长出ONO介质层12，在ONO介质层12上沉积隔离多晶硅层13，可以有效的保护ONO介质层12在存储器的制作过程中不受光刻返工带来的反复清洗过程的影响，使得ONO介质层12的厚度稳定，进而了提高了存储器的性能稳定性；该隔离多晶硅层13为掺杂浓度可调的掺杂多晶硅层，并对该隔离多晶硅层13的表面进行部分氧化得到位于表层的部分多晶硅氧化层和部分多晶硅未氧化层，使得控制栅、部分多晶硅氧化层、部分多晶硅未氧化层、ONO介质层12和浮栅形成两个串联的电容。
实施例三
参见图9，图9为一实施例中存储器的制作过程的工序示意图，也为存储器的成品结构图。
在本实施例中，该存储器包括存储区和逻辑区，所述存储区包括第一栅极结构和第一栅极结构上方的第二栅极结构，所述第一栅极结构与所述第二栅极结构之间形成有ONO介质层12，所述ONO介质层12上形成有隔离多晶硅层13。
在一个实施例中，该第一栅极结构包括呈水平方向分隔布置的选择栅22和浮栅20，第二栅极结构为控制栅21，控制栅21位于浮栅20的上方。
ONO介质层12作为所述浮栅20和控制栅21之间的隔离层以形成PIP电容，隔离多晶硅层13形成于ONO介质层12之上，在逻辑区的阱区光刻和逻辑区光刻返工的过程中保护该ONO介质层12不被清洗光阻的清洗液腐蚀。
实施例四
参见图9，图9为一实施例中存储器的制作过程的工序示意图，也为存储器的成品结构图。
在第三实施例的基础上，该隔离多晶硅层13为掺杂浓度可调的掺杂隔离多晶硅层。具体为磷掺杂隔离多晶硅层，掺杂浓度为1e20-5e20，该掺杂浓度可调。
隔离多晶硅层13包括表面部分被氧化的部分多晶硅氧化层132和位于所述部分多晶硅氧化层132下面的部分多晶硅未氧化层131。使得控制栅21、部分多晶硅氧化层132、部分多晶硅未氧化层131、ONO介质层12和浮栅20形成两个串联的电容。
在一个实施例中，在第三实施例的基础上，该存储器还包括高压区，所述高压区包括用于控制所述存储区工作的高压区结构23，所述逻辑区包括逻辑区结构24。
第一栅极结构由第一多晶硅层构成，第二栅极结构由第二多晶硅层构成，高压区结构23由第一多晶硅层构成，逻辑区结构24由第二多晶硅层构成。
上述存储器，在所述ONO介质层12上形成隔离多晶硅层13，可以有效的保护ONO介质层12在存储器的制作过程中不受阱区光刻返工及GOX光刻返工带来的反复清洗过程的影响，使得ONO介质层12的厚度稳定，进而了提高了存储器的性能稳定性；该隔离多晶硅层13为掺杂浓度可调的掺杂多晶硅层，其包括表面部分被氧化的部分多晶硅氧化层132和位于所述部分多晶硅氧化层132下面的部分多晶硅未氧化层131，使得控制栅21、部分多晶硅氧化层132、部分多晶硅未氧化层131、ONO介质层12和浮栅20形成两个串联的电容。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (14)

  1. 一种存储器的制作方法，包括：
    在衬底上形成第一氧化层，在所述第一氧化层上形成第一多晶硅层，定义出存储区和逻辑区，刻蚀形成所述存储区的第一栅极结构；
    在所有结构的表面上形成ONO介质层；
    在所述ONO介质层上形成隔离多晶硅层；
    进行所述逻辑区的阱区光刻、离子注入；以及
    进行所述逻辑区的光刻、刻蚀，使所述逻辑区的衬底露出。
  2. 根据权利要求1所述的方法，其特征在于，所述在衬底上形成第一氧化层，在所述第一氧化层上形成第一多晶硅层，定义出存储区和逻辑区，刻蚀形成所述存储区的第一栅极结构的步骤还包括：
    定义出高压区，刻蚀形成高压区结构。
  3. 根据权利要求1所述的方法，其特征在于，所述在所述ONO介质层上形成隔离多晶硅层的步骤具体为：
    在所述ONO介质层上沉积掺杂隔离多晶硅层。
  4. 根据权利要求3所述的方法，其特征在于，所述掺杂隔离多晶硅层为磷掺杂隔离多晶硅层，掺杂浓度为1e20-5e20。
  5. 根据权利要求1所述的方法，其特征在于，所述进行所述逻辑区的光刻、刻蚀的步骤具体为：
    对所述逻辑区进行光刻和刻蚀，去除所述逻辑区的第一氧化层、ONO介质层和隔离多晶硅层，直至露出衬底。
  6. 根据权利要求1所述的方法，其特征在于，所述进行逻辑区的光刻、刻蚀，使逻辑区的衬底露出的步骤之后，还包括：
    氧化，使所述存储区的隔离多晶硅层和所述逻辑区的衬底表面部分氧化；
    在所有结构的表面上形成第二多晶硅层；
    刻蚀，形成所述存储区的第二栅极结构和所述逻辑区的逻辑区结构，所 述第二栅极结构位于所述第一栅极结构的上方。
  7. 根据权利要求6所述的方法，其特征在于，所述存储区的第一栅极结构包括呈水平方向分隔布置的选择栅和浮栅，所述第二栅极结构为控制栅，位于所述浮栅的上方。
  8. 一种存储器，包括存储区和逻辑区，所述存储区包括第一栅极结构和第一栅极结构上方的第二栅极结构，所述第一栅极结构与所述第二栅极结构之间形成有ONO介质层；以及
    所述ONO介质层上形成有隔离多晶硅层。
  9. 根据权利要求8所述的存储器，其特征在于，所述隔离多晶硅层为掺杂隔离多晶硅层。
  10. 根据权利要求9所述的存储器，其特征在于，所述掺杂隔离多晶硅层为磷掺杂隔离多晶硅层，掺杂浓度为1e20-5e20。
  11. 根据权利要求8所述的存储器，其特征在于，所述隔离多晶硅层包括表面部分被氧化的部分多晶硅氧化层和位于所述部分多晶硅氧化层下面的部分多晶硅未氧化层。
  12. 根据权利要求8所述的存储器，其特征在于，所述存储器还包括高压区，所述高压区包括用于控制所述存储区工作的高压区结构，所述逻辑区包括逻辑区结构。
  13. 根据权利要求12所述的存储器，其特征在于，所述第一栅极结构由第一多晶硅层构成，所述第二栅极结构由第二多晶硅层构成，所述高压区结构由所述第一多晶硅层构成，所述逻辑区结构由所述第二多晶硅层构成。
  14. 根据权利要求8所述的存储器，其特征在于，所述存储区的第一栅极结构包括呈水平方向分隔布置的选择栅和浮栅，所述第二栅极结构为控制栅，位于所述浮栅的上方。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110993605B (zh) * 2019-11-29 2023-10-24 上海华力微电子有限公司 闪存器件的形成方法
CN113793851B (zh) * 2021-11-15 2022-02-22 广州粤芯半导体技术有限公司 非易失性存储器的形成方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1476081A (zh) * 2002-08-15 2004-02-18 旺宏电子股份有限公司 氮化物只读存储器存储单元的制造方法
CN101393918A (zh) * 2007-09-18 2009-03-25 上海华虹Nec电子有限公司 双比特的sonos eeprom存储结构单元及其制备方法
CN102456561A (zh) * 2010-11-02 2012-05-16 上海华虹Nec电子有限公司 沟槽式功率器件中沟槽底部厚栅氧化层的形成方法
CN104269404A (zh) * 2014-08-27 2015-01-07 武汉新芯集成电路制造有限公司 三维存储器及制备方法
CN105244282A (zh) * 2015-10-20 2016-01-13 无锡华润上华半导体有限公司 半导体器件的阱区形成方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102956554B (zh) * 2011-08-30 2014-07-30 中芯国际集成电路制造(上海)有限公司 嵌入逻辑电路的分离栅极式快闪存储器及其制作方法
CN103021951B (zh) * 2011-09-27 2014-09-24 中芯国际集成电路制造(上海)有限公司 闪存存储器及其制作方法、不同厚度栅极的形成方法
CN103050380B (zh) * 2012-12-20 2016-09-07 上海华虹宏力半导体制造有限公司 半导体器件的形成方法
CN105336695B (zh) * 2014-05-29 2018-06-29 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1476081A (zh) * 2002-08-15 2004-02-18 旺宏电子股份有限公司 氮化物只读存储器存储单元的制造方法
CN101393918A (zh) * 2007-09-18 2009-03-25 上海华虹Nec电子有限公司 双比特的sonos eeprom存储结构单元及其制备方法
CN102456561A (zh) * 2010-11-02 2012-05-16 上海华虹Nec电子有限公司 沟槽式功率器件中沟槽底部厚栅氧化层的形成方法
CN104269404A (zh) * 2014-08-27 2015-01-07 武汉新芯集成电路制造有限公司 三维存储器及制备方法
CN105244282A (zh) * 2015-10-20 2016-01-13 无锡华润上华半导体有限公司 半导体器件的阱区形成方法

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