KR100854902B1 - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

비휘발성 메모리 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로, 원주형 또는 실린더형 플로팅 게이트를 형성하여 플로팅 게이트와 컨트롤 게이트 간 계면 면적을 증가시켜 커플링 비(coupling ratio)를 향상시키고, 인접한 워드 라인 간 플로팅 게이트의 마주보는 면적은 감소시키면서 인접한 플로팅 게이트 간 거리는 넓힘에 따라 인접한 셀 간 간섭 효과(interference effect)를 최소화할 수 있다.
플로팅 게이트, 기둥형, 실린더형, 커플링 비, 간섭

Description

비휘발성 메모리 소자 및 그 제조 방법{Non-volatile memory device and manufacturing method thereof}
도 1은 본 발명의 제1 실시예에 따른 플래시 메모리 소자의 레이 아웃도이다.
도 2a 내지 도 2g는 도 1의 제조 방법을 설명하기 위하여 공정 순서대로 도시한 레이 아웃도이다.
도 3a 내지 도 3g는 도 1의 선 A-A'로 절취한 상태의 제조 방법을 설명하기 위하여 공정 순서대로 도시한 단면도이다.
도 4는 본 발명의 제2 실시예에 따른 플래시 메모리 소자의 레이 아웃도이다.
도 5a 내지 도 5d는 도 4의 제조 방법을 설명하기 위하여 공정 순서대로 도시한 레이 아웃도이다.
도 6a 내지 도 6d는 도 4의 선 B-B'로 절취한 상태의 제조 방법을 설명하기 위하여 공정 순서대로 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 산화막
104 : 제1 도전막 106 : 트렌치
108 : 소자 분리막 110 : 희생절연막
112 : 콘택홀 114 : 제2 도전막
116 : 유전체막 118 : 컨트롤 게이트
120 : 플로팅 게이트
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로, 특히 플로팅 게이트를 원주형 또는 실린더형으로 형성하는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
NAND형 플래시 메모리 소자는 드레인 선택 트랜지스터와 소스 선택 트랜지스터 사이에 다수의 셀이 직렬 연결되어 하나의 스트링(string)을 구성하며, 드레인 선택 트랜지스터의 드레인은 비트 라인에 연결되고, 소스 선택 트랜지스터의 소스는 공통 소스 라인에 연결된다. 이러한 NAND형 플래시 메모리 소자의 셀은 반도체 기판 상의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 컨트롤 게이트가 적층된 게이트를 형성하고, 게이트 양측에 접합부를 형성함으로써 형성된다.
이러한 NAND형 플래시 메모리 소자는 셀의 상태가 인접한 주변 셀의 동작에 의해 영향을 받기 때문에 셀의 상태를 일정하게 유지하는 것이 매우 중요하다. 이 러한 인접한 주변 셀의 동작, 특히 프로그램 동작으로 인해 셀의 상태가 변하게 되는 것을 간섭 효과(interference effect)라 한다. 즉, 간섭 효과란 독출하려는 제1 셀과 인접한 제2 셀을 프로그램하게 되면 제2 셀의 플로팅 게이트의 차지 변화로 인한 커패시턴스(capacitance) 작용으로 인해 제1 셀의 독출시 제1 셀의 문턱 전압(Threshold Voltage; Vth)보다 높은 문턱 전압이 독출되는 현상을 일컫는 것으로, 독출 셀의 플로팅 게이트의 차지는 변화하지 않지만, 인접 셀의 상태 변화에 의해 실제 셀의 상태가 왜곡되어 보이는 현상을 일컫는다. 이러한 간섭 효과로 인해 셀의 상태가 변하게 되며, 이는 불량율을 증가시켜 수율을 저하시키는 결과를 초래한다. 따라서, 간섭 효과를 최소화하는 것이 셀의 상태를 일정하게 유지하는데 효과적이라 할 수 있다.
일반적인 NAND형 플래시 메모리 소자의 제조 공정에서 SA-STI(Self Aligned-Shallow Trench Isolation) 공정을 이용하여 소자 분리막 및 플로팅 게이트의 일부를 형성하는데, 그 공정을 간략하게 설명하면 다음과 같다.
반도체 기판 상부에 터널 산화막 및 제1 폴리실리콘막을 형성한 후 제1 폴리실리콘막 및 터널 산화막의 소정 영역을 식각하고, 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성한 후 트렌치를 채우도록 절연막을 증착한 후 연마 공정을 실시하여 소자 분리막을 형성한다. 이후 제2 폴리실리콘막을 형성한 후 제2 폴리실리콘막을 소자 분리막의 가장 자리와 중첩되도록 식각하여 제1 폴리실리콘막과 제2 폴리실리콘막으로 이루어지는 플로팅 게이트를 형성한다. 플로팅 게이트 상부에는 유전체막 및 폴리실리콘막으로 이루어진 컨트롤 게이트를 형성한다.
상기와 같이 SA-STI 공정을 이용하여 비휘발성 메모리 소자를 제조하게 되면 인접한 플로팅 게이트 간의 거리가 가까워지고, 인접한 워드 라인 간 플로팅 게이트의 마주보는 면적(gate to gate)이 증가하여 간섭 커패시터(interference capacitor)에 의해 간섭 효과가 발생하게 되는데, 간섭 효과가 심화될 경우 문턱 전압(Threshold Voltage; Vth) 쉬프트(shift) 발생 등으로 인해 정상적인 셀 동작이 어렵게 된다.
이러한 간섭 효과를 감소시키기 위하여 제2 폴리실리콘막의 두께를 줄이는 것이 유리하지만, 이 경우 플로팅 게이트와 컨트롤 게이트 간에 계면 면적이 감소하여 커플링 비(coupling ratio)가 감소하는 문제점이 발생한다. 따라서, 기존의 단조로운 플로팅 게이트의 모양을 변화시켜서 이를 극복하기 위한 조치들이 취해지고 있는데, 단순한 방법으로는 플로팅 게이트의 원하는 표면적을 확보하기가 어렵고, 주변회로 영역의 폴리 잔류물 문제 등의 발생 가능성이 커서 정상적인 제어가 매우 힘들다.
본 발명은 플로팅 게이트를 원주형 또는 실린더형으로 형성함으로써, 플로팅 게이트와 컨트롤 게이트 간 커플링 비(coupling ratio)를 향상시키고, 인접한 셀 간 간섭 효과(interference effect)를 최소화할 수 있는 비휘발성 메모리 소자 및 그 제조 방법을 제공함에 있다.
본 발명에 따른 비휘발성 메모리 소자는 반도체 기판의 활성 영역에 형성된 터널 산화막, 터널 산화막 상에 형성되며, 제1 도전막과 원주형으로 형성된 제2 도전막의 적층 구조로 이루어지는 플로팅 게이트, 소자 분리 영역의 트렌치 내에 형성된 소자 분리막, 플로팅 게이트 및 소자 분리막 상에 형성된 유전체막, 및 소자 분리막과 교차하면서 플로팅 게이트와 대응되는 유전체막 상에 형성된 컨트롤 게이트를 포함한다.
본 발명에 따른 비휘발성 메모리 소자는 반도체 기판의 활성 영역에 형성된 터널 산화막, 터널 산화막 상에 형성되며, 제1 도전막과 실린더형으로 형성된 제2 도전막의 적층 구조로 이루어지는 플로팅 게이트, 소자 분리 영역의 트렌치 내에 형성된 소자 분리막, 플로팅 게이트 및 소자 분리막 상에 형성된 유전체막, 및 소자 분리막과 교차하면서 플로팅 게이트와 대응되는 유전체막 상에 형성된 컨트롤 게이트를 포함한다.
상기에서, 제1 도전막 및 제2 도전막 각각은 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성된다. 유전체막은 산화막, 질화막 및 산화막의 적층 구조로 형성된다. 소자 분리막은 활성 영역의 반도체 기판보다 높게 형성된다.
또한, 본 발명에 따른 비휘발성 메모리 소자의 제조 방법은, 활성 영역에 터널 산화막 및 제1 도전막이 형성되고, 소자 분리 영역에 제1 도전막보다 높게 돌출된 소자 분리막이 형성되는 반도체 기판이 제공되는 단계, 제1 도전막 및 소자 분리막 상에 희생절연막을 형성하는 단계, 제1 도전막의 표면 일부를 노출시키는 콘 택홀이 형성되도록 희생절연막을 식각하는 단계, 콘택홀 내부에 제2 도전막을 형성하는 단계, 희생절연막을 제거하는 단계, 및 제2 도전막, 제1 도전막 및 소자 분리막 상에 유전체막 및 제3 도전막을 형성한 후 제3 도전막, 유전체막, 및 제1 도전막을 패터닝하는 단계를 포함한다.
상기에서, 제1 도전막 및 제2 도전막 각각은 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성된다. 희생절연막은 PSZ(polysilazane) 계열의 물질 또는 산화막 계열의 물질로 형성된다.
제2 도전막을 형성하는 단계에 있어서, 제2 도전막은 콘택홀이 완전히 채워지도록 형성되거나 콘택홀의 표면을 따라 콘택홀 지름의 1/5 이상, 1/2 미만의 두께로 형성된다. 제2 도전막은 원하는 높이의 플로팅 게이트가 형성되도록 화학적 기계적 연마 공정 또는 에치백 공정으로 식각된다.
희생절연막은 제1 도전막 및 제2 도전막에 비해 희생절연막에 대한 식각 선택비가 높은 BOE 또는 HF를 이용한 식각 공정으로 제거된다. 희생절연막 제거 후, 제2 도전막은 제1 도전막보다 좁은 폭을 갖는 원주형 또는 실린더형으로 형성된다. 제1 도전막 및 제2 도전막은 플로팅 게이트로 형성된다.
희생절연막 제거 단계에서 소자 분리막의 일부도 함께 식각되며, 소자 분리막은 활성 영역의 반도체 기판보다 높게 형성된다. 유전체막은 산화막, 질화막 및 산화막의 적층 구조로 형성된다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1은 본 발명의 제1 실시예에 따른 플래시 메모리 소자의 레이 아웃도이고, 도 2a 내지 도 2g는 도 1의 제조 방법을 설명하기 위하여 공정 순서대로 도시한 레이 아웃도이며, 도 3a 내지 도 3g는 도 1의 선 A-A'로 절취한 상태의 제조 방법을 설명하기 위하여 공정 순서대로 도시한 단면도이다.
도 1을 참조하면, 반도체 기판(100)의 활성 영역에는 터널 산화막(미도시) 및 제1 도전막(104)과 제1 도전막(104) 상에 원주형의 제2 도전막(114)으로 이루어지는 플로팅 게이트(120)가 형성되고, 소자 분리 영역에는 소자 분리막(108)이 형성되어 활성 영역과 소자 분리 영역이 정의된다. 그리고, 플로팅 게이트(120) 상에는 소자 분리막(108)과 교차되어 컨트롤 게이트(118)가 형성된다. 이때, 플로팅 게이트(120)와 컨트롤 게이트(118)는 유전체막(미도시)에 의해 격리된다.
도 2a 및 도 3a를 참조하면, 활성 영역에 터널 산화막(102) 및 제1 도전막(104)이 형성되고, 소자 분리 영역의 트렌치(106)에 제1 도전막(104)보다 높게 돌출된 소자 분리막(108)이 형성되는 반도체 기판(100)이 제공된다. 트렌치(106)는 반도체 기판(100) 상에 터널 산화막(102), 플로팅 게이트용 제1 도전막(104) 및 소자 분리용 하드 마스크(미도시)가 순차적으로 적층된 후 하드 마스크 상의 소자 분리 영역에 형성된 포토레지스트 패턴(미도시)을 이용한 식각 공정으로 하드 마스 크, 제1 도전막(104) 및 터널 산화막(102)이 식각되고, 계속해서 패터닝된 하드 마스크, 제1 도전막(104) 및 터널 산화막(102)을 이용한 식각 공정으로 반도체 기판(100)의 소자 분리 영역이 식각되어 형성된다. 한편, 트렌치(106)를 식각하는 과정에서 제1 도전막(104)은 트렌치(106)와 평행하게 패터닝되어 형성된다.
여기서, 터널 산화막(102)은 실리콘 산화막(SiO2)으로 형성될 수 있다. 제1 도전막(104)은 플래시 메모리 소자의 플로팅 게이트를 형성하기 위한 것으로, 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성될 수 있다. 바람직하게, 제1 도전막(104)은 폴리실리콘막으로 형성된다. 하드 마스크는 버퍼 산화막 및 질화막의 적층 구조로 형성되거나 질화막의 단일층으로 형성될 수 있다. 이때, 버퍼 산화막은 30 내지 100Å의 두께로 형성될 수 있다. 이후, 포토레지스트 패턴이 제거된 후 트렌치(106)가 채워지도록 트렌치(106)를 포함한 하드 마스크 상에 절연막(미도시)이 형성되고, 그런 다음 절연막이 하드 마스크의 표면이 노출되는 시점까지 식각되어 평탄화된다. 이후, 하드 마스크가 제거되어 절연막의 외벽 일부가 노출되면서 제1 도전막(104)의 표면이 노출되어 제1 도전막(104)보다 높게 돌출된 소자 분리막(108)이 형성된다. 하드 마스크의 질화막은 인산(H3PO4) 용액을 이용한 딥 아웃(dip out) 공정으로 제거될 수 있으며, 질화막 제거 과정에서 버퍼 산화막이 제거될 수 있다. 한편, 인산 용액을 이용한 질화막 제거 공정을 진행하기 전에 질화막의 원활한 제거가 가능하도록 질화막 상에 형성된 자연산화막을 제거하기 위하여 BOE(Buffered Oxide Etchant) 또는 HF를 이용한 세정이 진행될 수 있다. 한편, 후 속한 공정에서 플로팅 게이트용 도전막 사이에 형성된 희생절연막 제거 시 소자 분리막(108)도 일부 두께만큼 식각되는데, 이로 인해 유효 산화막 높이(Effective Field oxide Height; EFH)가 낮아져 셀 특성 열화가 발생될 수 있으므로 소자 분리막(108)은 일정 높이로 형성하는 것이 바람직하다.
도 2b 및 도 3b를 참조하면, 제1 도전막(104) 및 돌출된 소자 분리막(108) 상에 희생절연막(110)을 형성한다. 희생절연막(110)은 절연 물질이면 모두 가능하며, 바람직하게 PSZ(polysilazane) 계열의 물질 또는 산화막 계열의 물질로 형성할 수 있다.
도 2c 및 도 3c를 참조하면, 마스크(미도시)를 이용한 식각 공정으로 제1 도전막(104)과 대응되는 영역(즉, 플로팅 게이트가 형성될 영역)의 희생절연막(110)을 일부 식각한다. 이로써, 절연막(110) 내에 제1 도전막(104)의 표면 일부를 노출시키는 콘택홀(112)이 형성된다. 이때, 콘택홀(112)은 오버레이 마진(overlay margin)이 충분히 확보될 수 있을 정도로 충분히 작게 형성하는 것이 유리하며, 크게 형성될 경우 실린더(cylinder) 형상의 플로팅 게이트의 제조도 가능하게 된다.
도 2d 및 도 3d를 참조하면, 콘택홀(112)을 포함하는 희생절연막(110) 상에 콘택홀(112)이 완전히 채워지도록 플로팅 게이트용 제2 도전막(114)을 형성한다. 제2 도전막(114)은 플래시 메모리 소자의 플로팅 게이트를 형성하기 위한 것으로, 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성할 수 있으며, 바람직하게 폴리실리콘막으로 형성한다. 제2 도전막(114)은 화학기상증착(Chemical Vapor Deposition; CVD) 방법 또는 물리기상증착(Physical Vapor Deposition; PVD) 방법 으로 형성할 수 있다. 이로써, 콘택홀(112)을 통해 제2 도전막(114)은 제1 도전막(104)과 접속된다.
도 2e 및 도 3e를 참조하면, 후속한 공정에서 원하는 높이의 플로팅 게이트 가 형성되도록 제2 도전막(114)을 일정 두께만큼 식각하여 평탄화한다. 이로써, 제2 도전막(114)이 콘택홀(112) 내부에만 잔류되고, 제2 도전막(114) 사이에 형성된 희생절연막(110)의 표면이 노출되면서 희생절연막(110)으로 인해 제2 도전막(114)이 격리된다. 여기서, 평탄화는 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정 또는 에치백(etchback) 공정으로 실시할 수 있으며, 바람직하게 CMP 공정으로 실시한다.
도 2f 및 도 3f를 참조하면, 희생절연막(110)을 제거하기 위한 식각 공정을 실시한다. 희생절연막(110)은 습식 식각 공정으로 제거하며, 바람직하게 제2 도전막(114) 및 제1 도전막(104)보다 희생절연막(110)에 대해 식각 선택비가 높은 BOE 또는 HF를 이용하여 딥 아웃(dip out) 공정으로 희생절연막(110)만을 선택적으로 제거한다.
이로써, 제2 도전막(114)의 외벽이 노출되어 제2 도전막(114)은 원기둥의 형상을 드러내게 되고, 제2 도전막(114)이 형성되지 않은 영역의 제1 도전막(104)의 가장 자리 표면 및 소자 분리막(108)의 외벽이 노출된다. 이때, 제2 도전막(114)이 원주형으로 형성됨에 따라 제1 도전막(104)의 표면이 노출되는 영역이 발생하게 되는데, 이렇게 표면 일부가 노출된 제1 도전막(104)으로 인해 후속한 공정에서 유전체막 형성 시 기존에 비해 유전체막의 표면적(surface area)을 증가시킬 수 있다.
또한, 제2 도전막(114)이 원주형으로 형성됨에 따라 이후에 플로팅 게이트 형성 시 인접한 플로팅 게이트 간 거리를 넓힐 수 있고, 인접한 워드 라인 간 플로팅 게이트의 마주보는 면적을 감소시킴으로써, 인접한 셀 간 간섭 커패시터(interference capacitor)에 의한 간섭 효과(interference effect)를 최소화할 수 있다.
한편, 희생절연막(110)을 식각하는 과정에서 소자 분리막(108)이 일부 두께만큼 식각되어 유효 산화막 높이(EFH)가 낮아질 수 있다. 그러나, 초기에 소자 분리막(108)이 제1 도전막(104)보다 돌출되어 형성되므로 EFH가 낮아지더라도 터널 산화막(102) 이하로는 낮아지기 않기 때문에 셀 특성이 열화되는 것을 방지할 수 있다.
도 2g 및 도 3g를 참조하면, 제1 도전막(104), 원주형의 제2 도전막(114) 및 소자 분리막(108) 상에 유전체막(116) 및 컨트롤 게이트용 제3 도전막(미도시)을 순차적으로 형성한다. 유전체막(116)은 산화막, 질화막 및 산화막(Oxide-Nitride-Oxide; ONO) 적층 구조로 형성한다. 제3 도전막은 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성할 수 있다.
상기한 바와 같이, 유전체막(116) 형성 시 원주형의 제2 도전막(114) 표면 뿐만 아니라 가장 자리가 노출된 제1 도전막(104)의 표면에도 유전체막(116)이 형성되므로 유전체막(116)의 표면적이 증가되고, 이로 인해 제3 도전막과 유전체막(116)의 계면 면적이 증가되게 된다.
이후, 통상적인 식각 공정으로 소자 분리막(108)과 교차하도록 제3 도전막, 유전체막(116) 및 제1 도전막(104)을 순차적으로 패터닝한다. 이로써, 제3 도전막으로 이루어지는 컨트롤 게이트(118)가 형성되고, 제1 도전막(104)과 원주형의 제2 도전막(114)의 적층 구조로 이루어지는 플로팅 게이트(120)가 형성된다. 이때, 플로팅 게이트(120)와 컨트롤 게이트(118) 간에 계면 면적이 증가되어 커플링 비(coupling ratio)가 향상됨에 따라 셀의 동작전압을 낮추거나 프로그램(program)/소거(erase) 속도를 개선할 수 있다.
또한, 원주형의 플로팅 게이트(120)에 의해 인접한 워드 라인 간 플로팅 게이트의 마주 보는 면적이 감소되고, 인접한 플로팅 게이트 간 거리가 넓어져서 인접한 셀 간에 간섭 커패시터에 의한 간섭 효과를 최소화하여 인접한 워드 라인 간의 프로그램 문턱 전압(Threshold Voltage; Vth) 분포를 최소화할 수 있다.
도 4는 본 발명의 제2 실시예에 따른 플래시 메모리 소자의 레이 아웃도이고, 도 5a 내지 도 5d는 도 4의 제조 방법을 설명하기 위하여 공정 순서대로 도시한 레이 아웃도이며, 도 6a 내지 도 6d는 도 4의 선 B-B'로 절취한 상태의 제조 방법을 설명하기 위하여 공정 순서대로 도시한 단면도이다.
도 4를 참조하면, 반도체 기판(100)의 활성 영역에는 터널 산화막(미도시) 및 제1 도전막(104)과 제1 도전막(104) 상에 실린더(cylinder)형의 제2 도전막(114)으로 이루어지는 플로팅 게이트(120)가 형성되고, 소자 분리 영역에는 소자 분리막(108)이 형성되어 활성 영역과 소자 분리 영역이 정의된다. 그리고, 플로팅 게이트(120) 상에는 소자 분리막(108)과 교차되어 컨트롤 게이트(118)가 형성된다. 이때, 플로팅 게이트(120)와 컨트롤 게이트(118)는 유전체막(미도시)에 의해 격리 된다.
도 5a 및 도 6a를 참조하면, 도 2c 및 도 3c에서와 같이 희생절연막(110) 내에 제1 도전막(104)의 표면 일부를 노출시키는 콘택홀(112)이 형성된 후 콘택홀(112)의 일부가 채워지도록 콘택홀(112)을 포함하는 희생절연막(110) 상에 플로팅 게이트용 제2 도전막(114)을 형성한다. 제2 도전막(114)은 플래시 메모리 소자의 플로팅 게이트를 형성하기 위한 것으로, 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성할 수 있으며, 바람직하게 폴리실리콘막으로 형성한다.
구체적으로, 제2 도전막(114)은 콘택홀(112)의 지름의 1/5 이상, 1/2 미만의 두께를 갖도록 형성하여 콘택홀(112)의 중앙 부분에 제2 도전막(114)이 채워지지 않은 빈 공간의 홈(미도시)이 발생되도록 한다. 제2 도전막(114)은 CVD 방법 또는 PVD 방법으로 형성할 수 있다. 이로써, 콘택홀(112)을 통해 제2 도전막(114)은 제1 도전막(104)과 접속된다.
도 5b 및 도 6b를 참조하면, 후속한 공정에서 원하는 높이의 플로팅 게이트가 형성되도록 제2 도전막(114)을 일정 두께만큼 식각하여 평탄화한다. 이로써, 제2 도전막(114)이 콘택홀(112) 내부에 실린더 형상으로 잔류되고, 제2 도전막(114) 사이에 형성된 희생절연막(110)의 표면이 노출되면서 희생절연막(110)으로 인해 제2 도전막(114)이 격리된다. 여기서, 평탄화는 CMP 공정 또는 에치백(etchback) 공정으로 실시할 수 있으며, 바람직하게 CMP 공정으로 실시한다.
도 5c 및 도 6c를 참조하면, 희생절연막(110)을 제거하기 위한 식각 공정을 실시한다. 희생절연막(110)은 습식 식각 공정으로 제거하며, 바람직하게 제2 도전 막(114) 및 제1 도전막(104)보다 희생절연막(110)에 대해 식각 선택비가 높은 BOE 또는 HF를 이용하여 딥 아웃(dip out) 공정으로 희생절연막(110)만을 선택적으로 제거한다.
이로써, 제2 도전막(114)의 외벽이 노출되어 제2 도전막(114)은 실린더 형상을 드러내게 되고, 제2 도전막(114)의 폭이 제1 도전막(104)보다 좁은 폭을 갖으면서 제1 도전막(104)의 중앙부에 형성됨에 따라 제1 도전막(104)의 가장 자리 영역의 표면이 노출되고, 소자 분리막(108)의 외벽이 노출된다.
이렇게, 제2 도전막(114)이 실린더형으로 형성됨에 따라 제2 도전막(114)의 표면적이 현저하게 증가되고, 동시에 제1 도전막(104)의 표면이 노출되는 영역이 발생함에 따라 후속한 공정에서 유전체막 형성 시 기존에 비해 유전체막의 표면적을 증가시킬 수 있다.
또한, 제2 도전막(114)이 제1 도전막(104)보다 좁은 폭을 갖는 실린더형으로 형성됨으로써 이후에 플로팅 게이트 형성 시 인접한 플로팅 게이트 간 거리를 넓힐 수 있고, 인접한 워드 라인 간 플로팅 게이트의 마주보는 면적을 감소시켜 인접한 셀 간 간섭 커패시터에 의한 간섭 효과를 최소화할 수 있다.
한편, 희생절연막(110)을 식각하는 과정에서 소자 분리막(108)이 일부 두께만큼 식각되어 유효 산화막 높이(EFH)가 낮아질 수 있다. 그러나, 초기에 소자 분리막(108)이 제1 도전막(104)보다 돌출되어 형성되므로 EFH가 낮아지더라도 터널 산화막(102) 이하로는 낮아지기 않기 때문에 셀 특성이 열화되는 것을 방지할 수 있다.
도 5d 및 도 6d를 참조하면, 제1 도전막(104), 실린더형의 제2 도전막(114) 및 소자 분리막(108) 상에 유전체막(116) 및 컨트롤 게이트용 제3 도전막(미도시)을 순차적으로 형성한다. 유전체막(116)은 ONO 적층 구조로 형성한다. 제3 도전막은 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성할 수 있다.
상기한 바와 같이, 유전체막(116) 형성 시 실린더형의 제2 도전막(114) 내, 외부 표면 뿐만 아니라 노출된 제1 도전막(104)의 표면에도 유전체막(116)이 형성되므로 유전체막(116)의 표면적이 증가되고, 이로 인해 제3 도전막과 유전체막(116)의 계면 면적이 증가되게 된다.
이후, 통상적인 식각 공정으로 소자 분리막(108)과 교차하도록 제3 도전막, 유전체막(116) 및 제1 도전막(104)을 순차적으로 패터닝한다. 이로써, 제3 도전막으로 이루어지는 컨트롤 게이트(118)가 형성되고, 제1 도전막(104)과 실린더형의 제2 도전막(114)의 적층 구조로 이루어지는 플로팅 게이트(120)가 형성된다. 이때, 플로팅 게이트(120)와 컨트롤 게이트(118) 간에 계면 면적이 증가되어 커플링 비가 향상됨에 따라 셀의 동작전압을 낮추거나 프로그램/소거 속도를 개선할 수 있다.
또한, 실린더형 플로팅 게이트(120)에 의해 인접한 워드 라인 간 플로팅 게이트의 마주보는 면적이 감소되고, 인접한 플로팅 게이트 간 거리가 넓어져 인접한 셀 간의 간섭 커패시터에 의한 간섭 효과를 최소화하여 인접한 워드 라인 간의 프로그램 문턱 전압(Vth) 분포를 최소화할 수 있다.
더불어, 본 발명의 제1 및 제2 실시예에서는 고집적화된 플래시 메모리 소자에 있어서 유전체막의 물리적인 두께를 줄이면서도 커플링 비를 확보할 수 있는 고 유전물질(high-k material)을 사용하지 않고도 기존의 ONO 적층구조를 그대로 채용할 수 있어 투자 절감 및 손쉽게 신뢰성 있는 기술 채택이 가능해진다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
상술한 바와 같이 본 발명은 다음과 같은 효과가 있다.
첫째, 플로팅 게이트를 원주형 또는 실린더형으로 형성함으로써, 플로팅 게이트와 컨트롤 게이트 간에 계면 면적을 증가시켜 커플링 비를 향상시킴에 따라 셀의 동작전압을 낮추거나 프로그램/소거 속도를 개선할 수 있다.
둘째, 원주형 또는 실린더형의 플로팅 게이트를 형성하여 인접한 워드 라인 간 플로팅 게이트의 마주보는 면적을 감소시키고, 인접한 플로팅 게이트 간 거리를 넓힘으로써, 인접한 셀 간 간섭 커패시터에 의한 간섭 효과를 최소화하여 인접한 워드 라인 간의 프로그램 문턱 전압(Vth) 분포를 최소화할 수 있다.
섯째, 고집적화된 플래시 메모리 소자에 있어서 유전체막의 물리적인 두께를 줄이면서도 커플링 비를 확보할 수 있는 고유전물질(high-k material)을 사용하지 않고도 기존의 ONO 적층구조를 그대로 채용할 수 있어 투자 절감 및 손쉽게 신뢰성 있는 기술 채택이 가능해진다.

Claims (16)

  1. 삭제
  2. 반도체 기판의 활성 영역에 형성된 터널 산화막;
    상기 터널 산화막 상에 형성되며, 제1 도전막과 실린더형으로 형성된 제2 도전막의 적층 구조로 이루어지는 플로팅 게이트;
    소자 분리 영역의 트렌치 내에 형성된 소자 분리막;
    상기 플로팅 게이트 및 상기 소자 분리막 상에 형성된 유전체막; 및
    상기 소자 분리막과 교차하면서 상기 플로팅 게이트와 대응되는 상기 유전체막 상에 형성된 컨트롤 게이트를 포함하는 비휘발성 메모리 소자.
  3. 제 2 항에 있어서,
    상기 제1 도전막 및 상기 제2 도전막 각각은 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성되는 비휘발성 메모리 소자.
  4. 제 2 항에 있어서,
    상기 유전체막은 산화막, 질화막 및 산화막의 적층 구조로 형성되는 비휘발성 메모리 소자.
  5. 제 2 항에 있어서,
    상기 소자 분리막은 상기 활성 영역의 반도체 기판보다 높게 형성되는 비휘발성 메모리 소자.
  6. 활성 영역에 터널 산화막 및 제1 도전막이 형성되고, 소자 분리 영역에 상기 제1 도전막보다 높게 돌출된 소자 분리막이 형성되는 반도체 기판이 제공되는 단계;
    상기 제1 도전막 및 상기 소자 분리막 상에 희생절연막을 형성하는 단계;
    상기 제1 도전막의 표면 일부를 노출시키는 콘택홀이 형성되도록 상기 희생절연막을 식각하는 단계;
    상기 콘택홀 내부에 제2 도전막을 형성하는 단계;
    상기 희생절연막을 제거하는 단계; 및
    상기 제2 도전막, 상기 제1 도전막 및 상기 소자 분리막 상에 유전체막 및 제3 도전막을 형성한 후 상기 제3 도전막, 상기 유전체막, 및 상기 제1 도전막을 패터닝하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제1 도전막 및 상기 제2 도전막 각각은 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성되는 비휘발성 메모리 소자의 제조 방법
  8. 제 6 항에 있어서,
    상기 희생절연막은 PSZ(polysilazane) 계열의 물질 또는 산화막 계열의 물질로 형성되는 비휘발성 메모리 소자의 제조 방법.
  9. 제 6 항에 있어서, 상기 제2 도전막을 형성하는 단계에 있어서,
    상기 제2 도전막은 상기 콘택홀이 완전히 채워지도록 형성되거나 상기 콘택홀의 표면을 따라 상기 콘택홀 지름의 1/5 이상, 1/2 미만의 두께로 형성되는 비휘발성 메모리 소자의 제조 방법.
  10. 제 6 항에 있어서,
    상기 제2 도전막은 원하는 높이의 플로팅 게이트가 형성되도록 화학적 기계적 연마 공정 또는 에치백 공정으로 식각되는 비휘발성 메모리 소자의 제조 방법.
  11. 제 6 항에 있어서,
    상기 희생절연막은 상기 제1 도전막 및 상기 제2 도전막에 비해 상기 희생절연막에 대한 식각 선택비가 높은 BOE 또는 HF를 이용한 식각 공정으로 제거되는 비휘발성 메모리 소자의 제조 방법.
  12. 제 6 항에 있어서, 상기 희생절연막 제거 후,
    상기 제2 도전막은 상기 제1 도전막보다 좁은 폭을 갖는 원주형 또는 실린더형으로 형성되는 비휘발성 메모리 소자의 제조 방법.
  13. 제 12 항에 있어서,
    상기 제1 도전막 및 상기 제2 도전막은 플로팅 게이트로 형성되는 비휘발성 메모리 소자의 제조 방법.
  14. 제 6 항에 있어서,
    상기 희생절연막 제거 단계에서 상기 소자 분리막의 일부도 함께 식각되는 비휘발성 메모리 소자의 제조 방법.
  15. 제 14 항에 있어서,
    상기 소자 분리막은 상기 활성 영역의 반도체 기판보다 높게 형성되는 비휘발성 메모리 소자의 제조 방법.
  16. 제 6 항에 있어서,
    상기 유전체막은 산화막, 질화막 및 산화막의 적층 구조로 형성되는 비휘발성 메모리 소자의 제조 방법.
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