CN112466890A - 一种3d nand存储器件及其制造方法 - Google Patents
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Abstract
本发明提供一种3D NAND存储器件及其制造方法，包括：提供衬底，衬底上形成有栅极层和绝缘层交替层叠的堆叠层，以及贯穿堆叠层的栅线缝隙，栅线缝隙暴露的衬底中形成有阵列共源掺杂区；在栅线缝隙中填充介质层，介质层中形成有间隙，间隙为真空状态；从衬底的背面形成阵列共源掺杂区的接触。这样，由于栅线缝隙中填充的介质层内形成有间隙，且间隙内为真空状态，使得介质层的击穿电压较大，从而减小相邻栅极之间的漏电风险。同时由于从衬底的背面形成阵列共源掺杂区的接触，无需在高深宽比的栅线缝隙中形成阵列共源掺杂区的接触，栅线缝隙中只需要填充隔离栅极的介质层，从而能够缩小栅线缝隙的特征尺寸。
Description
技术领域
本发明涉及半导体器件及其制造领域，特别涉及一种3D NAND存储器件及其制造方法。
背景技术
NAND存储器件是具有功耗低、质量轻且性能佳的非易失存储产品，在电子产品中得到了广泛的应用。平面结构的NAND器件已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D NAND存储器件。
在3D NAND存储器的制造工艺中，先在衬底上形成绝缘层和牺牲层的堆叠层，在堆叠层中形成沟道孔，在沟道孔中形成沟道层；而后，在堆叠层中形成栅线缝隙(gate lineslit)，在栅线缝隙暴露的衬底中形成阵列共源掺杂区(array common source，ACS)；之后，在栅线缝隙中形成阵列共源掺杂区的接触。
显然，为了减小相邻栅极之间的漏电风险，难以缩小栅线缝隙的特征尺寸(critical dimension)。
发明内容
有鉴于此，本发明的目的在于提供一种3D NAND存储器件及其制造方法，减小相邻栅极之间的漏电风险，缩小栅线缝隙的特征尺寸。
为实现上述目的，本发明有如下技术方案：
一种3D NAND存储器件的制造方法，包括：
提供衬底，所述衬底上形成有栅极层和绝缘层交替层叠的堆叠层，以及贯穿所述堆叠层的栅线缝隙，所述栅线缝隙暴露的衬底中形成有阵列共源掺杂区；
在所述栅线缝隙中填充介质层，所述介质层中形成有间隙，所述间隙为真空状态；
从所述衬底的背面形成所述阵列共源掺杂区的接触。
可选的，所述介质层包括第一介质层和第二介质层；
则所述在所述栅线缝隙中填充介质层，所述介质层中形成有间隙，包括：
在所述栅线缝隙暴露的表面上形成第一介质层；
在所述栅线缝隙中填充第二介质层，所述第二介质层中形成有间隙。
可选的，所述第二介质层的材料根据所述堆叠层的翘曲度确定。
可选的，所述在所述栅线缝隙暴露的表面上形成第一介质层包括：
在45℃～55℃条件下，利用原子层沉积方法在所述栅线缝隙暴露的表面上形成第一介质层。
可选的，所述第一介质层和所述第二介质层为相同的材料。
可选的，所述栅线缝隙侧壁的栅极层具有缺口，所述缺口和相邻的绝缘层形成沟槽；
所述在所述栅线缝隙的暴露的表面上形成第一介质层，包括：
在所述沟槽内填充第一介质层。
一种3D NAND存储器件，包括：
衬底；
所述衬底上形成有栅极层和绝缘层交替层叠的堆叠层，以及贯穿所述堆叠层的栅线缝隙，所述栅线缝隙暴露的衬底中形成有阵列共源掺杂区；
所述栅线缝隙中填充有介质层，所述介质层中形成有间隙，所述间隙为真空状态；
从所述衬底的背面贯穿至所述阵列共源掺杂区的接触。
可选的，所述介质层包括第一介质层和第二介质层；
所述栅线缝隙暴露的表面上形成有第一介质层；
所述栅线缝隙中填充有第二介质层，所述第二介质层中形成有间隙。
可选的，所述第二介质层的材料根据所述堆叠层的翘曲度确定。
可选的，所述栅线缝隙侧壁的栅极层具有缺口，所述缺口和相邻的绝缘层形成沟槽，
所述沟槽内填充有第一介质层。
本发明实施例提供的一种3D NAND存储器件的制造方法，包括：提供衬底，衬底上形成有栅极层和绝缘层交替层叠的堆叠层，以及贯穿堆叠层的栅线缝隙，栅线缝隙暴露的衬底中形成有阵列共源掺杂区；在栅线缝隙中填充介质层，介质层中形成有间隙，间隙为真空状态；从衬底的背面形成阵列共源掺杂区的接触。这样，由于栅线缝隙中填充的介质层内形成有间隙，且间隙内为真空状态，使得介质层的击穿电压较大，从而减小相邻栅极之间的漏电风险。同时由于从衬底的背面形成阵列共源掺杂区的接触，无需在高深宽比的栅线缝隙中形成阵列共源掺杂区的接触，栅线缝隙中只需要填充隔离栅极的介质层，从而能够缩小栅线缝隙的特征尺寸。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1示出了根据本发明实施例一种3D NAND存储器件的制造方法的流程示意图；
图2-9示出了根据本发明实施例一种3D NAND存储器件的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
正如背景技术的描述，现有的3D NAND存储器的制造工艺中，为了减小相邻栅极之间的漏电风险，难以缩小栅线缝隙的特征尺寸。
为此，本申请实施例提供一种3D NAND存储器件的制造方法，包括：
提供衬底，所述衬底上形成有栅极层和绝缘层交替层叠的堆叠层，以及贯穿所述堆叠层的栅线缝隙，所述栅线缝隙暴露的衬底中形成有阵列共源掺杂区；
在所述栅线缝隙中填充介质层，所述介质层中形成有间隙，所述间隙为真空状态；
从所述衬底的背面形成所述阵列共源掺杂区的接触。
为了便于理解本申请的技术方案和技术效果，以下将结合附图对具体的实施例进行详细的说明。
参考图1所示，在步骤S01中，提供衬底100，所述衬底100上形成有栅极层125和绝缘层122交替层叠的堆叠层120，以及贯穿所述堆叠层120的栅线缝隙140，所述栅线缝隙140暴露的衬底100中形成有阵列共源掺杂区150，参考图5所示。
本申请实施例中，衬底100为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等。在其它实施例中，所述半导体衬底还可以为包括其它元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其它外延结构，例如SGOI(绝缘体上锗硅)等。在本实施例中，衬底100可以为单晶硅衬底，用于支撑在其上的器件结构。
为了在衬底100上形成栅极层125和绝缘层122交替层叠的堆叠层120，可以先在衬底上形成绝缘层122和牺牲层124交替层叠的堆叠层120，绝缘层122可以为氧化硅，牺牲层124可以为氮化硅。堆叠层120的层数决定了垂直方向上存储单元的个数，例如可以为8层、32层、64层等，层数越多，器件的集成度越高。可以采用化学气相沉积、原子层沉积或其他合适的沉积方法，依次交替沉积绝缘层122和牺牲层124，以形成堆叠层120，参考图2所示。
在形成绝缘层122和牺牲层124交替层叠的堆叠层120后，可以在堆叠层120上刻蚀形成贯穿堆叠层120且暴露衬底的沟道孔132，并在沟道孔132中形成存储功能层136和沟道层138。存储功能层136可以包括依次层叠的阻挡层、电荷存储层以及隧穿(Tunneling)层。在具体的实施例中，阻挡层、电荷存储层以及隧穿层具体可以为ONO(Oxide-Nitride-Oxide)叠层，ONO叠层即氧化物、氮化物和氧化物的叠层。沟道层138可以为多晶硅层，沟道层138之间还可以形成有绝缘材料的填充层，填充层可以为氧化硅层。沟道孔132的底部还形成有外延结构134，该外延结构134通过在衬底100上外延生长半导体材料形成。
而后，可以对堆叠层120进行刻蚀形成贯穿堆叠层120的栅线缝隙140，参考图3所示。具体的，可以在堆叠层120上旋涂光刻胶层，通过曝光显影等步骤形成图案化的光刻胶层，所述光刻胶层的图案由3D NAND存储器制造工艺中用于形成栅线缝隙的掩膜板确定，以所述图案化的光刻胶层为掩蔽，刻蚀堆叠层120形成暴露衬底100的栅线缝隙140。栅线缝隙140可以贯穿堆叠层120至衬底100中，也可以贯穿堆叠层120至衬底100上。刻蚀方法可以采用RIE(反应离子刻蚀)，也可以使用其他合适的刻蚀方式，最后去除光刻胶层。
在形成栅线缝隙140后，堆叠层120中的牺牲层124在栅线缝隙140中暴露出来，可以去除堆叠层120中的牺牲层124形成镂空区域，具体的，绝缘层122为氧化硅，牺牲层124为氮化硅时，可以通过对氮化硅和氧化硅的高选择比的酸液进行，例如通常为磷酸(H3PO4)，之后对酸液进行清洗。
在去除牺牲层124后，可以在形成的镂空区域中形成栅极层125，参考图4所示，从而通过栅极层125替换原有的牺牲层124，以在存储区形成多个存储单元晶体管的上选择管(Top Selective Gate，TSG)栅极、在源端选择管区形成一个下选择管(Bottom SelectiveGate，BSG)栅极、在串选择管区形成串选择晶体管栅极。
具体的，可以先进行栅极层材料的沉积，这样绝缘层122之间填充了栅极层材料，在对栅极层材料进行回刻，使栅极层材料只存在于去除牺牲层122后形成的镂空区域中。本实施例中，在去除牺牲层124后，还可以在镂空区域的表面形成高k介电层，用于隔开绝缘层122和栅极层125，高k介电层的存在可以避免栅极层125的原子扩散到绝缘层122中，对绝缘层122具有保护作用。高k介电层例如可以为氧化铝、氧化铪等。
在具体的应用中，栅线缝隙140侧壁的栅极层125可以具有缺口，缺口和相邻的绝缘层122形成凹槽，即栅极层125可以在平行于衬底100表面的方向上相对于绝缘层122有所凹陷，绝缘层122突出于栅极层125，参考图4所示。栅极层125材料可以是钨，对栅极层材料的回刻可以使用酸液和有机溶剂的混合溶液，为了清除残留溶液对栅极层125的影响，在回刻之后，还可以进行栅线缝隙140表面的清洗。当然，栅极层材料也可以是其他可以做栅极的金属，在此不做限定。
经过以上步骤，就可以形成栅极层125和绝缘层120交替层叠的堆叠层120以及贯穿堆叠层120的栅线缝隙140。具体实施时，栅线缝隙140侧壁的栅极层125可以相对于绝缘层122构成沟槽。
随后，可以在栅线缝隙140暴露的衬底100中形成阵列共源掺杂区150，参考图5所示，阵列共源掺杂区150可以作为存储单元串的源极区，阵列共源掺杂区150可以沿字线方向延伸，且在位线方向上以预定间隔彼此间隔开。具体的，可以在栅线缝隙140暴露的衬底100中进行离子注入，从而在衬底100中形成阵列共源掺杂区150。
在步骤S02中，在所述栅线缝隙140中填充介质层160，介质层160中形成有间隙(air gap)163，所述间隙163为真空状态，参考图8所示。
本申请实施例中，在栅线缝隙140中填充介质层160，介质材料例如可以为氧化硅或其他应力小的介质材料。介质层160能够作为相邻栅极层125之间的隔离层，避免栅极层125之间的电连接，即介质层160能够作为栅线缝隙140两侧的栅极层125之间的隔离层，也可以作为沟道孔132方向上的栅极层125之间的隔离层。同时栅线缝隙140中填充的介质层160能够对堆叠结构起到一定的支撑作用。
在具体的应用中，在填充介质层160的过程中，介质材料通常不能均匀地填充于栅线缝隙140中，由于栅线缝隙140具有较大的深宽比，在填充介质材料的过程中，栅线缝隙140顶部的开口较早的闭合，导致栅线缝隙140的中间位置以及底部位置还未完全填满介质材料，从而在介质层160中产生间隙130。并且由于介质层160的填充在真空条件下进行，以避免其他气体或微颗粒混入介质层160中，影响介质层160的隔离效果等，因此形成的间隙163处于真空状态。由于真空状态的间隙163具有更低的介电常数，使得介质层160的击穿电压增大，从而减小相邻栅极层125之间的漏电风险。具体的，在栅线缝隙140顶部侧壁上的介质层160的厚度为栅线缝隙140的横向尺寸的一半时，栅线缝隙140两个侧壁上的介质层160开始接触，从而阻断栅线缝隙140中部侧壁和底部侧壁的介质层160的继续生长，因而使得栅线缝隙140中部侧壁和底部侧壁上的介质层140的厚度较薄，且未形成接触，导致栅线缝隙140中形成间隙163。
本实施例中，由于栅线缝隙140侧壁的栅极层125具有缺口，栅线缝隙140两侧的栅极层125之间的距离相对较远，栅线缝隙140两侧的绝缘层122之间的距离较近，使得栅线缝隙140两侧的绝缘层122侧壁上的介质层160接触时，栅线缝隙140两侧的栅极层125侧壁上的介质层160并未接触，从而在栅极层125之间更易产生间隙163。
此外，介质层160的材料还可以根据堆叠层120的翘曲度确定，由于堆叠层120包括多层栅极层125和多层绝缘层122，在栅极层125和绝缘层122形成过程中，每一层栅极层125和每一层绝缘层122的厚度可能会有区别，在形成堆叠层120之后导致堆叠层120存在翘曲。或者是在形成沟道结构等工艺过程中导致堆叠层120中的各层之间存在应力差，导致堆叠层120发生翘曲等。因而，在填充介质层160之前，可以先对堆叠层120的翘曲度进行测量，根据堆叠层120的翘曲度选择合适的介质材料，以调节堆叠层120的翘曲度。例如，当堆叠层120两侧相对于堆叠层120中心向上翘曲，此时可以选择介质材料为多晶硅进行栅线缝隙140的填充。当堆叠层120两侧相对于堆叠层120中心向下翘曲时，可以选择介质材料为氧化硅进行栅线缝隙140的填充。具体的，可以根据实际情况选择合适的介质材料。
介质层160包括第一介质层161和第二介质层162，第一介质层161和第二介质层162可以为相同的材料，例如为氧化硅，第一介质层161和第二介质层162也可以为不同的材料。具体的，先在栅线缝隙140暴露的表面上形成第一介质层161，参考图6所示。可以在45℃～55℃条件下，例如50℃，利用原子层沉积方法在栅线缝隙140暴露的表面上形成第一介质层161，低温条件下，在栅线缝隙140暴露的表面上形成第一介质层161能够避免在生长介质材料的过程中氧化栅极层125，避免影响栅极层125的电学性能。第一介质层161可以形成于栅线缝隙140暴露的栅极层125侧壁和绝缘层122侧壁上，以及暴露的衬底100表面。也可以形成于栅极层125缺口与相邻绝缘层122形成的沟槽中，以及暴露的衬底100表面上。而后，在栅线缝隙140中填充第二介质层162，第二介质层162中形成有间隙163，参考图7所示。本实施例中，第二介质层162的材料可以根据堆叠层120的翘曲度确定，以调节堆叠层120的翘曲度。
而后，可以进行平坦化工艺，平坦化工艺例如可以为化学机械研磨，从而，在栅线缝隙140中填充介质材料160，参考图8所示。之后，可以完成器件的其他加工工艺，例如可以在存储单元串上形成位线接触，在台阶区的台阶结构上形成台阶接触，以及在位线接触、台阶接触上分别形成互连线等。
在步骤S03，从所述衬底100的背面形成所述阵列共源掺杂区150的接触170，参考图9所示。
在进行背面工艺之前，例如在形成接触170的工艺之前，先在上述衬底100的正面上形成支撑结构，该支撑结构在后续背面工艺中起到支撑上述器件的作用，同时，起到保护正面器件的作用。
在形成所述共源掺杂区150的接触170的步骤中，具体的，首先，从衬底100的背面，进行第一衬底100的刻蚀，直至贯穿至阵列共源掺杂区150，形成接触孔，该接触孔可以贯穿到阵列共源掺杂区150上也可以进一步贯穿至阵列共源掺杂区150中，该接触孔可以为多个，间隔排布于阵列共源掺杂区150上，一并将阵列共源掺杂区150引出；而后，在接触孔的内壁上形成绝缘层(图未示出)，该绝缘层用于将接触170与衬底100隔离，绝缘层的材料例如可以为氧化硅、氮化硅或他们的叠层；而后，进行导电材料的填充并进行平坦化，从而，形成共源掺杂区110的接触170。导电材料可以为金属材料，例如可以为金属钨。
以上对本申请实施例提供的一种3D NAND存储器件的制造方法进行了详细的描述，本申请实施例还提供一种3D NAND存储器件，参考图7-9所示，包括：
衬底100；
衬底100上形成有栅极层125和绝缘层122交替层叠的堆叠层120，以及贯穿堆叠层120的栅线缝隙140，栅线缝隙140暴露的衬底100中形成有阵列共源掺杂区150；
栅线缝隙140中填充有介质层160，介质层160中形成有间隙163，间隙163为真空状态；
从衬底100的背面贯穿至阵列共源掺杂区150的接触170。
本申请实施例提供的3D NAND存储器，由于介质层160内形成有间隙163，且间隙内为真空状态，使得介质层160的击穿电压较大，从而减小相邻栅极层125之间的漏电风险。同时由于从衬底100的背面形成阵列共源掺杂区150的接触170，无需在高深宽比的栅线缝隙140中形成阵列共源掺杂区150的接触170，栅线缝隙140中只需要填充隔离栅极层125的介质层160，从而能够缩小栅线缝隙140的特征尺寸。
进一步的，介质层160可以包括第一介质层161和第二介质层162，第一介质层161形成于栅线缝隙140暴露的表面上，可以形成于栅线缝隙140暴露的栅极层125侧壁和绝缘层125侧壁上，以及暴露的衬底100表面。栅线缝隙140中填充有第二介质层162，第二介质层162覆盖于第一介质层161表面上，第二介质层162中形成有间隙，以增大介质层160的击穿电压，减小相邻栅极层125之间的漏电风险。
进一步的，第二介质层162的材料可以根据堆叠层120的翘曲度确定，以调节堆叠层120的翘曲度。
进一步的，栅线缝隙140侧壁的栅极层125具有缺口，缺口和相邻的绝缘层122形成沟槽，第一介质层161可以形成于沟槽内以及栅线缝隙140暴露的衬底100表面。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同之处。尤其，对于器件实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。
以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (10)
1.一种3D NAND存储器件的制造方法，其特征在于，包括：
提供衬底，所述衬底上形成有栅极层和绝缘层交替层叠的堆叠层，以及贯穿所述堆叠层的栅线缝隙，所述栅线缝隙暴露的衬底中形成有阵列共源掺杂区；
在所述栅线缝隙中填充介质层，所述介质层中形成有间隙，所述间隙为真空状态；
从所述衬底的背面形成所述阵列共源掺杂区的接触。
2.根据权利要求1所述的方法，其特征在于，所述介质层包括第一介质层和第二介质层；
则所述在所述栅线缝隙中填充介质层，所述介质层中形成有间隙，包括：
在所述栅线缝隙暴露的表面上形成第一介质层；
在所述栅线缝隙中填充第二介质层，所述第二介质层中形成有间隙。
3.根据权利要求2所述的方法，其特征在于，所述第二介质层的材料根据所述堆叠层的翘曲度确定。
4.根据权利要求2所述的方法，其特征在于，所述在所述栅线缝隙暴露的表面上形成第一介质层包括：
在45℃～55℃条件下，利用原子层沉积方法在所述栅线缝隙暴露的表面上形成第一介质层。
5.根据权利要求3或4所述的方法，其特征在于，所述第一介质层和所述第二介质层为相同的材料。
6.根据权利要求3或4所述的方法，其特征在于，所述栅线缝隙侧壁的栅极层具有缺口，所述缺口和相邻的绝缘层形成沟槽；
所述在所述栅线缝隙的暴露的表面上形成第一介质层，包括：
在所述沟槽内填充第一介质层。
7.一种3D NAND存储器件，其特征在于，包括：
衬底；
所述衬底上形成有栅极层和绝缘层交替层叠的堆叠层，以及贯穿所述堆叠层的栅线缝隙，所述栅线缝隙暴露的衬底中形成有阵列共源掺杂区；
所述栅线缝隙中填充有介质层，所述介质层中形成有间隙，所述间隙为真空状态；
从所述衬底的背面贯穿至所述阵列共源掺杂区的接触。
8.根据权利要求7所述的器件，其特征在于，所述介质层包括第一介质层和第二介质层；
所述栅线缝隙暴露的表面上形成有第一介质层；
所述栅线缝隙中填充有第二介质层，所述第二介质层中形成有间隙。
9.根据权利要求8所述的器件，其特征在于，所述第二介质层的材料根据所述堆叠层的翘曲度确定。
10.根据权利要求9所述的器件，其特征在于，所述栅线缝隙侧壁的栅极层具有缺口，所述缺口和相邻的绝缘层形成沟槽，
所述沟槽内填充有第一介质层。
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