KR20120123600A - 메모리 셀 어레이 형성 방법, 복수의 전계 효과 트랜지스터 형성 방법, 소스/드레인 영역 및 분리 트렌치 형성 방법, 및 기판 내로 일련의 이격 트렌치 형성 방법 - Google Patents

메모리 셀 어레이 형성 방법, 복수의 전계 효과 트랜지스터 형성 방법, 소스/드레인 영역 및 분리 트렌치 형성 방법, 및 기판 내로 일련의 이격 트렌치 형성 방법 Download PDF

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Abstract

기판 내에 일련의 이격 트렌치를 형성하는 방법은, 기판 위에 복수의 이격 라인을 형성하는 단계를 포함한다. 이격 라인의 대향 측부 상에 이방성으로 식각된 측벽 스페이서가 형성된다. 각각의 라인은 각 라인의 가장 인접한 라인들 사이에서 스페이서 중 가장 인접한 스페이서 사이의 공간의 최소 폭보다 큰 최대 폭을 갖는다. 이격 라인들은 제거되어, 스페이서 사이에서 일련의 교번하는 제 1 및 제 2 마스크 개구부를 형성한다. 상기 제 1 마스크 개구부는 이격 라인들이 위치했던 위치에 배치되고 제 2 마스크 개구부보다 넓다. 교번하는 제 1 및 제 2 마스크 개구부를 통해 기판 내로 교번하는 제 1 및 제 2 트렌치가 동시에 식각되어, 제 2 트렌치에 비해 기판 내에서 넓고 깊게 제 1 트렌치를 형성한다. 다른 구현예 및 실시예도 개시된다.

Description

메모리 셀 어레이 형성 방법, 복수의 전계 효과 트랜지스터 형성 방법, 소스/드레인 영역 및 분리 트렌치 형성 방법, 및 기판 내로 일련의 이격 트렌치 형성 방법 {METHODS OF FORMING AN ARRAY OF MEMORY CELLS, METHODS OF FORMING A PLURALITY OF FIELD EFFECT TRANSISTORS, METHODS OF FORMING SOURCE/DRAIN REGIONS AND ISOLATION TRENCHES, AND METHODS OF FORMING A SERIES OF SPACED TRENCHES INTO A SUBSTRATE}
여기서 개시되는 실시예는 메모리 셀 어레이 형성 방법, 복수의 전계 효과 트랜지스터 형성 방법, 소스/드레인 영역 및 분리 트렌치 형성 방법, 및 기판 내로 일련의 이격 트렌치 형성 방법에 관한 것이다.
집적 회로는 반도성 기판 내에서, 그리고 반도성 기판에 걸쳐 제조될 수 있다. 회로의 개별 소자 구성요소들은 반도성 기판 내에서, 및/또는 반도성 기판에 걸쳐 형성되는 유전체 또는 다른 절연체에 의해 타 소자 구성요소로부터 분리되거나 전기적으로 절연될 수 있다. 절연의 한가지 형태는 통상적으로 트렌치 분리로 불리며, 트렌치들이 반도성 기판 물질 내로 식각되고 이어서 하나 이상의 유전 물질로 충전된다.
집적 회로는 많은 기능을 갖도록 제조될 수 있고, 커패시터, 트랜지스터, 저항기, 다이오드, 등과 같은 다양한 종류의 전자 소자들을 포함할 수 있다. 일 타입의 회로는 개별 메모리 셀들의 어레이를 포함하는 메모리 회로다. 일부 메모리 회로에서, 개별 메모리 셀은 전계 효과 트랜지스터 및 전하 저장 소자, 예를 들어, 커패시터를 포함한다.
집적 회로 제조시, 여러 종류의 마스킹 및 증착 단계가 사용된다. 더 많은 증착 단계 및/또는 마스킹 단계를 요구하는 프로세스에 비해 증착 단계 및/또는 마스킹 단계를 축소시킬 수 있는 공정이 선호될 수 있다.
도 1은 발명의 일 실시예에 따른 프로세스의 기판 조각의 개략적 도면이다.
도 2는 도 1에서 도시되는 공정에 이어지는 공정 단계에서 도 1의 기판의 도면이다.
도 3은 도 2에 도시되는 공정에 이어지는 공정 단계에서 도 2의 기판의 도면이다.
도 4는 도 3에 도시되는 공정에 이어지는 공정 단계에서 도 3의 기판의 도면이다.
도 5는 도 4에 도시되는 공정에 이어지는 공정 단계에서 도 4의 기판의 도면이다.
도 6은 도 5에 도시되는 공정에 이어지는 공정 단계에서 도 5의 기판의 도면이다.
도 7은 도 6에 도시되는 공정에 이어지는 공정 단계에서 도 6의 기판의 도면이다.
도 8은 도 7에 도시되는 공정에 이어지는 공정 단계에서 도 7의 기판의 도면이다.
도 9는 도 8의 기판의 일부분의 확대 사시도로서, 명확한 설명을 위해 소정의 유전 물질이 제거되어 있다.
도 10은 도 8에 도시되는 공정에 이어지는 공정 단계에서 도 8의 기판의 도면이다.
도 11은 도 10의 기판 조각의 개략적 평면도로서, 도 10은 도 11의 라인(10-10)을 따라 취해진 것이다.
도 12는 발명의 일 실시예에 따른 프로세스에서 기판 조각의 개략적 도면이다.
도 13은 도 12에 도시되는 공정에 이어지는 공정 단계에서 도 12의 기판의 도면이다.
도 14는 도 13에 도시되는 공정에 이어지는 공정 단계에서 도 13의 기판의 도면이다.
메모리 셀 어레이 형성 방법의 예시적인 실시예가 도 1-11을 참조하여 처음에 설명된다. 일 실시예에서, 어레이의 개별 메모리 셀들은 전계 효과 트랜지스터 및 전하 저장 소자를 갖는다. 이와 관계없이, 발명의 일 실시예는 복수의 전계 효과 트랜지스터를 형성하는 방법을 또한 포함한다.
도 1을 참조하면, 기판 조각은 일반적으로 도면 부호(10)로 표시된다. 일 실시예에서, 이는 반도체 기판을 포함한다. 본 문서의 범주에서, "반도체 기판", 또는 "반도성 기판"은 (단독으로 또는 다른 물질을 위에 포함하는 조립체로) 반도성 웨이퍼와 같은 벌크 반도성 물질과, (단독으로 또는 다른 물질을 포함하는 조립체로) 반도성 물질층을 포함하는, 그러나 이에 제한되지 않는, 반도성 물질을 포함하는 임의의 구조물을 의미한다. "기판"은 상술한 반도성 기판을 포함한, 그러나, 이에 제한되지 않는, 임의의 지지 구조물을 의미한다. 반도체 기판(10)은 균질일 수도 있고, 비-균질일 수도 있으며, 예를 들어, 여러 다른 조성 영역 및/또는 층을 포함한다. 기판(10)은 위에 복수의 이격 라인(14, 15, 16)들을 형성하는 반도성 물질(12)을 포함한다. 예시적인 반도성 물질(12)은 단결정 또는 다결정 실리콘, 갈륨 아시나이드, 인듐 포스파이드, 또는 그외 다른 기존의, 또는 차후 개발될, 반도체 성질을 갖는 물질을 포함한다. 반도체 기판(10)은 절연 및 전도 물질과 같은 비-반도성 물질을 포함할 수 있고, 예를 들어, SOI(Semiconductor-On-Insulators) 기판을 포함할 수 있다. 도시되는 예에서, 반도성 물질(12)은 상측 도핑 영역(18) 및 하측 도핑 영역(20)을 갖는다. 하측 도핑 영역(20)은 전계 효과 트랜지스터의 채널 영역으로 기능할 것이고, 상측 도핑 영역(18)은 소스/드레인 영역으로 기능할 것이다. 추가적인 영역 또는 층이 제공될 수 있고, 영역(18, 20)은 공정에서 나중에 형성될 수 있다.
이격된 라인(14, 15, 16)들은 균질일 수도 있고, 비-균질일 수도 있으며, 예를 들어, 여러 다른 조성 영역 및/또는 층을 가질 수 있다. 예시적인 실시예에서, 이격 라인(14, 15, 16)들은 포토레지스트를 포함하거나, 본질적으로 포토레지스트로 구성되건, 포토레지스트로 구성된다. 라인(14, 15, 16)들은 하나 이상의 하드-마스크 물질을 포함할 수 있다. 더욱이, 반도성 물질과는 다른 하나 이상의 물질층이 영역(18)과 이격 라인(14, 15, 16) 사이에 기판(10)의 일부분으로 제공될 수 있다. 예는 하나 이상의 하드 마스크층 및/또는 반사 방지 코팅(가령, DARC: 실리콘-풍부 실리콘 옥시나이트라이드) 및/또는 BARC(스핀-온 유기 필름))을 포함한다. 일 실시예에서, 복수의 이격 라인은 도시되는 단면도에서 78nm의 사이 간격과 55nm의 공칭 폭을 갖는 평행 라인들의 어레이로 형성된다. 대안으로서, 라인(14, 15, 16)의 폭 및/또는 그 사이의 간격이, 서로 다를 수 있다. 다시 말해서, 모든 선폭 및 모든 간격 폭이 동일할 필요가 없다.
도 2를 참조하면, 이격 라인(14, 15, 16)들은 각자의 폭을 감소시키도록 횡방향으로 트리밍(trimming)될 수 있다. 이는 이격 라인들의 측부 및 상부로부터 대략 동등하게 물질을 제거하는 등방성 식각에 의해 수행될 수 있다. 대안으로서, 각자의 상부로부터보다는 횡방향 측부로부터 더 많은 물질을 식각하는 경향이 있는 화학 물질 및 조건이 사용될 수 있다. 대안으로서, 횡방향 측부로부터보다는 상부로부터 더 많은 물질을 식각하는 경향이 있는 화학 물질 및 조건이 사용될 수 있다. 더욱이, 어떤 횡방향 트리밍도 발생할 필요가 없다. 도 1의 특징부 폭 및 간격은 서브-리소그래피 수준일 수도 있고, 그렇지 않을 수도 있으며, 도 2의 라인 폭 및 간격이 서브-리소그래피 수준일 수도 있고, 그렇지 않을 수도 있다. 일 실시예에서, 대략 10nm가 각각의 라인(14, 15, 16)의 각각의 측벽으로부터 횡방향으로 트리밍되고, 따라서, 35nm의 라인 폭을 제공하며, 인접 라인들 간의 간격은 약 98nm다. 계속적인 설명을 위해, 라인(14, 15, 16)은 각자 최대 폭을 갖는 것으로 간주될 수 있고, 이는 서로 동일할 수도 있고 다를 수도 있으며, 35nm가 일례에 해당한다. 일례에서, 도 1의 라인(14, 15, 16)은 도 2의 라인(14, 15, 16)보다 큰 최대 폭을 개별적으로 갖는 프리커서 라인으로 간주될 수 있다. 더욱이, 횡방향 트리밍이 사용되는 실시예에서, 도 2의 라인을 생성하기 위해 도 1의 라인의 식각이 이루어져서, 후속 처리없이 요망 최대 폭을 얻을 수 있다. 대안으로서, 일례로서, 라인은 요망 최대 폭보다 작게 트리밍될 수 있고, 이어서, 요망 최대 폭까지 폭을 증가시키도록 처리될 수 있다.
도 3을 참조하면, 스페이서-형성층(24)이 기판 위에 형성되어 있다. 이는 균질일 수도 있고 비-균질일 수도 있으며, 전도성, 절연성, 및 반도성 물질 중 임의의 물질, 또는 이들의 조합을 포함할 수 있다. 예로는 실리콘 다이옥사이드, 실리콘 나이트라이드, 폴리실리콘, 및 전도성 금속 나이트라이드, 등이 있다.
도 4를 참조하면, 스페이서-형성층(24)이 이방성으로 식각되어 스페이서 라인의 대향 측부 상에 측벽 스페이서(26, 27, 28, 29, 30, 31)를 형성한다. 이는 라인들 바로 인접부 사이에 공간(32)을 남긴다. 공간(32)은 스페이서의 바로 인접부 사이에 각자의 최소 폭 Ws를 갖는 것으로 간주될 수 있다. 최소 폭 Ws는 여러 공간(32)에 대해 동일할 수도 있고, 서로 다를 수도 있다. 이와 관계없이, 일 실시예에서, 각각의 라인(14, 15, 16)은 공간(32)의 최소 폭보다 큰 최대 폭을 갖는다. 도 2의 라인(14, 15, 16)이 35nm의 최대 폭을 갖고 인접 라인들 사이의 간격이 98nm인 상술한 구체적 예에서, 일례의 최소 폭 Ws는 약 20nm이고, 각자의 공간은 약 39nm의 최대 폭을 갖는다. 이는 예를 들어, 약 39nm의 두께로 층(24)을 증착시킴으로써 달성될 수 있다. 층(24)은 스페이서(26-31) 형성을 위해 식각 중 부분적으로 마스킹될 수 있고, 또는 전혀 마스킹되지 않을 수 있다.
도 5를 참조하면, 이격 라인(14, 15, 16)(도시되지 않음)들이 스페이서(26-31) 사이로부터 제거되어, 스페이서(26-31) 사이에 교대로 제 1 및 제 2 마스크 개구부(36, 32)를 형성할 수 있다. 따라서, 아래의 기판 물질(12)을 식각하기 위해 사용될 마스크(40)가 생성된다. 제 1 마스크 개구부(36)가 이격 라인들이 먼저 위치했던 곳에 위치하고, 제 2 마스크 개구부(32)보다 넓다. 제 1 마스크 개구부(36)는 동일한 최대 폭을 가질 수도 있고, 그렇지 않을 수도 있다. 더욱이, 제 2 마스크 개구부(32)는 동일 최대 폭을 가질 수도 있고, 그렇지 않을 수도 있다. 일 실시예에서, 어레이 내 모든 제 1 마스크 개구부((36)의 최대 폭이 동일하고, 어레이 내 모든 제 2 마스크 개구부(32)의 폭이 동일하며, 제 1 마스크 개구부의 폭보다 작다.
위에서는 반도체 기판의 반도성 물질 위에 수용되는 마스크에 교번하는 제 1 및 제 2 마스크 개구부를 형성하는 한가지 기술을 설명하고 있으며, 제 1 마스크 개구부는 제 2 마스크 개구부보다 넓다. 임의의 기존의 또는 차후 개발될 기술이 사용될 수 있다. 이와 관계없이, 일 실시예에서, 제 1 마스크 개구부(36)는 제 2 마스크 개구부(32)보다 폭이 적어도 1.5배 넓고, 일 실시예에서, 제 2 마스크 개구부(32)보다 폭이 적어도 1.75배 넓다.
도 6을 참조하면, 제 1 마스크 개구부(36)를 이용하여 반도성 물질(12) 내로 (트랜지스터 사이의) 트랜지스터-간 트렌치(inter-transistor trenches)(42)를 식각하고, 제 2 마스크 개구부(32)를 이용하여 반도성 물질(12) 내로 (적어도 하나의 단일 트랜지스터 내의) 트랜지스터-내 트렌치(intra-transistor trenches)(44)를 식각한다. 트랜지스터-간 트렌치(42)는 트랜지스터-내 트렌치(44)에 비해 반도성 물질(12) 내에서 깊게 그리고 폭넓게 식각된다. 일 실시예에서, 트랜지스터-간 트렌치(42)는 트랜지스터-내 트렌치(44)에 비해 반도성 물질(12) 내에서 약 2배만큼 깊다. 단지 일례로서, 반도성 물질 내의 예시적인 트랜지스터-간 트렌치 깊이는 250nm이고, 반도성 물질 내의 예시적인 트랜지스터-내 트렌치 깊이는 125nm다. 따라서, 도시되는 얇고 깊은 트렌치를 식각하기 위해 동일한 마스크(40)가 사용된다. 일 실시예에서, 이러한 식각은 어레이 위에 추가적인 마스킹없이 수행되어, 트랜지스터-간 트렌치(42) 및 트랜지스터-내 트렌치(44)의 도시되는 식각이 동시에 수행될 수 있다.
트랜지스터-내 트렌치(44)에 비해 트랜지스터-간 트렌치(42)의 다른 트렌치 깊이는, 제 2 마스크 개구부(32)의 경우에 비해 제 1 마스크 개구부(36)의 다른 최대 개방 폭을 이용함으로써 단일 식각을 수행하면서 얻을 수 있다. 넓은 마스크 개구부를 이용하면, 좁은 마스크 개구부를 이용하는 경우에 비해 기판 물질 내에 깊은 식각이 이루어지고, 예를 들어, 식각이 플라즈마 강화 식각을 포함하는 경우에 해당한다. 예를 들어, 반도성 물질(12)이 본질적으로 도핑된 단결정 실리콘으로 구성되는 경우에, 트렌치(44)의 대략 2배 깊이의 트렌치(42)를 생성할 예시적인 식각 기술은, 약 100 sccm 내지 300 sccm 유량의 HBr, 약 100 sccm 내지 약 300 sccm 유량의 O2, 약 40℃ 내지 90℃의 기판 온도, 약 10mTorr 내지 60mTorr의 챔버 압력, 약 200W 내지 500W의 전력, 그리고, 약 200V 내지 400V의 전극 전압을 갖는 유도 연결 플라즈마 식각 반응기의 이용을 포함한다.
트랜지스터-간 트렌치(42) 및 트랜지스터-내 트렌치(44) 중 적어도 하나는 하나 이상의 유전 물질로 충전될 수 있다. 더욱이, 유전 물질이 두 트렌치 모두에 제공될 때, 이는 동일 물질로, 또는 서로 다른 물질로 충전될 수 있다. 추가적으로 또는 대안으로서, 트랜지스터-간 트렌치(42) 및 트랜지스터-내 트렌치(44) 중 일부 또는 전부가 완성된 회로 구조에 보이드 공간을 포함할 수 있다.
도 7의 예를 참조하면, 하나 이상의 유전 물질(48)이 트랜지스터-간 트렌치(42) 및 트랜지스터-내 트렌치(44) 내로 동시에 증착되어 있다. 이러한 예에서, 이러한 증착은 두 트렌치가 유전 물질(48)로 과-충전될 때까지 계속된다. 트랜지스터-간 트렌치(42) 및 트랜지스터-내 트렌치(44)에는 유전 물질(48) 증착 이전에, 예를 들어 열 성장에 의해, 유전 물질 또는 다른 물질이 추가적으로 늘어설 수 있다. 예시적인 물질(48)은 도핑된 실리콘 다이옥사이드, 도핑되지 않은 실리콘 다이옥사이드, 및/또는 실리콘 나이트라이드를 포함한다.
도 8을 참조하면, 반도성 물질(12)의 최외측 표면까지 다시 평탄화된 유전 물질(48)과, 스페이서(26-31; 도시되지 않음)가 제거되어 있다. 스페이서(26-31)는 유전 물질(480의 증착 이전에 교대로 완전히 제거될 수 있고, 또는, 완성된 집적 회로 구조의 일부분으로 부분적으로 또는 전체적으로 유지될 수 있다.
2009년 8월 20일 공개된 Werner Juengling의 미국특허출원공보 제2009/0206443호는 여기에 그 전체 내용이 포함된 것처럼 참고자료로 본 발명에 완전히 포함된다. 2009/0206443호 공보의 도 2의 구조를 생성하기 위한 제조 공정은 서로 다른 시기에 서로 다른 2개의 깊이 세트의 트렌치를 식각하였고, 유전 물질(108, 110)로 이러한 트렌치를 충전하기 위해 서로 다른 2개의 유전체 증착 단계를 이용하였다. 본 개시 내용에 따르면, 상술한 바와 같은 공정에서는, 반드시 요구되는 것은 아니지만, 서로 다른 깊이의 트렌치들이 동시에 식각 및 충전될 수 있다.
복수의 전계 효과 트랜지스터의 제조에, 또는, 추가적으로 또는 다른 방식으로 복수의 전계 효과 트랜지스터의 제조를 위해, 2009/0206443호 공보에 기재된 바와 같은 공정이 진행될 수 있다. 예를 들어, 복수의 전계 효과 트랜지스터의 제조를 위해 2009/0206443호 공보의 도 3 내지 도 27을 참조하여 설명된 공정이 진행될 수 있고, 그 중 하나는 여기서 도 9의 도면부호(50)로 표시된다. 도 9는 예를 들어, 2009/0206443호 공보의 도 3 내지 도 26과 연계하여 수행되는 공정의 결과로, 단일 트랜지스터(50)의 반도성 부분의 예시적인 반도성 물질을 도시한다. 도 9에서, 트랜지스터-간 트렌치(42) 및 트랜지스터-내 트렌치(44) 내의 분리 물질(48)(도시되지 않음)이, 설명을 돕기 위해 제거된 상태다. 트랜지스터(50)는 베이스(92)로부터 상승하는 핀(fin)(190)을 포함한다. 핀(190)은 상측 도핑 영역(18)의 깊이 아래로 연장되는 트랜지스터-내 트렌치(44)에 의해 분리되는 2개의 레그(194, 196)를 갖는 말단부를 포함한다. 도시되는 레그(194, 196)는 상측 도핑 영역(18)과, 하측 도핑 영역(20)의 상부를 모두 포함한다. 핀(190)은 일반적으로 서로에 대해 평행하거나, 일반적으로 서로에 대해 경사지거나, 일반적으로 서로에 대해 곡선을 이루는 2개의 대향 측부(200, 202)를 또한 포함한다. 핀(190)의 에지(204, 206)가 또한 도시되고, 이러한 에지는 측부(200, 202)에 대해 일반적으로 수직이며, 일반적으로 서로 평행하거나, 일반적으로 서로에 대해 경사지거나, 일반적으로 서로에 대해 곡선을 이룬다.
상측 도핑 영역(18)은, 바로 인접한 트랜지스터-간 트렌치(42) 사이에서 트랜지스터-내 트렌치(44)의 대향 측부 상에 반도성 물질(12) 내에 형성된 한 쌍의 소스/드레인 영역(56)을 구성한다. 바로 인접한 전극간 트렌치(42)들 사이에 상기 한 쌍의 소스/드레인 영역(56)의 높이 방향 내향으로 반도성 물질(12) 내에 채널 영역(208)이 제공될 수 있다. 이러한 채널 영역에 인접하여 작동가능한 게이트가 제공된다. 이는, 2개의 대향 측부(202, 200) 위에 각각 횡방향으로 수용되는 한 쌍의 게이트(184, 186)를 구성하는 것으로 도 9에 개략적으로 도시된다. 일 실시예에서, 트랜지스터(50)에 대한 게이트(184, 186) 중 적어도 하나는 트랜지스터-간 트렌치(42)에 대해 직교하여 연장되는 복수의 게이트 라인 중 하나의 일부분을 포함한다. 트랜지스터(50)는 게이트(184, 186)의 전압에 따라 소스/드레인(56) 사이의 전류 흐름을 선택적으로 제어한다. 턴-온될 때, 트랜지스터(50)는 2개의 소스/드레인 사이의 전류 흐름을 나타내는 화살표(208)에 의해 표시되는 채널을 구축한다. 채널(208)은 게이트(184, 186)로부터 발원하는 전기장에 의해 구축될 수 있다. 게이트(184, 186)는 예를 들어, 2009/0206443호 공보에 설명된 바와 같이, 다양한 패턴에 따라 여기될 수 있다.
위 설명의 도 9는 하나 이상의 게이트를 이용함으로써 채널 영역을 구축하는 방법과 트랜지스터의 일례의 실시예에 대한 것이었다. 대안의 구조 및 방법이 고려된다. 예를 들어, 게이트 유전체 및 게이트가, 예를 들어, 미국특허출원공보 제2006/0046407호의 도 33에 도시된 바와 같이, 트랜지스터-내 트렌치(44) 내에 제공될 수 있다.
메모리 셀 어레이 형성 방법의 일 실시예에서, 복수의 워드라인, 복수의 비트라인, 및 복수의 전하 저장 소자가 형성된다. 예를 들어, 도 10을 참조하면, 2개의 전계 효과 트랜지스터(50a, 50b)가 도시되며, 각각은 전하 저장 소자와 연결되고 비트라인과 연결된다. 도 10에서, 커패시터 형태의 전하 저장 소자(60)는 비트라인 BL1, BL2, BL3에서처럼 도시된다. 각각의 전하 저장 소자(60)는 개별 트랜지스터의 한 쌍의 소스/드레인 영역(56) 중 하나와 전기적으로 접촉한다. 더욱이, 도시되는 비트라인 BL1, BL2, BL3 중 하나는 개별 트랜지스터의 한 쌍의 소스/드레인 영역(56) 중 다른 하나와 전기적으로 접촉한다. 적어도 하나의 워드라인, 예를 들어, 워드라인(186)은 개별 트랜지스터의 채널 영역(208)에 인접하여 수용된다. 각각의 트랜지스터는 그 워드라인, 연결된 비트라인, 및 연결된 전자 저장 소자와 함께 조합하여, 단일 메모리 셀을 구성한다.
도 11은 도 10의 평면도를 개략적으로 도시한다.
도 4의 실시예에서, 라인(14, 15, 16)은 도시되는 단면에서 가장 인접한 라인들 사이의 스페이서들 중 가장 인접한 스페이서 사이의 간격(32)의 최소 폭보다 큰 최대 폭을 개별적으로 갖는다. 그러나, 이는 라인들 중 가장 인접한 라인 사이이에서 스페이서들 중 가장 인접한 스페이서 사이의 간격의 최소 폭보다 작은 최대 폭을 개별적으로 갖는 라인들의 경우에 역전될 수 있다. 예를 들어, 도 12는 이러한 폭 관계가 역전된, 도 4에 의해 도시되는 기판 조각에 대해 대안의 실시예의 기판 조각(10a)을 개시한다. 도 4의 실시예의 도면 부호가 도 12에 사용되고 있고, 차이점은 첨자 "a"로 표시하였다. 후속 공정은, 전계 효과 트랜지스터 및 전하 저장 소자를 개별적으로 포함하는 메모리 셀들의 어레이를 형성하는 방법을 포함한, 복수의 전계 효과 트랜지스터를 형성함에 있어서, 도 5-11과 유사하게 이루어질 수 있다. 이러한 실시예에서, 트랜지스터-간 트렌치에 대해 넓은 간격(32a)이 사용될 수 있고, 트랜지스터-내 트렌치에 대해, 라인(14a, 15a, 16a)(도 13) 제거 후 남은 간격(36a)이 사용될 수 있다. 예를 들어, 도 14는 트랜지스터-간 트렌치(42a) 및 트렌지스터내 트렌치(44a)를 도시한다. 상술한 기술들을 이용하여 메모리 셀의 다른 어레이도 제조될 수 있다.
발명의 일부 실시예는 채널 영역 및 게이트의 후속 제조에 독립적으로 반도체 기판의 반도성 물질 내의 분리 트렌치와 전계 효과 트랜지스터의 소스/드레인 영역을 형성하는 방법을 포함한다. 예를 들어, 일 실시예에서, 이러한 방법은 반도체 기판의 반도성 물질 위에 수용되는 마스크의 한 쌍의 제 1 마스크 개구부들 및 제 2 마스크 개구부를 형성하는 단계를 포함한다. 한 쌍의 제 1 마스크 개구부는 제 2 마스크 개구부보다 폭이 넓다. 제 2 마스크 개구부는 한 쌍의 제 1 마스크 개구부 사이에 수용되고, 일 실시예에서, 한 쌍의 제 1 마스크 개구부 사이의 중앙에 위치한다. 예를 들어, 도 5를 참조하면, 2개의 멀리 남아 도시되는 마스크 개구부(36)는 이러한 한 쌍의 제 1 마스크 개구부의 예로 간주될 수 있고, 그 사이에 수용되는 두 번째 마스크 개구부(32)는 마스크(40)의 제 2 마스크 개구부로 간주될 수 있다.
이러한 마스크를 이용하면, 한 쌍의 분리 트렌치 및 트랜지스터-내 트렌치가 반도성 물질 내로 식각된다. 분리 트렌치는 제 1 마스크 개구부를 통해 형성되고, 트랜지스터-내 트렌치는 제 2 마스크 개구부를 통해 형성된다. 분리 트렌치는 트랜지스터-내 트렌치에 비해 반도성 물질 내에서 더 깊고 폭넓게 식각된다. 이러한 공정이 예를 들어, 도 6에서 도시된다. 한 쌍의 소스/드레인 영역이 한 쌍의 분리 트렌치 사이에서 트랜지스터-내 트렌치의 대향 측부 상에서 반도성 물질 내에 제공된다.
발명의 실시예들은 복수의 전계 효과 트랜지스터들이 형성되는지 여부에 관계없이, 그리고, 소스/드레인 영역의 형성에 관계없이, 기판 내로 일련의 이격 트렌치를 형성하는 방법을 또한 포함한다. 이러한 방법의 예시적인 실시예들은, 반도체 기판일 수 있는, 또는 아닐 수 있는, 기판 위에 복수의 이격 라인들을 형성하는 단계를 포함한다. 이방성으로 식각된 측벽 스페이서는 이격 라인들의 대향 측부 상에 형성된다. 일 실시예에서, 개별 라인은 라인들의 가장 인접한 라인들 사이에서 스페이서 중 가장 인접한 스페이서 사이 공간의 최소 폭보다 큰 최대 폭을 갖는다. 대안으로서, 개별 라인은 라인들 중 가장 인접한 라인 사이에서 스페이서들 중 가장 인접한 스페이서 사이의 공간의 최소 폭보다 작은 최소 폭을 갖는다. 전자는 도 4에서 예로 제시되고, 후자는 도 12에서 예로 제시된다.
이격 라인들은 스페이서 사이에서 일련의 교번되는 제 1 및 제 2 마스크 개구부를 형성하기 위해 제거된다. 제 1 마스크 개구부는 이격 라인들이 앞서 위치하였던 위치에 배치된다. 일 실시예에서(즉, 도 5의 실시예에서), 제 1 마스크 개구부는 제 2 마스크 개구부보다 넓다. 다른 실시예에서(즉, 도 13의 실시예에서), 제 1 마스크 개구부는 제 2 마스크 개구부보다 좁다.
교번하는 제 1 및 제 2 트렌치가 교번하는 제 1 및 제 2 마스크 개구부를 통해 기판 내로 동시에 식각되어, 기판 내에 각각 제 1 및 제 2 트렌치를 형성하게 된다. 일 실시예에서(즉, 도 6의 실시예에서), 제 1 트렌치가 제 2 트렌치에 비해 기판 내에서 깊고 넓게 형성된다. 다른 실시예에서(즉, 도 14의 실시예에서), 제 1 트렌치는 제 2 트렌치에 비해 기판 내에 얕게 그리고 좁게 형성된다.

Claims (32)

  1. 기판 내에 일련의 이격 트렌치를 형성하는 방법에 있어서,
    기판 위에 복수의 이격 라인을 형성하는 단계와,
    이격 라인의 대향 측부 상에 이방성으로 식각된 측벽 스페이서를 형성하는 단계로서, 각각의 라인은 각 라인의 가장 인접한 라인들 사이에서 스페이서 중 가장 인접한 스페이서 사이의 공간의 최소 폭보다 큰 최대 폭을 갖는, 단계와,
    스페이서 사이에서 일련의 교번하는 제 1 및 제 2 마스크 개구부를 형성하도록 이격 라인을 제거하는 단계로서, 상기 제 1 마스크 개구부는 이격 라인들이 위치했던 위치에 배치되고 제 2 마스크 개구부보다 넓은, 단계와,
    교번하는 제 1 및 제 2 마스크 개구부를 통해 기판 내로 교번하는 제 1 및 제 2 트렌치를 동시에 식각하여, 제 2 트렌치에 비해 기판 내에서 넓고 깊게 제 1 트렌치를 형성하는 단계
    를 포함하는 기판 내에 일련의 이격 트렌치를 형성하는 방법.
  2. 청구항 1에 있어서, 이격 라인을 형성하는 단계는,
    상기 최대 폭보다 큰 폭을 개별적으로 갖는 프리커서 라인을 형성하는 단계와,
    상기 프리커서 라인의 폭을 횡방향으로 트리밍하는 단계
    를 포함하는 기판 내에 일련의 이격 트렌치를 형성하는 방법.
  3. 청구항 2에 있어서, 횡방향 트리밍은 상기 최대 폭까지 식각에 의해 이루어지는
    기판 내에 일련의 이격 트렌치를 형성하는 방법.
  4. 청구항 3에 있어서, 포토레지스트를 포함하도록 프리커서 라인을 형성하는 단계를 포함하는
    기판 내에 일련의 이격 트렌치를 형성하는 방법.
  5. 청구항 1에 있어서, 이격 라인의 제거는 제 2 마스크 개구부에 비해 적어도 1.5배 폭이 넓도록 제 1 마스크 개구부를 형성하는
    기판 내에 일련의 이격 트렌치를 형성하는 방법.
  6. 청구항 1에 있어서, 이격 라인의 제거는 제 2 마스크 개구부에 비해 적어도 1.75배 폭이 넓도록 제 1 마스크 개구부를 형성하는
    기판 내에 일련의 이격 트렌치를 형성하는 방법.
  7. 청구항 1에 있어서, 식각은 플라즈마 식각을 포함하는
    기판 내에 일련의 이격 트렌치를 형성하는 방법.
  8. 청구항 1에 있어서, 기판은 반도성 물질을 포함하고, 식각은 상기 반도성 물질 내로 제 2 트렌치 깊이의 약 2배의 깊이로 제 1 트렌치를 형성하는
    기판 내에 일련의 이격 트렌치를 형성하는 방법.
  9. 반도성 기판의 반도성 물질 내에 분리 트렌치 및 전계 효과 트랜지스터의 소스/드레인 영역을 형성하는 방법에 있어서,
    반도체 기판의 반도성 물질 위에 수용되는 마스크에 한 쌍의 제 1 마스크 개구부 및 제 2 마스크 개구부를 형성하는 단계로서, 상기 제 1 마스크 개구부는 제 2 마스크 개구부보다 넓고, 제 2 마스크 개구부는 상기 한 쌍의 제 1 마스크 개구부 사이에 수용되는, 단계와,
    마스크를 이용하여, 반도성 물질 내로 한 쌍의 분리 트렌치 및 트랜지스터-내 트렌치를 식각하는 단계로서, 상기 분리 트렌치는 제 1 마스크 개구부를 통해 형성되고, 상기 트랜지스터-내 트렌치는 제 2 마스크 개구부를 통해 형성되며, 분리 트렌치는 트랜지스터-내 트렌치에 비해 반도성 물질 내에서 깊고 넓게 식각되는, 단계와,
    상기 한 쌍의 분리 트렌치 사이에서 트랜지스터-내 트렌치의 대향 측부 상에 반도성 물질 내에 전계 효과 트랜지스터의 한 쌍의 소스/드레인 영역을 제공하는 단계
    를 포함하는 반도성 기판의 반도성 물질 내에 분리 트렌치 및 전계 효과 트랜지스터의 소스/드레인 영역을 형성하는 방법.
  10. 청구항 9에 있어서, 제 1 마스크 개구부들이 서로 동일한 최대 폭을 갖는
    반도성 기판의 반도성 물질 내에 분리 트렌치 및 전계 효과 트랜지스터의 소스/드레인 영역을 형성하는 방법.
  11. 청구항 9에 있어서, 상기 한 쌍의 분리 트렌치 및 트랜지스터-내 트렌치가 반도성 물질 내로 동시에 식각되는
    반도성 기판의 반도성 물질 내에 분리 트렌치 및 전계 효과 트랜지스터의 소스/드레인 영역을 형성하는 방법.
  12. 복수의 전계 효과 트랜지스터를 형성하는 방법에 있어서,
    반도체 기판의 반도성 물질 위에 수용되는 마스크에 교번하는 제 1 및 제 2 마스크 개구부를 형성하는 단계로서, 상기 제 1 마스크 개구부가 제 2 마스크 개구부보다 넓은, 단계와,
    마스크를 이용하여, 상기 반도성 물질 내로 트랜지스터-간 트렌치 및 트랜지스터-내 트렌치를 식각하는 단계로서, 상기 트랜지스터-간 트렌치는 제 1 마스크 개구부를 통해 형성되고, 상기 트랜지스터-내 트렌치는 제 2 마스크 개구부를 통해 형성되며, 트랜지스터-간 트렌치는 트랜지스터-내 트렌치에 비해 반도성 물질 내로 더 깊고 넓게 식각되는, 단계와,
    트랜지스터-간 트렌치들 중 가장 인접한 트랜지스터-간 트렌치 사이에서 각각의 트랜지스터-내 트렌치의 대향 측부 상에 반도성 물질 내로 한 쌍의 소스/드레인 영역을 제공하는 단계와,
    트랜지스터-간 트렌치들 중 가장 인접한 트랜지스터-간 트렌치 사이에서 상기 한 쌍의 소스/드레인 영역 내의 높이 방향 내측으로 상기 반도성 물질 내에 채널 영역을 제공하는 단계와,
    상기 채널 영역에 인접하게 게이트를 제공하는 단계
    를 포함하는 복수의 전계 효과 트랜지스터 형성 방법.
  13. 청구항 12에 있어서, 유전 물질로 트랜지스터-간 트렌치를 충전하는 단계를 포함하는
    복수의 전계 효과 트랜지스터 형성 방법.
  14. 청구항 12에 있어서, 유전 물질로 트랜지스터-내 트렌치를 충전하는 단계를 포함하는
    복수의 전계 효과 트랜지스터 형성 방법.
  15. 청구항 12에 있어서, 유전 물질로 트랜지스터-간 트렌치 및 트랜지스터-내 트렌치를 충전하는 단계를 포함하는
    복수의 전계 효과 트랜지스터 형성 방법.
  16. 청구항 15에 있어서, 충전은, 트랜지스터-간 트렌치 및 트랜지스터-내 트렌치 내로 동시에 동일한 유전 물질을 증착하는 단계를 포함하는
    복수의 전계 효과 트랜지스터 형성 방법.
  17. 청구항 16에 있어서, 트랜지스터-간 트렌치 및 트랜지스터-내 트렌치가 동일한 유전 물질로 과충전될 때까지 증착을 계속하는 단계를 포함하는
    복수의 전계 효과 트랜지스터 형성 방법.
  18. 청구항 12에 있어서, 트랜지스터-간 트렌치 및 트랜지스터-내 트렌치가 동시에 반도성 물질 내로 식각되는
    복수의 전계 효과 트랜지스터 형성 방법.
  19. 청구항 18에 있어서, 트랜지스터-간 트렌치 및 트랜지스터-내 트렌치를 유전 물질로 충전하는 단계를 포함하며, 상기 충전은 트랜지스터-간 트렌치 및 트랜지스터-내 트렌치 내로 동시에 동일한 유전 물질을 증착하는 단계를 포함하는
    복수의 전계 효과 트랜지스터 형성 방법.
  20. 청구항 19에 있어서, 트랜지스터-간 트렌치 및 트랜지스터-내 트렌치가 상기 동일한 유전 물질로 과충전될 때까지 증착을 계속하는 단계를 포함하는
    복수의 전계 효과 트랜지스터 형성 방법.
  21. 청구항 12에 있어서, 복수의 게이트 라인 중 하나의 일부분을 포함하도록 게이트를 형성하는 단계와, 트랜지스터-간 트렌치에 대해 수직으로 연장되도록 복수의 게이트 라인을 형성하는 단계를 포함하는
    복수의 전계 효과 트랜지스터 형성 방법.
  22. 청구항 21에 있어서, 복수의 게이트 라인들 중 2개의 게이트 라인의 일부분을 포함하도록 게이트를 형성하는 단계를 포함하는
    복수의 전계 효과 트랜지스터 형성 방법.
  23. 청구항 12에 있어서, 교번하는 제 1 및 제 2 마스크 개구부를 포함하는 마스크를 형성하는 단계는
    반도성 물질 위에 복수의 이격 라인을 형성하는 단계와,
    이격 라인의 대향 측부 상에 이방성으로 식각된 측벽 스페이서를 형성하는 단계로서, 각각의 라인은 라인들 중 가장 인접한 라인 사이에서 스페이서들 중 가장 인접한 스페이서 사이의 최소 폭보다 큰 최대 폭을 갖는, 단계와,
    스페이서 사이로부터 이격 라인을 제거하는 단계로서, 제 1 마스크 개구부는 이격 라인이 놓였던 위치에 배치되는, 단계
    를 포함하는 복수의 전계 효과 트랜지스터 형성 방법.
  24. 청구항 23에 있어서, 이격 라인을 형성하는 단계는,
    상기 최대 폭보다 큰 폭을 개별적으로 갖는 프리커서 라인을 형성하는 단계와,
    상기 프리커서 라인의 폭을 횡방향으로 트리밍하는 단계
    를 포함하는 복수의 전계 효과 트랜지스터 형성 방법.
  25. 전계 효과 트랜지스터 및 전하 저장 소자를 개별적으로 포함하는 메모리 셀들의 어레이를 형성하는 방법에 있어서,
    반도체 기판의 반도성 물질 위에 복수의 이격 라인을 형성하는 단계와,
    이격 라인들의 대향 측부 상에 이방성으로 식각된 측벽 스페이서를 형성하는 단계로서, 각각의 라인은 라인들 중 가장 인접한 라인 사이에서 스페이서들 중 가장 인접한 스페이서 사이의 최소 폭보다 큰 최대 폭을 갖는, 단계와,
    스페이서 사이로부터 이격 라인들을 제거하여, 스페이서 사이에 교번하는 제 1 및 제 2 마스크 개구부를 형성하는 단계로서, 상기 제 1 마스크 개구부는 이격 라인들이 놓였던 위치에 배치되고 제 2 마스크 개구부보다 넓은, 단계와,
    제 1 마스크 개구부를 이용하여 반도성 물질 내로 트랜지스터-간 트렌치를 식각하고, 제 2 마스크 개구부를 이용하여 반도성 물질 내로 트랜지스터-내 트렌치를 식각하는 단계로서, 트랜지스터-간 트렌치는 트랜지스터-내 트렌치에 비해 반도성 물질 내에서 더 깊고 넓게 식각되는, 단계와,
    트랜지스터-간 트렌치들 중 가장 인접한 트랜지스터-간 트렌치 사이에서 트랜지스터-내 트렌치들 각각의 대향 측부 상에 반도성 물질 내에 한 쌍의 소스/드레인 영역을 제공하는 단계와,
    트랜지스터-간 트렌치들 중 가장 인접한 트랜지스터-간 트렌치 사이에서 상기 한 쌍의 소스/드레인 영역의 높이 방향 내측으로 상기 반도성 물질 내에 채널 영역을 제공하는 단계와,
    복수의 워드라인, 복수의 비트라인, 및 복수의 전하 저장 소자를 형성하는 단계로서, 각각의 전하 저장 소자는 각각의 트랜지스터의 한 쌍의 소스/드레인 영역 중 하나와 전기적으로 접촉하고, 비트라인 중 하나는 상기 각각의 트랜지스터의 한 쌍의 소스/드레인 영역 중 다른 하나와 전기적으로 접촉하며, 워드라인 중 하나는 상기 각각의 트랜지스터의 채널 영역에 인접하여 수용되는, 단계
    를 포함하는 메모리 셀 어레이 형성 방법.
  26. 청구항 25에 있어서, 트랜지스터-간 트렌치 및 트랜지스터-내 트렌치가 상기 반도성 물질 내로 식각되는
    메모리 셀 어레이 형성 방법.
  27. 청구항 26에 있어서, 유전 물질로 트랜지스터-간 트렌치 및 트랜지스터-내 트렌치를 충전하는 단계를 포함하며, 상기 충전은 트랜지스터-간 트렌치 및 트랜지스터-내 트렌치 내로 동시에 동일한 유전 물질을 증착하는 단계를 포함하는
    메모리 셀 어레이 형성 방법.
  28. 청구항 27에 있어서, 트랜지스터-간 트렌치 및 트랜지스터-내 트렌치가 상기 동일한 유전 물질로 과충전될 때까지 증착을 계속하는 단계를 포함하는
    메모리 셀 어레이 형성 방법.
  29. 청구항 25에 있어서, 이격 라인을 형성하는 단계는,
    상기 최대 폭보다 큰 폭을 개별적으로 갖는 프리커서 라인을 형성하는 단계와,
    상기 프리커서 라인의 폭을 횡방향으로 트리밍하는 단계
    를 포함하는 메모리 셀 어레이 형성 방법.
  30. 청구항 29에 있어서, 포토레지스트를 포함하도록 프리커서 라인을 형성하는 단계를 포함하는
    메모리 셀 어레이 형성 방법.
  31. 전계 효과 트랜지스터 및 전하 저장 소자를 개별적으로 포함하는 메모리 셀들의 어레이를 형성하는 방법에 있어서,
    반도체 기판의 반도성 물질 위에 수용되는 마스크에 교버하는 제 1 및 제 2 마스크 개구부를 형성하는 단계로서, 제 1 마스크 개구부는 제 2 마스크 개구부보다 넓은, 단계와,
    마스크를 이용하여, 반도성 물질 내로 트랜지스터-간 트렌치 및 트랜지스터-내 트렌치를 식각하는 단계로서, 트랜지스터-간 트렌치는 제 1 마스크 개구부를 통해 형성되고, 트랜지스터-내 트렌치는 제 2 마스크 개구브를 통해 형성되며, 트랜지스터-간 트렌치는 트랜지스터-내 트렌치에 비해 반도성 물질 내에서 더 깊고 넓게 식각되는, 단계와,
    트랜지스터-간 트렌치들 중 가장 인접한 트랜지스터-간 트렌치 사이에서 트랜지스터-내 트렌치들 각각의 대향 측부 상에 반도성 물질 내에 한 쌍의 소스/드레인 영역을 제공하는 단계와,
    트랜지스터-간 트렌치들 중 가장 인접한 트랜지스터-간 트렌치 사이에서 상기 한 쌍의 소스/드레인 영역의 높이 방향 내측으로 상기 반도성 물질 내에 채널 영역을 제공하는 단계와,
    복수의 워드라인, 복수의 비트라인, 및 복수의 전하 저장 소자를 형성하는 단계로서, 각각의 전하 저장 소자는 각각의 트랜지스터의 한 쌍의 소스/드레인 영역 중 하나와 전기적으로 접촉하고, 비트라인 중 하나는 상기 각각의 트랜지스터의 한 쌍의 소스/드레인 영역 중 다른 하나와 전기적으로 접촉하며, 워드라인 중 하나는 상기 각각의 트랜지스터의 채널 영역에 인접하여 수용되는, 단계
    를 포함하는 메모리 셀 어레이 형성 방법.
  32. 기판 내로 일련의 이격 트렌치를 형성하는 방법에 있어서,
    기판 위에 복수의 이격 라인을 형성하는 단계와,
    이격 라인의 대향 측부 상에 이방성으로 식각된 측벽 스페이서를 형성하는 단계로서, 각각의 라인은 각 라인의 가장 인접한 라인 사이에서 스페이서들 중 가장 인접한 스페이서 사이의 공간의 최소 폭보다 작은 최대 폭을 갖는, 단계와,
    스페이서 사이에서 일련의 교번하는 제 1 및 제 2 마스크 개구부를 형성하도록 이격 라인을 제거하는 단계로서, 제 1 마스크 개구부는 이격 라인이 놓였던 위치에 배치되고 제 2 마스크 개구부보다 좁은, 단계와,
    교번하는 제 1 및 제 2 마스크 개구부를 통해 기판 내로 각각 교번하는 제 1 및 제 2 트렌치를 동시에 식각하여, 제 2 트랜치에 비해 얕고 좁게 제 1 트렌치를 형성하는 단계
    를 포함하는 기판 내로 일련의 이격 트렌치 형성 방법.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8039340B2 (en) 2010-03-09 2011-10-18 Micron Technology, Inc. Methods of forming an array of memory cells, methods of forming a plurality of field effect transistors, methods of forming source/drain regions and isolation trenches, and methods of forming a series of spaced trenches into a substrate
US9385132B2 (en) * 2011-08-25 2016-07-05 Micron Technology, Inc. Arrays of recessed access devices, methods of forming recessed access gate constructions, and methods of forming isolation gate constructions in the fabrication of recessed access devices
KR20130066935A (ko) * 2011-12-13 2013-06-21 에스케이하이닉스 주식회사 반도체 소자 및 이의 제조 방법
US20140110805A1 (en) * 2012-10-18 2014-04-24 Infineon Technologies Dresden Gmbh Silicon light trap devices, systems and methods
US9005463B2 (en) 2013-05-29 2015-04-14 Micron Technology, Inc. Methods of forming a substrate opening
US9559040B2 (en) * 2013-12-30 2017-01-31 International Business Machines Corporation Double-sided segmented line architecture in 3D integration
US10679186B2 (en) * 2014-03-24 2020-06-09 Job Search Television Network, Inc. Client driven applicant tracking system and associated method to manage multiple job reports
US9761486B2 (en) * 2014-03-31 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method of chip packaging
DE102014206357A1 (de) * 2014-04-03 2015-10-08 Robert Bosch Gmbh Verfahren zur Herstellung eines Substrats, Substrat, Metall-Oxid-Halbleiter-Feldeffekttransistor mit einem Substrat, mikroelektromechanisches System mit einem Substrat, und Kraftfahrzeug
CN105097686B (zh) * 2014-04-25 2018-04-13 中芯国际集成电路制造(上海)有限公司 鳍片式场效应晶体管及其制造方法
US9786551B2 (en) * 2014-04-29 2017-10-10 Stmicroelectronics, Inc. Trench structure for high performance interconnection lines of different resistivity and method of making same
US20150371889A1 (en) * 2014-06-20 2015-12-24 Applied Materials, Inc. Methods for shallow trench isolation formation in a silicon germanium layer
JP5817905B1 (ja) * 2014-12-15 2015-11-18 富士ゼロックス株式会社 半導体片の製造方法
KR102352155B1 (ko) 2015-04-02 2022-01-17 삼성전자주식회사 반도체 소자 및 그 제조방법
US10014302B1 (en) * 2016-12-27 2018-07-03 Micron Technology, Inc. Methods of forming memory arrays
US9935114B1 (en) * 2017-01-10 2018-04-03 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
CN108054211A (zh) * 2017-12-21 2018-05-18 深圳市晶特智造科技有限公司 沟槽型垂直双扩散金属氧化物晶体管及其制作方法
US10347639B1 (en) 2018-04-19 2019-07-09 Micron Technology, Inc. Integrated assemblies, and methods of forming integrated assemblies
US11101175B2 (en) * 2018-11-21 2021-08-24 International Business Machines Corporation Tall trenches for via chamferless and self forming barrier
US11145727B2 (en) * 2019-10-29 2021-10-12 Nanya Technology Corporation Semiconductor structure and method of forming the same
CN115295570B (zh) * 2022-09-26 2022-12-30 合肥晶合集成电路股份有限公司 Cmos图像传感器的制作方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5814547A (en) * 1997-10-06 1998-09-29 Industrial Technology Research Institute Forming different depth trenches simultaneously by microloading effect
US6190971B1 (en) 1999-05-13 2001-02-20 International Business Machines Corporation Formation of 5F2 cell with partially vertical transistor and gate conductor aligned buried strap with raised shallow trench isolation region
US6794268B2 (en) * 2002-07-31 2004-09-21 Intel Corporation Fabricating deeper and shallower trenches in semiconductor structures
US7071043B2 (en) 2002-08-15 2006-07-04 Micron Technology, Inc. Methods of forming a field effect transistor having source/drain material over insulative material
US6864152B1 (en) * 2003-05-20 2005-03-08 Lsi Logic Corporation Fabrication of trenches with multiple depths on the same substrate
GB0404749D0 (en) 2004-03-03 2004-04-07 Koninkl Philips Electronics Nv Trench field effect transistor and method of making it
US7442976B2 (en) * 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
US7384849B2 (en) 2005-03-25 2008-06-10 Micron Technology, Inc. Methods of forming recessed access devices associated with semiconductor constructions
US7541632B2 (en) 2005-06-14 2009-06-02 Micron Technology, Inc. Relaxed-pitch method of aligning active area to digit line
US7282401B2 (en) 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
US20070054464A1 (en) * 2005-09-08 2007-03-08 Chartered Semiconductor Manufacturing Ltd. Different STI depth for Ron improvement for LDMOS integration with submicron devices
JP2007165862A (ja) * 2005-11-15 2007-06-28 Toshiba Corp 半導体装置の製造方法
US20080113483A1 (en) * 2006-11-15 2008-05-15 Micron Technology, Inc. Methods of etching a pattern layer to form staggered heights therein and intermediate semiconductor device structures
US7859050B2 (en) * 2007-01-22 2010-12-28 Micron Technology, Inc. Memory having a vertical access device
US8563229B2 (en) * 2007-07-31 2013-10-22 Micron Technology, Inc. Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures
US8026170B2 (en) * 2007-09-26 2011-09-27 Sandisk Technologies Inc. Method of forming a single-layer metal conductors with multiple thicknesses
KR100929302B1 (ko) 2007-12-26 2009-11-27 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
US8866254B2 (en) * 2008-02-19 2014-10-21 Micron Technology, Inc. Devices including fin transistors robust to gate shorts and methods of making the same
US8273634B2 (en) 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
KR20100082170A (ko) * 2009-01-08 2010-07-16 삼성전자주식회사 실리콘 산화막 패턴 및 소자 분리막 형성 방법
KR101077453B1 (ko) 2009-03-31 2011-10-26 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
KR20100111798A (ko) 2009-04-08 2010-10-18 서울대학교산학협력단 워드라인 더블 패터닝 공정방법 및 이에 의하여 구현된 낸드 플래시 메모리 어레이
TWI396240B (zh) * 2009-05-08 2013-05-11 Anpec Electronics Corp 製造功率半導體元件的方法
US8039340B2 (en) 2010-03-09 2011-10-18 Micron Technology, Inc. Methods of forming an array of memory cells, methods of forming a plurality of field effect transistors, methods of forming source/drain regions and isolation trenches, and methods of forming a series of spaced trenches into a substrate

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