DE102014206357A1 - Verfahren zur Herstellung eines Substrats, Substrat, Metall-Oxid-Halbleiter-Feldeffekttransistor mit einem Substrat, mikroelektromechanisches System mit einem Substrat, und Kraftfahrzeug - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 90
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 230000005669 field effect Effects 0.000 title claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- 230000000873 masking effect Effects 0.000 claims abstract description 106
- 229910010271 silicon carbide Inorganic materials 0.000 claims abstract description 39
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims abstract description 38
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 19
- 238000001312 dry etching Methods 0.000 claims abstract description 8
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 7
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims description 26
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 235000012239 silicon dioxide Nutrition 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 239000013078 crystal Substances 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 claims 1
- 238000001459 lithography Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 6
- 238000003486 chemical etching Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3088—Process specially adapted to improve the resolution of the mask
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- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
- B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
- B81C1/00023—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems without movable or flexible elements
- B81C1/00055—Grooves
- B81C1/00063—Trenches
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0338—Process specially adapted to improve the resolution of the mask
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
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- Engineering & Computer Science (AREA)
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- Analytical Chemistry (AREA)
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Abstract
Strukturierte Substrate für einen Metall-Oxid-Halbleiter-Feldeffekttransistor oder ein mikroelektromechanisches System umfassen beispielsweise eine Siliziumcarbidschicht (10), auf der für ein Verfahren zur Herstellung eines Grabens eine unter Verwendung eines direktlithographisch strukturierten Fotolacks so strukturierte Maskierungsschicht (60’) aufgebracht ist, dass mindestens ein Bereich des Substrats freigelegt ist, wobei der freigelegte Bereich eine Breite aufweist, die eine in dem verwendeten Fotolack direktlithographisch minimal darstellbare Breite ist. Das Verfahren ist dadurch gekennzeichnet, dass das Verfahren die Schritte umfasst: (a) Aufbringen eines Teils (65’) einer zweiten Maskierungsschicht auf Wände der strukturierten ersten Maskierungsschicht, die an den freigelegten Bereich angrenzen, zur Verringerung der Breite des freigelegten Bereichs, und (b) Trockenätzen unter Verwendung der strukturierten ersten Maskierungsschicht (60’) und des Teils (65’) der zweiten Maskierungsschicht. So lässt sich ein Graben mit der verringerten Breite mit direktlithographisch strukturiertem Fotolack einfach und günstig herstellen.
Description
- Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung eines Substrats, ein Substrat, einen Metall-Oxid-Halbleiter-Feldeffekttransistor mit einem Substrat und ein mikroelektromechanisches System mit einem Substrat.
- Stand der Technik
- Substrate, die einen oder mehrere Gräben aufweisen, finden zunehmend Verwendung für Standardbauteile. Beispielsweise werden Leistungshalbleiter, die bis Spannungen von mehr als 1,2 kV sperren, als Graben-Metall-Oxid-Halbleiter-Feldeffekttransistor (Trench-MOSFET) unter Verwendung von solchen Substraten realisiert. Solche Leistungshalbleiter finden beispielsweise in elektromobilen Anwendungen oder in Photovoltaikanlagen Verwendung. Auch mikroelektromechanische Systeme können mit solchen Substraten realisiert werden. Für mikroelektromechanische Systeme kann das Substrat eine Siliziumdioxidschicht, eine Siliziumnitridschicht oder eine Siliziumschicht umfassen, auf der eine Siliziumcarbidschicht abgeschieden ist.
- Eine Möglichkeit, den Graben schnell und einfach herzustellen, ist die Direktlithographie. Mittels einer strukturierten Fotolackmaske wird eine Maskierungsschicht für Trockenätzen entsprechend strukturiert, sodass das Substrat in einem Bereich freigelegt wird, und anschließend wird in dem freigelegten Bereich der Graben im Substrat trocken unter Verwendung der Maskierungsschicht geätzt. Dabei hängt die benötigte Maskierungsschichtdicke von der angestrebten Tiefe des Grabens ab. Die Maskierungsschichtdicke wiederum bedingt, abhängig vom verwendeten Fotolack, die Fotolackdicke, von der nun wieder die direktlithographisch minimal darstellbare Breite des freigelegten Bereichs abhängt. Für ein Substrat mit in gegebener Schichtdicke darauf angeordneter Maskierungsschicht bestimmt also der zur direktlithographischen Strukturierung verwendete Fotolack die minimal darstellbare Breite des freigelegten Bereichs.
- Geringere Breiten können mit Stepperlithographie realisiert werden.
- Offenbarung der Erfindung
- Erfindungsgemäß wird ein Verfahren gemäß Anspruch 1 zur Herstellung eines Substrats für einen Metall-Oxid-Halbleiter-Feldeffekttransistor oder ein mikroelektromechanisches System vorgestellt. Auf dem Substrat ist für das Verfahren eine unter Verwendung eines direktlithographisch strukturierten Fotolacks so strukturierte Maskierungsschicht aufgebracht, dass mindestens ein Bereich des Substrats freigelegt ist. Dabei weist der freigelegte Bereich eine Breite auf, die eine direktlithographisch in dem verwendeten Fotolack minimal darstellbare Breite ist. Das Verfahren ist dadurch gekennzeichnet, dass es die Schritte umfasst: (a) Aufbringen eines Teils einer zweiten Maskierungsschicht auf Wände der strukturierten ersten Maskierungsschicht, die an den freigelegten Bereich angrenzen, zur Verringerung der Breite des freigelegten Bereichs, und (b) Trockenätzen unter Verwendung der strukturierten ersten Maskierungsschicht und des einen Teils der zweiten Maskierungsschicht.
- So lässt sich ein Graben mit der verringerten Breite mit direktlithographisch strukturiertem Fotolack einfach und günstig herstellen.
- In einer Ausführungsform umfasst das Verfahren konformes Aufbringen der zweiten Maskierungsschicht, wobei ein Teil der zweiten Maskierungsschicht auf den Wänden, ein weiterer Teil auf dem freigelegten Bereich und noch ein weiterer Teil auf der strukturierten ersten Maskierungsschicht aufgebracht werden, und Entfernen des weiteren Teils und des noch einen weiteren Teils durch anisotropes Trockenätzen.
- Der Teil der Maskierungsschicht auf den Wänden der strukturierten ersten Maskierungsschicht bewirkt die Verringerung der Breite des freigelegten Bereichs.
- Die erste und die zweite Maskierungsschicht können unterschiedliche Ätzraten aufweisen, sodass entweder die Wände des Grabens nach Schritt (b) mit einem Boden des Grabens keinen rechten Winkel einschließen, oder dass in Schritt (b) die strukturierte erste Maskierungsschicht vollständig entfernt wird und das Substrat anschließend auch in einem weiteren Bereich teilweise geätzt wird, der lateral neben dem Graben angeordnet ist und von dem Graben um mindestens die Hälfte der Differenz zwischen der Breite und der verringerten Breite beabstandet ist, sodass sich die Wände des Grabens über den teilweise geätzten Bereich erheben und eine Dicke haben, die mindestens die Hälfte der Differenz zwischen der Breite und der verringerten Breite beträgt.
- Das Substrat kann eine Siliziumcarbidschicht mit hexagonaler Kristallstruktur umfassen. Dann kann auf der Siliziumcarbidschicht eine moderat p-dotierte Siliziumcarbidschicht angeordnet sein, wobei auf zumindest einem Teil der moderat p-dotierten Siliziumcarbidschicht eine hoch n-dotierte Siliziumcarbidschicht angeordnet ist. Dann kann in Schritt (a) die erste Maskierungsschicht konform auf die hoch n-dotierte Siliziumcarbidschicht aufgebracht werden und durch Ätzen in Schritt (a) auch Aussparungen in der moderat p-dotierten Siliziumcarbidschicht und in der hoch n-dotierte Siliziumcarbidschicht gebildet werden, wobei die Aussparungen über dem Graben im Substrat angeordnet sind und im Querschnitt die verringerte Breite haben.
- Ein solches Substrat ist dann für einen besonders durchbruchsicheren Metall-Oxid-Halbleiter-Feldeffekttransistor geeignet. Bei einem solchen Metall-Oxid-Halbleiter-Feldeffekttransistor sind dann ein Boden und Wände des Grabens mit einem Gate-Oxid bedeckt. Weiterhin kann eine Gate-Elektrode zumindest teilweise in dem Graben über dem Dielektrikum und auch teilweise so in den Aussparungen angeordnet sein, die polykristallines Silizium umfassen, wobei durch die Anordnung in der moderat p-dotierten Siliziumcarbidschicht ein vertikaler Kanalbereich entsteht.
- So lässt sich ein Metall-Oxid-Halbleiter-Feldeffekttransistor realisieren, der durch ein besonders schmales Gate eine besonders hohe Packungsdichte ermöglicht.
- In einer Ausführungsform des Metall-Oxid-Halbleiter-Feldeffekttransistors kann das Substrat einen weiteren teilweise geätzten Bereich aufweisen, der lateral neben dem Graben angeordnet ist und von dem Graben um mindestens die Hälfte der Differenz zwischen der Breite und der verringerten Breite beabstandet ist, sodass sich die Wände des Grabens über den teilweise geätzten weiteren Bereich erheben und eine Dicke haben, die mindestens die Hälfte der Differenz zwischen der Breite und der verringerten Breite beträgt, wobei in dem weiteren teilweise geätzten Bereich ein im Verhältnis zur einer Oberfläche des Substrats tief liegender p+-Plug angeordnet ist.
- Der resultierende Metall-Oxid-Halbleiter-Feldeffekttransistor ist durch den tiefer gelegten p+-Plug noch besser vor Durchbruch geschützt.
- Erfindungsgemäß wird weiterhin ein mit dem erfindungsgemäß vorgestellten Verfahren hergestelltes Substrat vorgestellt.
- Erfindungsgemäß wird schließlich ein mikroelektromechanisches System gemäß Anspruch 10 vorgestellt. Dabei umfasst das mikroelektromechanische System ein Substrat, das mit dem erfindungsgemäß vorgestellten Verfahren hergestellt ist. Das Substrat umfasst weiterhin eine Siliziumdioxidschicht, eine Siliziumnitridschicht oder eine Siliziumschicht, auf der die Siliziumcarbidschicht abgeschieden ist. Ein Teil des Grabens oberhalb der Stufe ist vollständig in der Siliziumcarbidschicht ausgebildet.
- Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben und in der Beschreibung beschrieben.
- Zeichnungen
- Ausführungsbeispiele der Erfindung werden anhand der Zeichnungen und der nachfolgenden Beschreibung näher erläutert. Es zeigen schematisch:
-
1 ein beispielhaftes Substrat mit konform aufgebrachter erster Maskierungsschicht mit gegebener Dicke; -
2 das Substrat aus1 mit einem beispielhaft strukturierten Fotolack auf der ersten Maskierungsschicht, wobei eine Dicke des strukturierten Fotolacks im Verhältnis zu einer Dicke der Maskierungsschicht so gewählt ist, dass unter Verwendung des Fotolacks mindestens ein Bereich des Substrats direktlithographisch freigelegt werden kann und wobei eine Breite mindestens einer Struktur eine minimale Breite darstellt, mit der Fotolack in der gewählten Dicke strukturiert werden kann. -
3 das Substrat aus2 nach Strukturierung der ersten Maskierungsschicht mithilfe des Fotolacks und nach Entfernen des Fotolacks, -
4 das Substrat aus3 mit einer gemäß einem Ausführungsbeispiel der Erfindung konform über der strukturierten ersten Maskierungsschicht abgeschiedenen zweiten Maskierungsschicht, -
5 das Substrat aus4 nach teilweisem Entfernen der zweiten Maskierungsschicht gemäß dem Ausführungsbeispiel der Erfindung, -
6 ein Beispiel der erfindungsgemäß durch weiteres Ätzen des Substrats aus5 herstellbaren Gräben im Substrat mit der verringerten Breite, -
7 das Substrat aus4 nach teilweisem Entfernen der zweiten Maskierungsschicht, wobei die zweite Maskierungsschicht eine größere Ätzrate aufweist als die erste Maskierungsschicht, gemäß einem weiteren Ausführungsbeispiel der Erfindung, -
8 die durch weiteres Ätzen des Substrats aus7 entstehenden Strukturen im Substrat gemäß dem weiteren Ausführungsbeispiel der Erfindung, -
9 die durch noch weiteres Ätzen des Substrats aus8 herstellbaren Gräben im Substrat mit der verringerten Breite, -
10 das Substrat aus4 nach teilweisem Entfernen der zweiten Maskierungsschicht, wobei die zweite Maskierungsschicht eine geringere Ätzrate aufweist als die erste Maskierungsschicht, gemäß noch einem weiteren Ausführungsbeispiel der Erfindung -
11 die durch weiteres Ätzen des Substrats aus10 entstehenden Strukturen im Substrat gemäß dem noch einen weiteren Ausführungsbeispiel der Erfindung, -
12 die durch noch weiteres Ätzen des Substrats aus11 herstellbaren Gräben im Substrat mit der verringerten Breite, und -
13 Ausschnitt eines Metall-Oxid-Halbleiter-Feldeffekttransistors mit drei dargestellten Zellen, deren Gate-Elektroden in Gräben im Substrat angeordnet sind, von denen zwei beispielhaft in12 gezeigt sind. - Ausführungsformen der Erfindung
- Die
1 ,2 ,3 ,4 ,5 und6 zeigen beispielhafte Strukturen eines Substrats, vor, während und nach der Herstellung eines Grabens in einem Substrat unter Verwendung eines direktlithographisch strukturierten Fotolacks, wobei der Graben eine gegenüber einer gegebenen Breite verringerte Breite hat. Die gegebene Breite ist dabei durch die Tiefe des Grabens bestimmt, der eine Schichtdicke einer Maskierungsschicht erfordert, um bis in diese Tiefe trocken geätzt werden zu können. Die Schichtdicke der Maskierungsschicht erfordert wiederum für einen gegebenen Fotolack eine entsprechende Schichtdicke, damit die Maskierungsschicht so strukturiert werden kann, dass Bereiche des Substrats freigelegt sind. Diese entsprechende Schichtdicke bedingt eine direktlithographisch minimal darstellbare Breite des freigelegten Bereichs. - Ein beispielhaftes Ausgangsmaterial für das beispielhafte Herstellungsverfahren des Grabens ist eine n-dotierte Siliziumcarbidschicht mit hexagonaler Kristallstruktur (4H-SiC-Substrat) und eine niedrig n-dotierte epitaktische Siliziumcarbid-Driftzone (n-Driftzone)
10 , zwischen denen eine n-dotierte Siliziumcarbidpufferschicht angeordnet ist. Darauf aufbauend ist eine moderat p-dotierte Siliziumcarbidschicht (p–-Schicht)20 epitaktisch aufgewachsen oder implantiert. Darauf ist eine hoch n-dotierte Siliziumcarbidschicht (n+-Source)30 epitaktisch aufgewachsen oder implantiert. Diese n-dotierte Siliziumcarbidschicht30 dient als Source-Anschluss. Eine Rückseite des 4H-SiC-Substrats10 dient als Drain-Anschluss. - In einer beispielhaften Ausführungsform der Erfindung, wird beispielsweise in einem ersten Schritt eine erste Maskierungsschicht
60 , beispielsweise Siliziumdioxid, konform abgeschieden oder anderweitig aufgebracht. Die resultierende Struktur ist in1 dargestellt. - Dann wird beispielsweise in einem zweiten Schritt ein Fotolack
70 über die erste Maskierungsschicht60 mit einer Dicke abgeschieden und mittels Direktlithographie eine Strukturierung des Fotolacks70 entsprechend der minimalen Breite B1, die mittels dieses Fotolacks mit der Dicke direktlithographisch darstellbar ist, durchgeführt. Es entstehen Aussparungen75 . Die resultierende Struktur ist in2 dargestellt. - Dann wird die erste Maskierungsschicht
60 mithilfe des strukturierten Fotolacks durch Trockenätzen entsprechend strukturiert. Der strukturierte Fotolack70 hat dabei eine Schichtdicke, die so gewählt ist, dass der Fotolack70 durch das Ätzen während der gesamten ersten Ätzdauer, die zur Strukturierung der ersten Maskierungsschicht notwendig ist, nicht vollständig abgetragen wird. Der verbleibende Fotolack wird anschließend trocken- oder nasschemisch entfernt, sodass eine strukturierte erste Maskierungsschicht60’ verbleibt. Die strukturierte erste Maskierungsschicht60’ legt dann Bereiche der Oberfläche des Substrats10 mit der Breite B1 frei. Die resultierende Struktur ist in3 dargestellt. - Danach wird eine zweite Maskierungsschicht
65 konform auf die freigelegten Bereiche, auf Wände der strukturierten ersten Maskierungsschicht, die an die freigelegten Bereiche grenzen, und auf eine Oberfläche der strukturierten ersten Maskierungsschicht aufgebracht. Die freigelegten Bereiche sind nun nicht mehr freiliegend, wobei in Teilbereichen einer Breite B2, die kleiner als B1 ist, die zuvor freigelegten Bereiche nur durch die zweite Maskierungsschicht bedeckt sind. Die resultierende Struktur ist beispielhaft in4 dargestellt. - Weiteres Ätzen wird durchgeführt. Zuerst wird dabei die zweite Maskierungsschicht
65 auf der Oberfläche des Rests60’ der ersten Maskierungsschicht sowie auf den Teilbereichen entfernt. Es verbleibt der an Wänden der ersten strukturierten ersten Maskierungsschicht angeordnete Teil65’ der zweite Maskierungsschicht und die strukturierte erste Maskierungsschicht60’ . Die Breite des freigelegten Bereichs der Oberfläche des Substrats ist so auf die Breite B2 verringert. Die resultierende Struktur ist beispielhaft in5 dargestellt. - Nachdem die zweite Maskierungsschicht
65 auf der Oberfläche der strukturierten ersten Maskierungsschicht sowie auf dem Boden des vorläufigen Grabens entfernt ist, bewirkt das weitere Ätzen, dass im Substrat10 eine Struktur90 mit der Breite B2 gebildet wird, wobei B2 kleiner als B1 ist. Ist beispielsweise die minimale Breite B1 gleich 2 µm und wird die zweite Maskierungsschicht65 mit 500 nm Schichtdicke abgeschieden, so ist die Breite B2 gleich 1 µm. Der Teil65’ der zweiten Maskierungsschicht wird nach und nach von oben nach unten abgetragen. Ebenso wird die strukturierte erste Maskierungsschicht60‘ nach und nach von oben nach unten abgetragen. Sobald der Graben90 die gewünschte Gesamttiefe erreicht hat, wird das Ätzen beendet. Eventuell noch vorhandenes Material des Rests60’ und/oder des Teils65’ können dann noch nasschemisch oder durch einen geeigneten Trockenätzprozess entfernt werden. Die resultierende Struktur ist beispielhaft in6 dargestellt. - In den Graben
90 kann nun erst ein Gate-Oxid55 abgeschieden werden, welches beispielsweise den Boden des Grabens90 dünnschichtig bedeckt. Zusätzlich kann das Gate-Oxid55 Wände des Grabens90 dünnschichtig bedecken. Es ist auch möglich, in den freigelegten Bereichen vor Aufbringen der zweiten Maskierungsschicht eine Ionenimplantation in das Substrat vorzunehmen, die so neben dem Graben im Substrat angeordnet werden kann. - Schließlich kann eine Gate-Elektrode
50 aus polykristallinem Silizium in dem Graben oberhalb des Gate-Oxids55 angeordnet werden, sodass in der p–-Schicht20 ein vertikaler Kanalbereich25 entsteht. - In den
2 ,3 ,4 ,5 und6 ist ein Verfahren zur Herstellung eines Grabens in einem Substrat schematisch dargestellt, bei dem die erste und die zweite Maskierungsschicht60 ,65 eine gleiche oder ähnlich Ätzrate aufweisen, also während des Ätzens ungefähr gleich schnell abgetragen werden. - In den
7 ,8 , und9 ist ein Verfahren zur Herstellung eines Grabens in einem Substrat schematisch dargestellt, bei dem die erste Maskierungsschicht60 eine geringere Ätzrate als die zweite Maskierungsschicht65 aufweist, also während des Ätzens langsamer als die zweite Maskierungsschicht65 abgetragen wird. - Nachdem die erste Maskierungsschicht, wie oben unter Zuhilfenahme der
1 ,2 und3 beschrieben, strukturiert wurde und eine zweite Maskierungsschicht65 mit größerer Ätzrate als die erste Maskierungsschicht60 konform auf eine Oberfläche der strukturierten ersten Maskierungsschicht60’ , den freigelegten Bereich und an die freigelegten Bereiche angrenzende Wände der strukturierten ersten Maskierungsschicht60’ , aufgebracht wurde, wird die zweite Maskierungsschicht65 auf der Oberfläche der strukturierten ersten Maskierungsschicht60’ sowie auf einer Breite B2, die kleiner als B1 ist, innerhalb der vormals freigelegten Bereiche entfernt. Es verbleiben die an den angrenzenden Wänden angeordneten Teile65’ der zweiten Maskierungsschicht, zwischen denen die Breite des freigelegten Bereichs auf B2 verringert ist. Die resultierende Struktur ist beispielhaft in7 dargestellt. - Das weitere Ätzen bewirkt, dass im Substrat
10 ein Graben90 mit einer Breite B2 gebildet wird, wobei B2 kleiner als B1 ist. Gleichzeitig wird der Teil65’ der zweiten Maskierungsschicht schneller von oben nach und nach abgetragen als die strukturierte erste Maskierungsschicht60’ . Dies ist beispielhaft in8 dargestellt und führt dazu, dass die Wand des Grabens nicht senkrecht ist zum Boden des Grabens. Dabei kann durch die Wahl einer zweiten Ätzdauer der Winkel zwischen der Wand des Grabens und dem Boden des Grabens bestimmt werden, wobei ein längeres Ätzen zu einem größeren Winkel zwischen Seitenwand und Boden führt. Die Ätzung kann also, muss aber nicht immer bis zur vollständigen Entfernung der strukturierten ersten Maskierungsschicht60’ durchgeführt werden. Sobald der Graben90 die gewünschte Endform bezüglich Wandneigung und Tiefe erreicht hat, wird das Ätzen beendet. Eventuell noch vorhandenes Material der strukturierten ersten Maskierungsschicht60’ kann dann noch nasschemisch oder unter Verwendung eines geeigneten trockenchemischen Ätzschritts entfernt werden. Die resultierende Struktur ist beispielhaft in9 dargestellt. - In den
10 ,11 , und12 ist ein Verfahren zur Herstellung einer Struktur in einem Substrat schematisch dargestellt, bei dem die erste Maskierungsschicht60 eine größere Ätzrate als die zweite Maskierungsschicht65 aufweist, also während des Ätzens schneller als die zweite Maskierungsschicht65 abgetragen wird. - Nachdem die erste Maskierungsschicht, wie oben unter Zuhilfenahme der
1 ,2 und3 beschrieben, strukturiert wurde und eine zweite Maskierungsschicht65 mit geringerer Ätzrate als die erste Maskierungsschicht60 konform auf eine Oberfläche der strukturierten ersten Maskierungsschicht60‘ sowie Boden und Wände der Aussparungen aufgebracht wurde, wird die zweite Maskierungsschicht65 auf der Oberfläche der strukturierten ersten Maskierungsschicht60‘ sowie auf einer Breite B2, die kleiner als B1 ist, innerhalb der vormals freigelegten Bereiche entfernt. Es verbleiben die an den angrenzenden Wänden angeordneten Teile65’ der zweiten Maskierungsschicht, zwischen denen die Breite des freigelegten Bereichs auf B2 verringert ist. Die resultierende Struktur ist beispielhaft in10 dargestellt. - Das weitere Ätzen bewirkt, dass im Substrat
10 ein Graben90 mit einer Breite B2 gebildet wird, wobei B2 kleiner als B1 ist. Gleichzeitig wird die strukturierte erste Maskierungsschicht60‘ schneller von oben nach und nach abgetragen als der Teil65’ der zweiten Maskierungsschicht. Dies ist beispielhaft in11 dargestellt. - Ist schließlich die strukturierte erste Maskierungsschicht
60‘ komplett entfernt, bewirkt weiteres Ätzen ein Abtragen von Substrat auch in weiteren Bereichen der Substratoberfläche, die lateral neben dem Graben angeordnet und von diesem um (B1 – B2)/2, also die Hälfte der Differenz der Breiten B1 und B2, beabstandet sind. Sobald der Graben90 die gewünschte Gesamttiefe erreicht hat, wird das Ätzen beendet. Eventuell noch vorhandenes Material der zweiten Maskierungsschicht65‘ kann dann noch nasschemisch oder unter Verwendung eines geeigneten trockenchemischen Ätzschritts entfernt werden. - Die resultierende Struktur ist beispielhaft in
12 dargestellt. - Der Graben im Substrat wird dabei lateral durch über die Substratoberfläche hinausragende Substratwälle flankiert. Die herausragenden Substratwälle haben dabei eine Wanddicke von mindestens (B1 – B2)/2. Auf Seiten der Substratwälle, die den weiteren Bereichen zugewandt sind, können die herausragenden Substratwälle dabei eine von 90 Grad unterschiedliche Neigung aufweisen, wobei 360 Grad dem Vollkreis entsprechen.
-
13 zeigt beispielhaft, wie die Substratwälle vorteilhaft genutzt werden können, um tief implantierte p+-Plugs40 für Metall-Oxid-Halbleiter-Feldeffekttransistoren100 zu realisieren. Die Gräben wurden dabei in einem Schichtenstapel gebildet, der eine Drain-Elektrode5 , ein darauf angeordnetes Wafersubstrat15 , eine auf dem Wafersubstrat15 angeordnete n-dotierte epitaktische Siliziumcarbid-Driftzone10 , eine auf der Siliziumcarbid-Driftzone10 angeordnete moderat p-dotierte Siliziumcarbidschicht20 und eine n-dotierte Siliziumcarbidschicht30 (n+-Source) umfasst. Die verwendete erste Maskierungsschicht60 weist dabei eine größere Ätzrate auf als die verwendete zweite Maskierungsschicht65 . Infolgedessen umfassen die Seitenwälle der Gräben einen Teil der moderat p-dotierten Siliziumcarbidschicht20 und einen Teil der n-dotierten Siliziumcarbidschicht30 . In den Gräben ist jeweils ein dünnschichtiges Gate-Oxid55 auf Wänden und am Boden angeordnet, welches eine jeweilige Gate-Elektrode50 in dem Graben umgibt. Durch die Anordnung der Gate-Elektrode50 entsteht in der moderat p-dotierten Siliziumcarbidschicht20 ein vertikaler Kanalbereich25 . Der p+-Plug40 ist dabei in den Substratoberflächenbereichen zwischen den Seitenwällen benachbarter Strukturen implantiert. Er liegt dadurch tief im Verhältnis zur Substratoberfläche, was vorteilhaft ist für die Haltbarkeit des Gate-Oxids55 . - Als Materialien für die erste und die zweite Maskierungsschicht kommen beispielsweise Siliziumdioxid, Siliziumnitrid, Polysilizium oder Siliziumcarbid in Frage, wobei die erste und die zweite Maskierungsschicht gleiche und unterschiedliche Materialien umfassen können, auch Metall als Material für eine oder beide Maskierungsschichten ist denkbar.
Claims (10)
- Verfahren zur Herstellung eines Grabens in einem Substrat für einen Metall-Oxid-Halbleiter-Feldeffekttransistor (
100 ) oder ein mikroelektromechanisches System, auf dem für das Verfahren eine unter Verwendung eines direktlithographisch strukturierten Fotolacks (70 ) so strukturierte Maskierungsschicht (60’ ) aufgebracht ist, dass mindestens ein Bereich des Substrats freigelegt ist, wobei der freigelegte Bereich eine Breite aufweist, die eine in dem verwendeten Fotolack direktlithographisch minimal darstellbare Breite ist, dadurch gekennzeichnet, dass das Verfahren die Schritte umfasst: (a) Aufbringen eines Teils (65’ ) einer zweiten Maskierungsschicht auf Wände der strukturierten ersten Maskierungsschicht (60’ ), die an den freigelegten Bereich angrenzen, zur Verringerung der Breite des freigelegten Bereichs, und (b) Trockenätzen unter Verwendung der strukturierten ersten Maskierungsschicht (60’ ) und des Teils (65’ ) der zweiten Maskierungsschicht. - Verfahren nach Anspruch 1, wobei Schritt (a) umfasst: • konformes Aufbringen der zweiten Maskierungsschicht (
65 ), wobei der Teil (65’ ) der zweiten Maskierungsschicht auf den Wänden, ein weiterer Teil auf den freigelegten Bereich des Substrats und noch ein weiterer Teil auf die strukturierte erste Maskierungsschicht (60’ ) aufgebracht wird, und • Entfernen des weiteren Teils und des noch einen weiteren Teils durch anisotropes Trockenätzen. - Verfahren nach Anspruch 1 oder 2, wobei das Verfahren ein Implantieren von Ionen in den freigelegten Bereich des Substrats vor Schritt (a) umfasst.
- Verfahren nach einem der vorangehenden Ansprüche, wobei die erste und die zweite Maskierungsschicht so unterschiedliche Ätzraten aufweisen, dass Wände des Grabens nach Schritt (b) mit einem Boden des Grabens keinen rechten Winkel einschließen
- Verfahren nach einem der Ansprüche 1 bis 3, wobei in Schritt (b) die strukturierte erste Maskierungsschicht vollständig entfernt wird und das Substrat anschließend auch in einem weiteren Bereich teilweise geätzt wird, der lateral neben dem Graben angeordnet ist und von dem Graben um mindestens die Hälfte der Differenz zwischen der Breite und der verringerten Breite beabstandet ist, sodass sich die Wände des Grabens über den teilweise geätzten weiteren Bereich erheben und eine Dicke haben, die mindestens die Hälfte der Differenz zwischen der Breite und der verringerten Breite beträgt.
- Verfahren nach einem der vorangehenden Ansprüche, wobei das Substrat eine Siliziumcarbidschicht (
10 ) mit einer hexagonalen Kristallstruktur umfasst, wobei auf der Siliziumcarbidschicht (10 ) eine moderat p-dotierte Siliziumcarbidschicht (20 ) angeordnet ist, wobei auf zumindest einem Teil der moderat p-dotierten Siliziumcarbidschicht (20 ) eine hoch n-dotierte Siliziumcarbidschicht (30 ) angeordnet ist und wobei in Schritt (a) die erste Maskierungsschicht (60 ) konform auf die hoch n-dotierte Siliziumcarbidschicht (30 ) aufgebracht wird und durch Ätzen in Schritt (c) auch Aussparungen in der moderat p-dotierten Siliziumcarbidschicht (20 ) und in der hoch n-dotierte Siliziumcarbidschicht (30 ) gebildet werden, wobei die Aussparungen über dem Graben (90 ) im Substrat angeordnet sind und im Querschnitt die verringerte Breite haben. - Substrat, welches nach einem Verfahren nach einem der vorangehenden Ansprüche hergestellt ist.
- Metall-Oxid-Halbleiter-Feldeffekttransistor (
100 ) mit einem Substrat, wobei das Substrat mit einem Verfahren nach Anspruch 6 hergestellt ist, wobei ein Boden und Wände des Grabens (90 ) mit einem Dielektrikum bedeckt sind, wobei eine Gate-Elektrode (50 ) polykristallines Silizium umfasst und zumindest teilweise in dem Graben (90 ) über dem Dielektrikum und auch teilweise so in den Aussparungen angeordnet ist, dass in der moderat p-dotierten Siliziumcarbidschicht (20 ) ein vertikaler Kanalbereich (25 ) entsteht. - Metall-Oxid-Halbleiter-Feldeffekttransistor nach Anspruch 8, wobei das Substrat einem weiteren teilweise geätzten Bereich aufweist, der lateral neben dem Graben angeordnet ist und von dem Graben um mindestens die Hälfte der Differenz zwischen der Breite und der verringerten Breite beabstandet ist, sodass sich die Wände des Grabens über den teilweise geätzten weiteren Bereich erheben und eine Dicke haben, die mindestens die Hälfte der Differenz zwischen der Breite und der verringerten Breite beträgt, wobei in dem weiteren teilweise geätzten Bereich ein im Verhältnis zur einer Oberfläche des Substrats tief liegender p+-Plug angeordnet ist.
- Mikroelektromechanisches System mit einem Substrat nach Anspruch 7, wobei das Substrat weiterhin eine Siliziumdioxidschicht, eine Siliziumnitridschicht oder eine Siliziumschicht umfasst, auf der die Siliziumcarbidschicht abgeschieden ist.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102014206357.4A DE102014206357A1 (de) | 2014-04-03 | 2014-04-03 | Verfahren zur Herstellung eines Substrats, Substrat, Metall-Oxid-Halbleiter-Feldeffekttransistor mit einem Substrat, mikroelektromechanisches System mit einem Substrat, und Kraftfahrzeug |
PCT/EP2015/056743 WO2015150268A1 (de) | 2014-04-03 | 2015-03-27 | Verfahren zur herstellung eines substrats, substrat, metall-oxid-halbleiter-feldeffekttransistor mit einem substrat und mikroelektromechanisches system mit einem substrat |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102014206357.4A DE102014206357A1 (de) | 2014-04-03 | 2014-04-03 | Verfahren zur Herstellung eines Substrats, Substrat, Metall-Oxid-Halbleiter-Feldeffekttransistor mit einem Substrat, mikroelektromechanisches System mit einem Substrat, und Kraftfahrzeug |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102014206357A1 true DE102014206357A1 (de) | 2015-10-08 |
Family
ID=52745887
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102014206357.4A Withdrawn DE102014206357A1 (de) | 2014-04-03 | 2014-04-03 | Verfahren zur Herstellung eines Substrats, Substrat, Metall-Oxid-Halbleiter-Feldeffekttransistor mit einem Substrat, mikroelektromechanisches System mit einem Substrat, und Kraftfahrzeug |
Country Status (2)
Country | Link |
---|---|
DE (1) | DE102014206357A1 (de) |
WO (1) | WO2015150268A1 (de) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019042811A1 (de) * | 2017-08-29 | 2019-03-07 | Robert Bosch Gmbh | Vertikaler leistungstransistor mit hoher leitfähigkeit und hohem sperrverhalten |
CN112530795A (zh) * | 2020-08-21 | 2021-03-19 | 中国工程物理研究院电子工程研究所 | 基于小角度深刻蚀工艺的碳化硅功率器件终端及制作方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
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-
2014
- 2014-04-03 DE DE102014206357.4A patent/DE102014206357A1/de not_active Withdrawn
-
2015
- 2015-03-27 WO PCT/EP2015/056743 patent/WO2015150268A1/de active Application Filing
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Also Published As
Publication number | Publication date |
---|---|
WO2015150268A1 (de) | 2015-10-08 |
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