KR20120092483A - 3차원 반도체 장치 및 그 제조 방법 - Google Patents

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KR20120092483A
KR20120092483A KR1020110043618A KR20110043618A KR20120092483A KR 20120092483 A KR20120092483 A KR 20120092483A KR 1020110043618 A KR1020110043618 A KR 1020110043618A KR 20110043618 A KR20110043618 A KR 20110043618A KR 20120092483 A KR20120092483 A KR 20120092483A
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isolation trench
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trench
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박광민
장병현
윤주미
황성민
박진택
이운경
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삼성전자주식회사
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Abstract

3차원 반도체 장치의 제조 방법이 제공된다. 기판 상에 교대로 적층된 제 1 막들 및 제 2 막들을 포함하는 적층 구조체가 형성된다. 적층 구조체를 패터닝하여 적어도 하나의 분리 트렌치가 형성된다. 분리 트렌치로부터 이격되어 적층 구조체를 관통하는 채널 구조체들이 형성된다. 적층 구조체 상에, 분리 트렌치를 가로지르면서 채널 구조체들을 연결하는 상부 배선들이 형성된다. 분리 트렌치는 채널 구조체들을 형성하기 전에 형성된다.

Description

3차원 반도체 장치 및 그 제조 방법{Three Dimensional Semiconductor Memory Device and Method of Forming the Same}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 3차원적으로 배열된 메모리 셀들을 포함하는 3차원 메모리 반도체 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 메모리 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 신뢰성있는 3차원 반도체 장치 및 그 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 전기적 특성을 향상시킬 수 있는 3차원 반도체 장치를 제공하는 데 있다.
상기 기술적 과제를 해결하기 위한 반도체 장치의 제조 방법이 제공된다. 이 방법은 기판 상에, 교대로 적층된 제 1 막들 및 제 2 막들을 포함하는 적층 구조체를 형성하는 것, 상기 적층 구조체를 패터닝하여 적어도 하나의 분리 트렌치를 형성하는 것, 상기 분리 트렌치로부터 이격되어 상기 적층 구조체를 관통하는 채널 구조체들을 형성하는 것, 및 상기 적층 구조체 상에, 상기 분리 트렌치를 가로지르면서 상기 채널 구조체들을 연결하는 상부 배선들을 형성하는 것을 포함하되, 상기 분리 트렌치는 상기 채널 구조체들을 형성하기 전에 형성될 수 있다.
일부 실시예에 따르면, 상기 채널 구조체들은 반도체막을 포함하고, 상기 분리 트렌치는 상기 반도체막을 형성하기 전에 형성될 수 있다. 상기 분리 트렌치는 상기 적층 구조체를 관통하여 상기 기판을 노출하도록 형성될 수 있다. 상기 적층 구조체는 상기 분리 트렌치에 의해 상기 기판의 상면과 수평한 방향으로 상호 이격된 복수의 부 적층 구조체로 분리될 수 있다.
일부 실시예에 따르면, 상기 분리 트렌치는 상기 기판을 노출하고, 상기 노출된 기판에 제 1 불순물 영역을 형성하는 것을 더 포함할 수 있다. 상기 제 1 불순물 영역을 형성하는 것은 상기 기판에 상기 기판의 도전형과 같은 불순물들을 상기 기판의 불순물 농도보다 높은 농도로 주입하는 것을 포함할 수 있다.
일부 실시예에 따르면, 상기 분리 트렌치의 형성 전에 상기 기판의 상부에 상기 기판과 다른 도전형의 제 2 불순물 영역을 형성하는 것을 더 포함하고, 상기 제 1 불순물 영역을 형성하는 것은 상기 제 2 불순물 영역 내에 상기 제 2 불순물 영역과 동일한 도전형의 불순물들을 상기 제 2 불순물 농도보다 높은 농도로 주입하는 것을 포함할 수 있다.
일부 실시예에 따르면, 상기 분리 트렌치 내에 상기 분리 트렌치를 따라 연장되는 제 1 구조체를 형성하는 것을 더 포함할 수 있다. 상기 제 1 구조체를 형성하는 것은 상기 분리 트렌치 내에 제 1 절연 패턴을 형성하는 것을 포함할 수 있다. 상기 제 1 절연 패턴은 상기 제 2 막들과 식각 선택성있는 물질로 형성될 수 있다.
일부 실시예에 따르면, 상기 분리 트렌치에 의해 노출된 상기 기판에 제 1 불순물 영역을 형성하는 것을 더 포함하고, 상기 제 1 구조체를 형성하는 것은 상기 제 1 절연 패턴을 관통하여 상기 제 1 불순물 영역과 연결되는 콘택트 플러그를 형성하는 것을 더 포함할 수 있다. 상기 제 1 구조체를 형성하는 것은 상기 분리 트렌치 내에 상기 분리 트렌치를 따라 연장되는 제 1 도전 패턴을 형성하는 것을 포함할 수 있다. 상기 제 1 구조체를 형성하는 것은 상기 제 1 도전 패턴의 형성 전에, 상기 분리 트렌치 내에 제 1 절연 패턴을 형성하는 것, 및 상기 제 1 절연 패턴의 일부를 식각하여 상기 기판을 노출하는 것을 더 포함할 수 있다. 상기 제 1 구조체를 형성하는 것은 상기 분리 트렌치에 의하여 노출된 상기 제 1 및 제 2 막들의 측벽 상에 상기 제 1 도전 패턴을 형성하는 것을 더 포함할 수 있다.
일부 실시예에 따르면, 상기 분리 트렌치는 제 1 폭을 갖는 제 1 트렌치 영역 및 상기 제 1 폭 보다 넓은 제 2 폭을 갖는 제 2 트렌치 영역을 포함할 수 있다. 상기 제 1 트렌치 영역을 완전히 채우고 상기 제 2 트렌치 영역을 완전히 채우지 않는 제 1 패턴을 형성하는 것, 및 상기 제 1 패턴 상에 상기 제 2 트렌치 영역을 채우는 제 2 패턴을 형성하는 것을 더 포함하고, 상기 제 1 패턴은 열이 가해질 경우 상기 제 2 패턴보다 수축률이 적은 물질 또는 팽창하는 물질로 형성될 수 있다. 상기 제 2 트렌치 영역 내에, 상기 상부 배선들과 상기 기판을 연결하는 콘택트 플러그를 형성하는 것을 더 포함할 수 있다.
일부 실시예에 따르면, 상기 채널 구조체들을 형성하는 것은 상기 적층 구조체를 관통하는 채널 홀들을 형성하는 것, 및 상기 채널 홀들 내에 반도체 패턴을 형성하는 것을 포함하고, 상기 분리 트렌치는 상기 채널 홀들과 동시에 형성될 수 있다. 상기 분리 트렌치 내에 제 1 도전 패턴을 형성하는 것을 더 포함하고, 상기 제 1 도전 패턴은 상기 채널 홀들 내의 반도체 패턴과 동시에 형성될 수 있다. 상기 채널 구조체를 형성하는 것은 상기 채널 홀들 및 상기 분리 트렌치를 채우는 제 1 매립 절연막을 형성하는 것을 더 포함할 수 있다.
일부 실시예에 따르면, 상기 분리 트렌치 내의 상기 제 1 매립 절연막의 일부를 식각하여 상기 기판을 노출하는 것, 및 상기 제 1 매립 절연막 상에 상기 기판과 연결되는 제 2 도전 패턴을 형성하는 것을 더 포함할 수 있다. 상기 적층 구조체를 패터닝하여 상기 기판을 노출하는 제 1 트렌치를 형성하는 것, 및 상기 제 1 트렌치에 의하여 노출된 상기 제 2 막들을 전극 패턴들로 교체하는 것을 더 포함하고, 상기 제 1 트렌치는 상기 채널 구조체들의 형성 후에 형성될 수 있다. 상기 전극 패턴들과 상기 채널 구조체들 사이에 정보 저장막을 형성하는 것을 더 포함할 수 있다. 상기 분리 트렌치 내에 제 1 구조체를 형성하는 것을 더 포함하고, 상기 정보 저장막은 상기 제 1 구조체와 상기 전극 패턴들 사이로 연장될 수 있다. 상기 적층 구조체를 형성하는 것은 상기 기판 상에 제 1 적층 구조체 및 제 2 적층 구조체를 차례로 형성하는 것을 포함하고, 상기 분리 트렌치를 형성하는 것은 상기 제 1 적층 구조체를 관통하는 하부 트렌치를 형성하는 것, 상기 하부 트렌치 내에 제 1 절연 패턴을 형성하는 것, 상기 제 1 절연 패턴 상에 제 2 적층 구조체를 형성하는 것, 및 상기 제 2 적층 구조체를 관통하여 상기 제 1 절연 패턴을 노출하는 상부 트렌치를 형성하는 것을 포함할 수 있다.
상기 기술적 과제를 해결하기 위한 반도체 장치가 제공된다. 상기 장치는 기판 상에 차례로 적층된 복수의 전극들을 포함하는 적층 구조체, 상기 적층 구조체 상에 배치된 상부 배선들, 상기 적층 구조체를 관통하여 상기 상부 배선과 상기 기판을 연결하는 채널 구조체들, 및 상기 복수의 전극들 중 적어도 일부를 관통하며 상기 상부 배선들과 교차하는 제 1 구조체를 포함하고, 상기 제 1 구조체 아래에 제공된 상기 기판의 상부 영역의 도전형은 상기 채널 구조체들 아래에 제공된 상기 기판의 상부 영역의 도전형과 동일할 수 있다.
일부 실시예에 따르면, 상기 적층 구조체와 상기 채널 구조체들 사이에 정보 저장막을 더 포함하고, 상기 정보 저장막은 상기 제 1 구조체와 상기 적층 구조체 사이로 연장될 수 있다. 상기 채널 구조체들 사이로 연장되는 매립 절연막, 및 상기 매립 절연막 아래의 상기 기판에 제공되는 제 2 불순물 영역을 더 포함하고, 상기 제 2 불순물 영역의 도전형은 상기 기판의 도전형과 다를 수 있다.
일부 실시예에 따르면, 상기 적층 구조체는 상기 제 1 구조체에 의해 상기 기판의 상면과 수평한 방향으로 상호 이격된 복수의 부 적층 구조체로 분리될 수 있다.
일부 실시예에 따르면, 상기 제 1 구조체 아래의 상기 기판에 제 1 불순물 영역을 더 포함할 수 있다. 상기 제 1 불순물 영역은 상기 기판의 도전형과 동일하고, 상기 기판의 불순물 농도보다 높은 불순물 농도를 가질 수 있다. 상기 제 1 구조체는 상기 전극들 중 적어도 하나를 관통하는 분리 트렌치 내에 제공되고, 상기 제 1 구조체는 상기 분리 트렌치를 따라 연장되는 제 1 절연 패턴 및 상기 제 1 절연 패턴을 관통하여 상기 제 1 불순물 영역에 연결될 수 있다. 상기 도전 패턴은 반도체 물질을 포함하고, 상기 도전 패턴의 상부에, 상기 기판과 동일한 도전형의 제 3 불순물 영역이 제공될 수 있다.
일부 실시예에 따르면, 상기 채널 구조체들은 상기 상부 배선이 연장되는 방향을 따라 배열된 복수의 채널 구조체들의 열들(rows)을 포함하고, 상기 제 1 구조체는 상기 복수의 열들 사이로 연장되는 제 1 부 구조체를 포함할 수 있다.
일부 실시예에 따르면, 상기 적층 구조체는 상기 적층 구조체의 가장 자리에 계단형 패드들을 포함하고, 상기 제 1 구조체는 상기 복수의 열들 중 최외각의 열과 상기 계단형 패드들 사이에 제공되는 제 2 부 구조체를 더 포함할 수 있다. 상기 적층 구조체의 일 측에 제공되는 주변 회로 영역을 더 포함하고, 상기 제 2 부 구조체는 상기 복수의 열들 중 최외각의 열과 상기 주변 회로 영역 사이에 제공될 수 있다. 상기 계단형 패드들 및 상기 주변 회로 영역을 덮는 층간 절연막을 더 포함하고, 상기 제 1 구조체는 상기 적층 구조체로부터 이격되어 상기 층간 절연막을 관통하고 상기 제 2 부 구조체와 연결되는 제 3 부 구조체를 더 포함할 수 있다. 상기 제 2 및 제 3 부 구조체는 상기 채널 구조체들 주위를 둘러싸는 폐 루프(closed-loop)를 이룰 수 있다. 상기 제 1 부 구조체는 상기 제 3 부 구조체와 연결될 수 있다.
본 발명의 실시예들에 따르면, 복수 층들의 적층에 의하여 발생되는 내부 응력에 의한 채널 구조체의 변형을 방지할 수 있다. 본 발명의 실시예들에 따르면, 기판에 불순물 영역을 형성하여 전기적 경로를 제공할 수 있다. 본 발명의 실시예들에 따르면, 희생막의 식각 공정을 보다 안정적으로 수행할 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 회로도이다.
도 2 내지 도 11은 본 발명의 제 1 실시예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 사시도들이다.
도 12 내지 도 15는 제 1 실시예의 일 변형예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 사시도들이다.
도 16 내지 도 18은 제 1 실시예의 다른 변형예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 사시도들이다.
도 19 내지 도 20은 제 1 실시예의 또 다른 변형예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 사시도들이다.
도 21 내지 도 26은 본 발명의 제 2 실시예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 사시도들이다.
도 27 내지 도 28는 제 2 실시예의 일 변형예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 사시도들이다.
도 29 내지 도 32는 본 발명의 제 3 실시예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 사시도들이다.
도 33 내지 도 37은 본 발명의 제 4 실시예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 사시도들이다.
도 38 내지 도 43은 본 발명의 제 5 실시예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 사시도들이다.
도 44는 제 5 실시예의 일 변형예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 사시도이다.
도 45 및 도 46은 본 발명의 제 6 실시예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 사시도들이다.
도 47 내지 도 63은 본 발명의 제 7 실시예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 평면도들 및 사시도들이다.
도 64 내지 도 67는 제 7 실시예의 변형예들에 따른 반도체 소자들을 설명하기 위한 평면도들이다.
도 68 내지 도 72는 본 발명의 실시예들에 따른 메모리 칩의 어레이를 설명하기 위한 개략도들이다.
도 73 내지 도 75는 본 발명의 실시예들에 따른 정보 저장막의 구조를 설명하기 위한 사시도들이다.
도 76은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 77은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 78은 본 발명에 따른 3차원 반도체 메모리 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제 1막질로 언급된 막질이 다른 실시예에서는 제 2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 회로도이다.
도 1을 참조하면, 일 실시예에 따른 3차원 반도체 메모리 장치는 공통 소오스 라인들(CSL), 비트 라인들(BL0-BL3) 및 상기 공통 소오스 라인들(CSL)과 상기 비트 라인들(BL0-BL3) 사이에 배치되는 셀 스트링들(CSTR)을 포함할 수 있다.
상기 비트 라인들(BL0-BL3)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 상기 셀 스트링들(CSTR)은 상기 공통 소오스 라인들(CSL)에 공통으로 연결될 수 있다. 즉, 상기 비트 라인들(BL0-BL3)과 하나의 공통 소오스 라인 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 일 실시예에 따르면, 상기 공통 소오스 라인들(CSL)은 복수 개가 2차원적으로 배열될 수 있다. 상기 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가되거나, 또는 상기 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
상기 셀 스트링들(CSTR) 각각은 상기 공통 소오스 라인들(CSL)에 접속하는 접지 선택 트랜지스터(GST), 상기 비트 라인들(BL0-BL3)에 접속하는 스트링 선택 트랜지스터(SST), 및 상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 상기 접지 선택 트랜지스터(GST), 상기 스트링 선택 트랜지스터(SST) 및 상기 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
상기 공통 소오스 라인들(CSL)은 복수의 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다. 상기 공통 소오스 라인들(CSL)과 상기 비트 라인들(BL0-BL3) 사이에 배치되는, 상기 접지 선택 라인들(GSL), 상기 워드 라인들(WL0-WL3) 및 상기 스트링 선택 라인들(SSL0-SSL2)이 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT) 및 상기 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 상기 메모리 셀 트랜지스터들(MCT) 각각은 정보저장체를 포함한다.
하나의 셀 스트링(CSTR)은 상기 공통 소오스 라인들(CSL)로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 상기 공통 소오스 라인들(CSL)과 상기 비트 라인들(BL0-BL3) 사이에는 다층의 워드 라인들(WL0-WL3)이 배치된다.
상기 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 상기 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 상기 워드 라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 상기 메모리 셀 트랜지스터들(MCT)의 게이트 전극들이 상기 공통 소오스 라인들(CSL)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
[제 1 실시예 ]
도 2 내지 도 11은 본 발명의 제 1 실시예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 사시도들이다.
도 2를 참조하여, 기판(10) 상에 적층 구조체(100)가 형성될 수 있다. 상기 기판(10)은 반도체 특성을 갖는 물질들, 절연성 물질들, 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들면, 상기 기판(10)은 실리콘 웨이퍼일 수 있다. 일 예로, 상기 기판(10)은 p형 불순물로 약하게 도핑된 영역일 수 있다.
상기 적층 구조체(100)를 형성하는 것은 제 1 막들 및 제 2 막들을 상기 기판(10) 상에 교대로 적층하는 것을 포함할 수 있다. 상기 제 1 막들은 희생막들(131-136:130)일 수 있고, 상기 제 2 막들은 절연막들(121~127: 120)일 수 있다. 상기 절연막들(120)과 상기 희생막들(130)은, 도시된 것처럼, 교대로 그리고 반복적으로 적층될 수 있다. 이하, 본 명세서에서 적층 구조체란 용어는 이후 설명될 공정에 의하여 상기 희생막들(130) 및 상기 절연막들(120)이 변형 또는 교체되거나, 다른 층들이 추가로 형성된 결과물을 포함하는 것으로 설명될 수 있다.
상기 희생막들(130) 및 상기 절연막들(120)은 상호 식각 선택성이 있는 물질로 형성될 수 있다. 즉, 소정의 식각 레서피를 사용하여 상기 희생막들(130)을 식각하는 공정에서, 상기 희생막들(130)은 상기 절연막들(120)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성(etch selectivity)은 상기 절연막들(120)의 식각 속도에 대한 상기 희생막들(130)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 일 실시예에 따르면, 상기 절연막들(120)은 상기 희생막들(130)에 대하여 1:10 내지 1:200(더 한정적으로는, 1:30 내지 1:100)의 식각 선택비를 제공할 수 있는 물질들 중의 하나일 수 있다. 예를 들면, 상기 절연막들(120)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지일 수 있고, 상기 희생막들(130)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 상기 절연막들(120)과 다른 물질일 수 있다. 아래에서는, 본 발명의 기술적 사상에 대한 보다 쉬운 이해를 위해, 상기 절연막들(120)은 실리콘 산화막이고 상기 희생막들(130)은 실리콘 질화막인 실시예를 예시적으로 설명할 것이다.
상기 절연막들(120)의 두께는 모두 동일하지 않을 수 있다. 일 예로, 최하층 절연막(121)은 다른 절연막들(122-127) 보다 얇은 두께로 형성될 수 있다. 최상층 절연막(127)은 다른 절연막들(121-126) 보다 두꺼운 두께로 형성될 수 있다. 상기 절연막들(120) 및 상기 희생막들(130)의 두께는 도시된 것으로부터 다양하게 변형될 수 있으며, 상기 적층 구조체(100)를 구성하는 막들의 층수 역시 다양하게 변형될 수 있다.
도 3을 참조하여, 상기 적층 구조체를 패터닝하여 적어도 하나의 분리 트렌치(107)를 형성할 수 있다. 상기 분리 트렌치(107)는 y 방향으로 연장될 수 있다. 본 실시예에서, 상기 분리 트렌치(107)는 상기 기판(10)을 노출할 수 있다. 즉, 상기 분리 트렌치(107)에 의하여 상기 적층 구조체는 서로 이격된 복수의 부 적층 구조체들로 분리될 수 있다.
상기 분리 트렌치(107)를 형성하는 단계는 상기 적층 구조체 상에 상기 분리 트렌치(107)의 위치를 정의하는 소정의 마스크 패턴을 형성하는 단계, 및 이를 식각 마스크로 사용하여 상기 적층 구조체를 이방성 식각하는 단계를 포함할 수 있다. 한편, 상기 적층 구조체는 적어도 두 종류의 서로 다른 막들을 포함하기 때문에, 상기 분리 트렌치(107)의 측벽은 상기 기판(10)의 상부면에 완전하게 수직하기 않을 수 있다. 예를 들면, 상기 기판(10)에 가까울수록, 상기 분리 트렌치(107)의 폭은 감소될 수 있다. 본 명세서에서 상기 분리 트렌치(107)의 x 방향으로의 폭(w1)은 상기 분리 트렌치(107)의 내측벽들 사이의 거리 중 가장 짧은 거리를 지칭할 수 있다.
상기 분리 트렌치(107)는 상기 기판(10)의 상면을 노출시키도록 형성될 수 있다. 이에 더하여, 상기 이방성 식각 단계에서의 과도식각(over-etch)의 결과로서, 도시된 것처럼 상기 분리 트렌치(107) 아래의 상기 기판(10)의 일부는 소정의 깊이로 리세스될 수 있다. 상기 분리 트렌치(107)의 셀 어레이 내에서의 배치는 이하 도 47 내지 도 67 및 도 68 내지 도 71을 참조하여 보다 자세히 설명된다.
이종의 막들이 중첩되어 적층되는 경우, 열 팽창 및/또는 수축률 등 이종 막들의 물리적 또는 화학적 차이에 의하여 적층 구조에 내부 응력이 발생될 수 있다. 이와 같은 응력은 이후의 공정, 특히 반도체층의 형성과 같은 고온 공정에서 적층 구조체의 변형을 초래할 수 있다. 일 예로, 질화막의 경우 산화막에 비하여 고온 공정에서 수축률이 크므로 질화막과 산화막 사이에 응력이 발생될 수 있다. 이와 같은 현상은 적층 구조체의 높이가 높을 수록 증가될 수 있다.
본 발명의 실시예에 따르면, 고온 공정의 수행 전에 적층 구조체를 미리 패터닝하여 이와 같은 응력을 이완시켜 적층 구조체의 변형을 방지할 수 있다.
상기 분리 트렌치(107)에 의하여 노출된 상기 기판(10)에 제 1 불순물 영역(245)이 형성될 수 있다. 상기 제 1 불순물 영역(245)은 상기 분리 트렌치(107)를 따라 y 방향으로 연장될 수 있다. 이와는 달리, 상기 제 1 불순물 영역(245)은 상기 적층 구조체의 형성 전에 형성될 수 있다. 상기 제 1 불순물 영역(245)은 상기 기판(10)에 전압을 인가하기 위한 영역일 수 있다. 일 예로, 상기 기판(10)의 상부에 p형 웰이 제공될 수 있고, 상기 제 1 불순물 영역(245)은 상기 p형 웰에 전압을 인가하기 위한 영역일 수 있다. 상기 제 1 불순물 영역(245)의 도전형은 상기 기판(10)과 같고, 상기 제 1 불순물 영역(245)의 불순물 농도는 상기 기판(10)의 불순물 농도 보다 높을 수 있다. 상기 제 1 불순물 영역(245)은 상기 최상층 절연막(127)을 이온 주입 마스크로한 이온 주입 공정에 의하여 형성될 수 있다.
도 4를 참조하여, 상기 분리 트렌치(107) 내에 제 1 절연 패턴(270)이 형성될 수 있다. 일 예로, 상기 제 1 절연 패턴(270)은 상기 분리 트렌치(107)를 구성하는 상기 절연막들(120) 및 상기 희생막들(130)의 노출된 측벽과 접촉할 수 있다. 상기 제 1 절연 패턴(270)은 상기 희생막들(130)과 식각 선택성이 있는 물질로 형성될 수 있다. 상기 제 1 절연 패턴(270)은 상기 절연막들(120)과 동일한 물질로 형성될 수 있다. 일 예로, 상기 희생막들(130)이 실리콘 질화막인 경우 상기 제 1 절연 패턴(270)은 실리콘 산화막일 수 있다. 상기 제 1 절연 패턴(270)의 형성은 상기 적층 구조체를 덮는 절연막(미도시)의 형성과 평탄화 공정을 포함할 수 있다.
상기 적층 구조체를 관통하는 채널 홀들(105)이 형성될 수 있다. 상기 채널 홀들(105)은 상기 적층 구조체를 관통할 수 있다. 일 예로, 상기 채널 홀들(105)의 횡단면은 원형일 수 있다. 상기 채널 홀들(105) 각각은 그것의 깊이가 그것의 폭보다 적어도 5배 이상 큰 모양으로 형성될 수 있다. 상기 채널 홀들(105)은 상기 기판(10)의 상부면(즉, xy 평면) 상에 2차원적으로 형성될 수 있다. 즉, 상기 채널 홀들(105) 각각은 x 방향 및 x 빙향과 교차하는 y 방향으로 다른 채널 홀들로부터 이격되어 형성된 고립된 영역일 수 있다.
상기 채널 홀들(105)은 상기 기판(10)을 노출하도록 형성될 수 있다. 일 예로, 상기 채널 홀들(105)은 상기 제 1 절연 패턴(270)이 형성된 후 형성될 수 있다. 상기 채널 홀들(105)의 x 방향으로의 직경(w2)은 상기 분리 트렌치(107)의 폭(w1) 보다 작을 수 있다. 즉, 본 실시예에서, 상기 분리 트렌치(107)의 폭(w1)은 이하 설명될 콘택트 플러그의 형성을 고려하여 상대적으로 넓게 형성될 수 있다.
도 5를 참조하여, 상기 채널 홀들(105)을 덮는 반도체막(170)이 형성될 수 있다. 상기 반도체막(170)은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들을 사용하여 형성되는 다결정 실리콘막일 수 있다. 상기 반도체막(170)은 상기 채널 홀들(105)의 폭의 1/50 내지 1/5의 범위에서 선택되는 두께로 형성될 수 있다. 본 발명의 변형된 실시예들에 따르면, 상기 반도체막(170)은 유기 반도체막 및 탄소 나노 구조체들 중의 하나일 수도 있다. 상기 반도체막(170)은 상기 채널 홀들(105)을 완전히 매립하지 않는 두께로 형성될 수 있다.
상술한 바와 같이, 상기 반도체막(170)의 형성은 고온 공정을 수반할 수 있다. 고온 공정에 의하여 가해지는 열은 상기 적층 구조체 내부의 응력을 이완시켜 상기 채널 홀들(105) 및 그 내부의 상기 반도체막(170)을 변형시킬 수 있다. 따라서, 메모리 셀이 단락되거나 전기적 특성의 산포가 발생할 수 있다. 본 발명의 일 실시예에 의하면, 상기 반도체막(170)의 형성 전에, 상기 적층 구조체에 분리 트렌치(107)를 형성하여 이와 같은 현상을 방지할 수 있다.
상기 반도체막(170)이 형성된 결과물 상에 상기 채널 홀들(105)을 채우는 매립막(180)을 형성할 수 있다. 상기 매립막(180)은 에스오지 기술을 이용하여 형성되는 절연성 물질들 및 실리콘 산화막 중의 하나일 수 있다. 일 실시예에 따르면, 상기 매립막(180)을 형성하기 전에, 상기 반도체막(170)이 형성된 결과물을 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링 단계가 더 실시될 수 있다. 상기 반도체막(170) 내에 존재하는 결정 결함들 중의 많은 부분이 이러한 수소 어닐링 단계에 의해 치유될 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 반도체막(170)은 상기 채널 홀들(105)을 채우도록 형성될 수 있으며, 이 경우 상기 매립막(180)을 형성하는 단계는 생략될 수 있다.
도 6을 참조하여, 상기 매립막(180)이 형성된 결과물 상에 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정에 의하여 상기 반도체막(170) 및 상기 매립막(180)이 상기 채널 홀들(105) 내로 한정되어 채널 구조체들(VS)이 형성될 수 있다. 상기 채널 구조체들(VS)은 상기 반도체막(170) 및 상기 매립막(180)을 포함하고, 상기 기판(10)의 상면과 실질적으로 수직할 수 있다.
상기 평탄화 공정에 의하여 노출된 상기 매립막(180)의 상부를 제거한 후, 제거된 영역에 반도체 물질이 채워질 수 있다. 채워진 반도체 물질은 이하, 본 명세서에서 상기 반도체막(170)의 일부로 설명된다.
도 7을 참조하여, 상기 적층 구조체를 패터닝하여 상기 기판(10)을 노출하는 제 1 트렌치들(200)을 형성할 수 있다. 상기 제 1 트렌치들(200)은 x 방향으로 배열된 상기 채널 구조체들(VS) 사이로 연장될 수 있다. 상기 제 1 트렌치들(200)은 상기 채널 구조체들(VS)과 상기 제 1 절연 패턴(270) 사이에 제공되지 않을 수 있다. 도시된 바와는 달리, 상기 제 1 트렌치들(200)은 상기 제 1 절연 패턴(270)과 상기 채널 구조체들(VS) 사이에 제공될 수 있다. 상기 분리 트렌치(107)와는 달리, 상기 제 1 트렌치들(200)은 상기 반도체막(170)의 형성 후에 형성될 수 있다.
상기 제 1 트렌치들(200)을 형성시, 과도식각(over-etch)의 결과로서, 도시된 것처럼 상기 기판(10)의 상기 제 1 트렌치들(200) 아래의 부분은 소정의 깊이로 리세스될 수 있다. 본 실시예에 있어서, 상기 제 1 트렌치들(200)의 x방향으로의 폭(w3)은 상기 분리 트렌치(107)의 폭(w1) 보다 좁을 수 있다.
도 8을 참조하여, 상기 제 1 트렌치들(200)에 의하여 노출된 상기 희생막들(130)을 선택적으로 제거하여 리세스 영역들(210)을 형성할 수 있다. 상기 리세스 영역들(210)은 상기 제 1 트렌치들(200)로부터 수평적으로 연장되어 형성되는 갭 영역일 수 있으며, 상기 반도체막(170)의 측벽을 노출시키도록 형성될 수 있다. 보다 구체적으로, 상기 리세스 영역들(210)의 외곽 경계(outer boundary)는 그것의 상/하부에 위치하는 상기 절연막들(120) 및 상기 제 1 트렌치들(200)에 의해 한정된다. 또한, 상기 리세스 영역들(210)의 내부 경계(internal boundary)는 상기 반도체막(170)에 의해 정의된다.
상기 리세스 영역들(210)을 형성하는 단계는 상기 절연막들(120) 및 상기 반도체막(170)에 대해 식각 선택성을 갖는 식각 레시피를 사용하여 상기 희생막들(130)을 수평적으로 식각하는 단계를 포함할 수 있다. 예를 들면, 상기 희생막들(130)이 실리콘 질화막이고 상기 절연막들(120)이 실리콘 산화막인 경우, 상기 수평적 식각 단계는 인산을 포함하는 식각액을 사용하여 수행될 수 있다.
상기 채널 구조체들(VS)과 상기 제 1 절연 패턴(270) 사이에 형성된 상기 희생막들(130)의 일부는 y 방향으로 이격된 상기 채널 구조체들(VS) 사이의 리세스 영역들(210)을 통하여 식각될 수 있다. 즉, 상기 제 1 트렌치들(200)을 통하여 공급된 식각액은 y 방향으로 이격된 상기 채널 구조체들(VS) 사이를 통과하여 상기 제 1 절연 패턴(270)의 측벽까지 도달할 수 있다. 따라서 상기 채널 구조체들(VS)와 상기 제 1 절연 패턴(270) 사이에 존재하는 상기 희생막들(130)이 제거될 수 있다. 상술한 바와 같이, 상기 희생막들(130)은 상기 제 1 절연 패턴(270)에 대해 식각 선택성을 가지므로 상기 제 1 절연 패턴(270)은 제거되지 않을 수 있다.
도 9를 참조하여, 상기 리세스 영역들(210)을 채우는 전극 구조체들(HS)이 형성될 수 있다. 상기 전극 구조체들(HS)은 상기 리세스 영역들(210)의 내벽을 덮는 정보 저장막(220) 및 상기 리세스 영역들(210)의 나머지 공간을 채우는 전극 패턴들(230)을 포함할 수 있다.
상기 전극 구조체들(HS)을 형성하는 단계는 상기 리세스 영역들(210)을 차례로 채우는 정보 저장막 및 도전막을 차례로 형성한 후, 상기 제 1 트렌치들(200) 내에서 상기 도전막을 제거하여 상기 리세스 영역들(210) 내에 상기 전극 패턴들(230)을 남기는 단계를 포함할 수 있다. 상기 채널 구조체들(VS)과 상기 제 1 절연 패턴(270) 사이의 영역은 상술한 바와 같이 y방향으로 이격된 상기 채널 구조체들(VS) 사이의 상기 리세스 영역들(210)을 통하여 상기 정보 저장막(220) 및 상기 전극 패턴들(230)이 형성될 수 있다. 상기 정보 저장막(220)의 구성에 대해서는 이하, 도 73 내지 도 75를 참조하여 보다 상세히 설명된다.
상기 도전막은, 상기 정보 저장막(220)에 의해 덮인, 상기 리세스 영역들(210)을 채우도록 형성될 수 있다. 상기 제 1 트렌치들(200)은 상기 도전막에 의해 완전히 또는 부분적으로 채워질 수 있다. 상기 도전막은 도핑된 실리콘, 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 상기 도전막은 탄탈륨 질화막 또는 텅스텐을 포함할 수 있다. 일 실시예에 있어서, 상기 도전막은 상기 제 1 트렌치들(200)의 내벽을 덮도록 형성될 수 있으며, 이 경우, 상기 전극 패턴들(230)을 형성하는 단계는 상기 제 1 트렌치들(200) 내에서 상기 도전막을 등방적 식각의 방법으로 제거하는 단계를 포함할 수 있다. 다른 실시예에 있어서, 상기 도전막은 상기 제 1 트렌치들(200)를 완전히 채우도록 형성될 수 있으며, 이 경우 상기 전극 패턴들(230)을 형성하는 단계는 상기 제 1 트렌치들(200) 내에서 상기 도전막을 이방성 식각하는 단계를 포함할 수 있다.
플래시 메모리를 위한 본 발명의 일 실시예에 따르면, 상기 전극 패턴들(230)을 형성한 후, 상기 기판(10)에 제 2 불순물 영역들(240)을 형성하는 단계를 더 포함할 수 있다. 상기 제 2 불순물 영역들(240)은 이온 주입 공정을 통해 형성될 수 있으며, 상기 제 1 트렌치들(200)을 통해 노출된 상기 기판(10) 내에 형성될 수 있다. 상기 제 2 불순물 영역들(240)은 상기 기판(10)과 다른 도전형을 가질 수 있다.
일 실시예에 따르면, 상기 제 2 불순물 영역들(240)은 서로 연결되어 등전위 상태에 있을 수 있다. 다른 실시예에 따르면, 상기 제 2 불순물 영역들(240) 각각은 서로 다른 전위를 가질 수 있도록 전기적으로 분리될 수 있다. 또 다른 실시예에 따르면, 상기 제 2 불순물 영역들(240)은, 서로 다른 복수의 불순물 영역들을 포함하는, 독립적인 복수의 소오스 그룹들을 구성할 수 있으며, 소오스 그룹들 각각은 서로 다른 전위를 갖도록 전기적으로 분리될 수 있다.
상기 채널 구조체들(VS)의 상부에 제 3 불순물 영역(261)이 형성될 수 있다. 상기 제 3 불순물 영역(261)은 상기 기판(10)과는 다른 도전형을 가질 수 있다. 일 예로, 상기 제 3 불순물 영역(261)은 상기 제 2 불순물 영역(240)과 함께 형성될 수 있다.
도 10을 참조하여, 상기 제 1 트렌치들(200)을 채우는 매립 절연막들(250)이 형성될 수 있다. 상기 매립 절연막들(250)을 형성하는 단계는 상기 제 2 불순물 영역들(240)이 형성된 결과물 상에 절연막을 형성한 후, 그 결과물을 식각하여 상기 최상층 절연막(127)의 상부면을 노출시키는 단계를 포함할 수 있다. 상기 매립 절연막들(250)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중의 적어도 하나로 형성될 수 있으며, 상기 식각 단계는 화학적-기계적 연마 기술 또는 에치백 기술과 같은 평탄화 공정에 의하여 수행될 수 있다.
상기 정보 저장막(220)은 상기 매립 절연막들(250) 보다 먼저 형성되므로, 상기 전극 패턴들(230)과 상기 매립 절연막들(250) 사이에 제공되지 않는다. 따라서, 상기 전극 패턴들(230)은 상기 매립 절연막들(250)과 직접 접촉할 수 있다. 이와는 달리, 상기 정보 저장막(220)은 상기 제 1 절연 패턴(270)의 형성 후에 형성되므로, 상기 전극 패턴들(230)과 상기 제 1 절연 패턴(270) 사이에 제공될 수 있다.
상기 제 1 절연 패턴(270)을 관통하여 상기 제 1 불순물 영역(245)과 연결되는 콘택트 플러그들(271)이 형성될 수 있다. 상기 콘택트 플러그들(271)은 티타늄, 또는 텅스텐 등의 금속 물질로 형성될 수 있다. 상기 콘택트 플러그들(271)의 형성은 상기 제 1 불순물 영역(245)이 노출될 때까지 상기 제 1 절연 패턴(270)을 건식 식각하는 공정을 포함할 수 있다. 상기 콘택트 플러그들(271)은 상기 제 1 불순물 영역(245)에 의하여 상기 기판(10)과 옴 접촉(ohmic contact)을 할 수 있다. 상기 콘택트 플러그들(271)의 형상은 도 10에 도시된 바에 한정되지 않고, 상기 제 1 불순물 영역(245)과 전기적 연결을 할 수 있는 어떠한 형태로도 변형이 가능하다. 본 실시예에서, 제 1 구조체(SC)는 상기 제 1 절연 패턴(270) 및 상기 콘택트 플러그들(271)을 포함하는 구성을 지칭한다.
도 11을 참조하여, 상기 채널 구조체들(VS)을 x 방향으로 연결하는 제 1 상부 배선들(263), 및 상기 콘택트 플러그들(271)을 y방향으로 연결하는 제 2 상부 배선(273)이 형성될 수 있다. 낸드 플래시 메모리를 위한 실시예에 따르면, 상기 제 1 상부 배선들(263)은 복수의 셀 스트링들의 일단들에 접속하는 비트 라인들로 사용될 수 있다. 상기 제 2 상부 배선(273)은 상기 분리 트렌치(107)를 따라 연장되고, 상기 제 1 상부 배선들(263)과 교차할 수 있다. 일 예로, 상기 제 2 상부 배선(273)은 상기 제 1 상부 배선들(263) 아래에 형성되고, 층간 절연막(미도시)에 의하여 상호 전기적으로 분리될 수 있다. 상기 제 1 상부 배선들(263)은 제 1 상부 플러그들(262)에 의하여 상기 채널 구조체들(VS)에 연결되고, 상기 제 2 상부 배선(273)은 제 2 상부 플러그들(272)에 의하여 상기 제 1 구조체(SC)에 연결될 수 있다.
도 11을 다시 참조하여, 본 발명의 제 1 실시예에 따른 3차원 반도체 장치가 보다 자세히 설명된다. 상기 3차원 반도체 장치는 상기 제 1 상부 배선들(263)과 교차하며 상기 채널 구조체들(VS) 사이로 연장되는 제 1 구조체(SC)를 포함할 수 있다.
상기 제 1 구조체(SC)는 제 1 불순물 영역(245)과 제 2 상부 배선(273)을 전기적으로 연결할 수 있다. 상기 제 2 상부 배선(273)에 가해진 전압은 상기 콘택트 플러그들(271) 및 상기 제 1 불순물 영역(245)을 통하여 상기 기판(10)에 인가될 수 있다.
상기 제 1 구조체(SC) 아래에 한정된 상기 기판(10)의 상부 영역의 도전형은 상기 채널 구조체들(VS) 아래에 한정된 상기 기판(10)의 상부 영역의 도전형과 동일할 수 있다. 일 예로, 상기 제 1 구조체(SC) 아래에 한정된 상기 기판(10)의 상부에는 상기 제 1 불순물 영역(245)이 제공되고, 제 1 불순물 영역(245)은 p형 불순물로 강하게 도핑된 영역일 수 있으며, 상기 채널 구조체들(VS) 아래에 한정된 상기 기판(10)의 상부는 p형 불순물로 약하게 도핑된 영역일 수 있다.
이와는 달리, 상기 매립 절연막들(250) 아래에 한정된 상기 기판(10)의 상부의 도전형은 상기 채널 구조체들(VS) 아래에 한정된 상기 기판(10)의 상부의 도전형과 다를 수 있다. 일 예로, 상기 매립 절연막들(250) 아래에 한정된 상기 기판(10)에는 n형 불순물 영역인 상기 제 2 불순물 영역(240)이 제공될 수 있고, 상기 채널 구조체들(VS) 아래에 한정된 상기 기판(10)의 상부는 p형 불순물로 약하게 도핑된 영역일 수 있다.
상기 정보 저장막(220)은 상기 제 1 구조체(SC)와 상기 전극 패턴들(230) 사이로 연장될 수 있다. 이와는 달리, 상기 정보 저장막(220)은 상기 매립 절연막들(250)과 상기 전극 패턴들 사이로 연장되지 않을 수 있다.
도 12 내지 도 15는 제 1 실시예의 일 변형예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 사시도들이다. 설명의 간략화를 위하여 중복된 구성에 대해서는 설명이 생략될 수 있다.
도 12를 참조하여, 도 3 및 도 4를 참조하여 설명된 상기 제 1 절연 패턴(270)이 형성된 후, 제 2 트렌치들(109)이 형성될 수 있다. 상기 제 2 트렌치들(109)은 상기 제 1 절연 패턴(270)을 따라 y 방향으로 연장되고, 상기 기판(10)을 노출할 수 있다. 일 예로, 상기 제 2 트렌치들(109)의 y 및 z 방향의 길이들은 그것의 x 방향의 길이보다 5 배 이상 큰 모양일 수 있다.
도 13을 참조하여, 상기 제 2 트렌치들(109) 내에 반도체막(170) 및 매립막(180)이 형성될 수 있다. 상기 매립막(180)은 x 방향으로 분리되도록 패터닝되어 도시된 바와 같이 상기 반도체막(170)을 노출시킬 수 있다. 상기 매립막(180)의 패터닝 공정은 상기 반도체막(170)에 대하여 식각 선택성을 갖는 식각 레서피를 사용하여 상기 매립막(180)을 패터닝하는 단계를 포함할 수 있다.
도 14를 참조하여, 상기 매립막(180)에 의하여 노출된 상기 반도체막(170)이 식각되어 상기 반도체막(170) y 방향으로 분리될 수 있다. 상기 반도체막(170)의 식각 공정은 y 방향을 따라 분리되도록 패터닝된 상기 매립막(180)을 식각 마스크로하여 수행될 수 있다. 상기 식각 공정에 의하여 상기 제 2 트렌치들(109)이 노출될 수 있다. y 방향으로 분리된 상기 반도체막(170) 사이에 노출된 상기 제 2 트렌치들(109)에 스트링 분리막들(195)이 형성될 수 있다. 상기 스트링 분리막들(195)은 상기 희생막들(130)과 식각 선택성을 갖는 절연성 물질들 중의 적어도 한가지로 형성될 수 있다. 일 예로, 상기 스트링 분리막들(195)은 실리콘 산화막일 수 있다. 상기 스트링 분리막들(195)의 형성 후, 최상층 절연막(127)이 노출될 때까지 평탄화 공정이 수행될 수 있다.
도 15는 상기 스트링 분리막들(195)이 형성된 결과물 상에, 도 7 내지 10을 참조하여 설명된 공정들이 수행된 결과물을 나타내는 도면이다. 상기 적층 구조체를 관통하는 채널 구조체들(VS), 및 상기 y 방향을 따라 연장되고, 정보 저장막(220) 및 전극 패턴들(230)을 포함하는 전극 구조체들(HS)이 형성될 수 있다. 상기 채널 구조체들(VS)의 상부에 제 3 불순물 영역(261)이 형성되고, y 방향으로 연장되는 매립 절연막들(250) 아래에 제 2 불순물 영역(240)이 형성될 수 있다. 상기 제 1 절연 패턴(270)을 관통하는 콘택트 플러그들(271)이 형성되어 제 1 구조체(SC)를 구성할 수 있다.
상기 채널 구조체들(VS)과 상기 제 1 구조체(SC) 사이, 및 상기 스트링 분리막들(195)과 상기 제 1 구조체(SC) 사이의 영역에 상기 희생막들(130)의 일부가 제거되지 않고 잔존할 수 있다. 즉, 도 8을 참조하여 설명된 상기 희생막들(130)의 제거 공정 시, 상기 제 1 트렌치들(200)을 통하여 유입된 식각액은 상기 제 1 구조체(SC) 및 상기 스트링 분리막들(195)에 의하여 상기 제 1 구조체(SC)에 도달하지 않을 수 있다. 그 결과, 상기 전극 구조체들(HS)의 형성 후, 상기 희생막들(130)의 일부가 상기 제 1 구조체(SC)의 측벽 상에 잔존할 수 있다. 이와는 달리, 상기 제 1 트렌치들(200)이 상기 채널 구조체들(VS)과 인접한 상기 제 1 구조체(SC) 사이에 형성된 경우, 상기 희생막들(130)은 상기 제 1 구조체(SC)의 측벽 상에 잔존하지 않을 수 있다. 이 후, 도 11을 참조하여 설명된 상부 플러그들(미도시) 및 상부 배선들(미도시)이 형성될 수 있다.
도 16 내지 도 18은 제 1 실시예의 다른 변형예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 사시도들이다. 설명의 간략화를 위하여 중복된 구성에 대해서는 설명이 생략될 수 있다.
도 16을 참조하여, 도 2를 참조하여 설명된 적층 구조체(100)를 패터닝하여 상기 적층 구조체를 관통하는 분리 트렌치(107)가 형성될 수 있다. 상기 분리 트렌치(107)의 x 방향으로의 폭은 위치에 따라서 다를 수 있다. 일 예로, 상기 분리 트렌치(107)는 w4의 폭을 갖는 제 1 트렌치 영역들(ST1)과 w4 보다 넓은 w5의 폭을 갖는 제 2 트렌치 영역들(ST2)을 포함할 수 있다. 일 예로, 상기 제 2 트렌치 영역들(ST2)은 서로 이격될 수 있고, 서로 이격된 제 2 트렌치 영역들(ST2) 사이에 제 1 트렌치 영역들(ST1)이 형성될 수 있다. 상기 제 2 트렌치 영역들(ST2)은 이하 설명될 콘택트 플러그의 형성을 위한 영역일 수 있다. 상기 분리 트렌치(107)에 의하여 노출된 상기 기판(10)에 제 1 불순물 영역(245)이 형성될 수 있다.
도 17을 참조하여, 상기 분리 트렌치(107)의 일부를 채우는 제 1 패턴(278)이 형성될 수 있다. 일 예로, 상기 제 1 패턴(278)은 상기 제 1 트렌치 영역들(ST1)을 완전히 채우고, 상기 제 2 트렌치 영역들(ST2)을 완전히 채우지 않을 수 있다. 즉, 상기 제 1 패턴(278)은 상기 분리 트렌치(107)의 양 측벽들로부터 점진적으로 성장되고, 상기 양 측벽들로부터 성장된 절연막이 상기 제 1 트렌치 영역들(ST1) 내에서 서로 접촉할 때까지 증착 공정이 진행될 수 있다. 그 결과, 상기 제 1 트렌치 영역들(ST1)은 상기 제 1 절연 패턴(278)에 의하여 채워지고, 상기 제 2 트렌치 영역들(ST2)은 상기 제 1 절연 패턴(278)에 의하여 완전히 채워지지 않아 상기 제 2 트렌치 영역들(ST2) 내에 수직 갭들(106)이 형성될 수 있다. 상기 수직 갭들(106) 내에 제 2 패턴(279)이 형성될 수 있다.
일 실시예에서, 상기 제 1 패턴(278) 및 상기 제 2 패턴(279)은 절연물질로 형성될 수 있다. 상기 제 1 및 제 2 패턴들(278, 279)이 절연 패턴들인 경우, 상기 제 1 패턴(278)은 열이 가해질 경우 상기 제 2 패턴(279)보다 수축률이 적은 물질 또는 팽창하는 물질로 형성될 수 있다. 즉, 상기 제 1 패턴(278)은 이후의 반도체막 형성과 같은 고온 공정에서 수축되지 않거나 팽창될 수 있다. 일 예로, 상기 제 1 패턴(278)은 MTO(Medium Temperature CVD Oxide), ALD로 형성된 산화막, 및 HDP(High Density Plasma) 산화막 중 적어도 하나를 포함할 수 있다. 상기 제 2 패턴(279)은 상기 제 1 패턴(278)과 다른 물질로 형성될 수 있다. 상기 제 2 패턴(279)은 상대적으로 고온에서 수축되는 산화막으로 형성될 수 있다. 일 예로, 상기 제 1 패턴(278)은 USG(Undoped Silcate Glass), TEOS(Tetra-Ethyl Ortho Silicate), BSG(Boro Silicate Glass), 및 BPSG(Boro Phospho Silicate Glass) 중 적어도 하나일 수 있다.
상기 제 1 패턴(278)은 상기 제 2 패턴(279)에 비하여 상대적으로 형성 속도가 느릴 수 있다. 상기 제 1 패턴(278)은 상기 제 2 패턴(279)에 비하여 상대적으로 수축률이 낮거나 오히려 팽창할 수 있다. 따라서 이하의 열 공정에서 적층 구조체에 가해지는 인장 응력을 상쇄할 수 있다. 또한 상기 제 1 패턴(278)은 상기 제 2 패턴(279)에 비하여 상대적으로 치밀한 구조로, 후속의 평탄화 공정에서 발생할 수 있는 디싱(dishing) 현상을 완화할 수 있다.
다른 실시예에 있어서, 상기 제 2 패턴(279)은 상기 제 1 패턴(278)과 동일한 물질로 형성될 수 있다. 즉, 상기 제 1 및 제 2 패턴들(278, 279)의 형성이 하나의 증착 공정에 의하여 수행될 수 있다.
도 18은 상기 제 1 및 제 2 패턴들(278, 279)이 형성된 결과물 상에 도 5 내지 도 10을 참조하여 설명된 공정들이 수행된 결과물을 도시한다. 그 결과, 상기 적층 구조체를 관통하는 채널 구조체들(VS), 및 상기 y 방향을 따라 연장되고 정보 저장막(220) 및 전극 패턴들(230)을 포함하는 전극 구조체들(HS)이 형성될 수 있다. 상기 채널 구조체들(VS)의 상부에 제 3 불순물 영역(261)이 형성되고, 매립 절연막들(250) 아래에 제 2 불순물 영역(240)이 형성될 수 있다.
상기 제 2 트렌치 영역들(ST2)을 관통하는 콘택트 플러그들(271)이 형성될 수 있다. 상기 콘택트 플러그들(271) 및 상기 제 1 패턴(278)은 제 1 구조체(SC)를 구성한다. 상기 콘택트 플러그들(271)은 금속, 도전성 금속 질화물, 및 반도체 물질 중 적어도 하나를 포함할 수 있다. 상기 콘택트 플러그들(271)의 형성은 도 17에 도시된 상기 제 2 패턴(279)의 적어도 일부를 식각하여 상기 제 1 불순물 영역(245)을 노출하는 것을 포함할 수 있다. 상기 콘택트 플러그들(271)은 상기 제 1 트렌치 영역들(ST1)에 비하여 상대적으로 폭이 넓은 상기 제 2 트렌치 영역들(ST2) 내에 형성될 수 있다. 즉, 본 실시예에 따르면, 상대적으로 분리 트렌치의 폭을 좁게 형성하여 반도체 소자의 집적도를 높임과 동시에 콘택트 플러그의 공정 마진을 확보할 수 있다. 다른 실시예에 있어서, 상기 제 2 패턴(279)은 형성되지 않을 수 있다. 일 예로, 도 17에 도시된 상기 수직 갭들(106)의 하부를 이루는 상기 제 1 패턴(270)을 제거하여 상기 제 1 불순물 영역(245)을 노출시키고, 상기 제 2 패턴(279)의 형성 없이 상기 수직 갭들(106) 내에 콘택트 플러그들(271)이 형성할 수 있다.
또 다른 실시예에 있어서, 상기 제 1 및 제 2 패턴들(278, 279)은 반도체 물질 또는 도전성 물질로 형성될 수 있다. 일 예로, 상기 제 1 및 제 2 패턴들(278, 279) 중 적어도 하나는 도핑되지 않은 폴리 실리콘 또는 p형 불순물로 도핑된 폴리 실리콘일 수 있다. 상기 제 1 및 제 2 패턴들(279, 279) 중 적어도 하나가 도전성 물질을 포함하는 경우, 상기 콘택트 플러그들(271)의 형성 공정은 생락될 수 있다.
도 19 내지 도 20은 제 1 실시예의 또 다른 변형예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 사시도들이다. 설명의 간략화를 위하여 중복된 구성에 대해서는 설명이 생략될 수 있다.
도 19는 도 2를 참조하여 설명된 적층 구조체(100)에 분리 트렌치(107)가 형성된 결과물을 도시하는 도면이다. 본 실시예에서, 상기 분리 트렌치(107)는 상기 적층 구조체(100)를 수직으로 관통하지 않을 수 있다. 즉, 상기 분리 트렌치(107)는 상기 기판(10)을 노출하지 않을 수 있다. 일 예로, 제 1 희생막(131) 및 제 2 절연막(122)은 상기 분리 트렌치(107)에 의하여 분리되지 않을 수 있다. 상기 분리 트렌치(107)의 깊이는 상기 적층 구조체(100)의 형성 시에 발생될 수 있는 내부 응력을 완화하기에 충분한 깊이로 형성될 수 있다 일 예로, 상기 분리 트렌치(107)는 상기 적층 구조체(100)의 높이의 절반 이상의 깊이를 갖도록 형성될 수 있다.
도 20은 상기 분리 트렌치(107)가 형성된 결과물 상에, 도 4 내지 10을 참조하여 설명된 공정들이 수행된 결과물을 도시하는 도면이다. 상기 제 1 구조체(SC)와 상기 기판(10) 사이에 제공된 상기 전극 구조체들(HS)의 횡단면의 면적은 상기 제 1 구조체(SC)와 상기 채널 구조체들(VS) 사이에 형성된 상기 전극 구조체들(HS)의 횡단면의 면적보다 상대적으로 넓을 수 있다. 즉, 상기 제 1 구조체(SC) 아래의 전극 구조체는 상기 제 1 구조체(SC)에 의하여 분리되지 않을 수 있다. 상기 제 1 구조체(SC)는 절연 물질로 형성될 수 있고, 도 15의 실시예와는 달리 콘택트 플러그들을 포함하지 않을 수 있다.
본 발명의 제 1 실시예에 따르면, 고온 공정의 진행 전에 상기 적층 구조체(100) 내의 응력을 완화하여 상기 적층 구조체(100)의 변형을 방지할 수 있다.
[제 2 실시예 ]
도 21 내지 도 26은 본 발명의 제 2 실시예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 사시도들이다. 설명의 간략화를 위하여, 중복되는 구성에 대한 설명은 생략될 수 있다.
도 21은 도 2를 참조하여 설명된 적층 구조체(100)에 분리 트렌치(107) 및 상기 분리 트렌치(107)를 채우는 제 1 구조체(SC)가 형성된 것을 도시하는 도면이다. 기판(10)을 노출하는 상기 분리 트렌치(107)가 형성된 후, 노출된 상기 기판(10)에 제 1 불순물 영역(245)이 형성될 수 있다. 상기 제 1 불순물 영역(245)은 상기 분리 트렌치(107)를 따라 y 방향으로 연장될 수 있다. 상기 제 1 불순물 영역(245)은 상기 기판(10)에 전압을 인가하기 위한 영역일 수 있다.
상기 제 1 구조체(SC)는 도전 패턴을 포함할 수 있다. 상기 도전 패턴은 금속 물질 또는 도전성 반도체 물질 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 분리 트렌치(107)는 상기 도전 패턴에 의하여 완전히 채워질 수 있다. 상기 도전 패턴은 상기 분리 트렌치(107)에 의하여 노출된 상기 희생막들(130) 및 상기 절연막들(120)의 측벽 상에 직접 형성될 수 있다. 메모리 소자의 동작 시, 상기 제 1 구조체(SC)에 의하여 상기 기판(10)에 일정 전압이 가해질 수 있다.
상기 제 1 구조체(SC)의 형성 후, 상기 적층 구조체를 관통하는 채널 홀들(105)이 형성될 수 있다. 상기 제 1 구조체(SC)가 상기 기판(10)의 상면 아래로 연장된 깊이(d2)는 상기 채널 홀들(105)의 상기 기판(10)의 상면 아래로 연장된 깊이(d1) 보다 깊을 수 있다. 즉, 상기 분리 트렌치(107)는 상기 채널 홀들(105) 보다 깊게 형성될 수 있다. 이와 같이 상기 제 1 구조체(SC)가 상기 기판(10)의 상면 아래로 상대적으로 깊게 형성된 경우, 상기 제 1 구조체(SC)는 상기 희생막들(130)의 제거 공정 시, 상기 적층 구조체(100)의 하중을 보다 안정적으로 지지할 수 있다. 따라서, 메모리 소자의 형성 공정이 보다 안정적으로 수행될 수 있다.
도 22를 참조하여, 상기 분리 트렌치(107) 상에 제 1 정보 저장막(150)이 형성될 수 있다. 상기 제 1 정보 저장막(150)은 상기 채널 홀들(105)을 따라 실질적으로 콘포멀하게 형성될 수 있다. 상기 제 1 정보 저장막(150)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 예를 들면, 상기 제 1 정보 저장막(150)은 전하트랩형 비휘발성 메모리 트랜지스터의 메모리 요소로서 사용되는 박막들 중의 적어도 하나를 포함할 수 있다. 본 발명의 실시예들은 상기 제 1 정보 저장막(150)을 구성하는 박막들이 무엇인가에 따라 다양하게 세분화될 수 있다. 이러한 세분화된 실시예들은 이후 도 73 내지 도 75를 참조하여 상세하게 다시 설명된다.
도 23을 참조하여, 상기 제 1 정보 저장막(150)의 측벽 상에 스페이서(165)가 형성될 수 있다. 이 단계는 상기 제 1 정보 저장막(150)이 형성된 결과물을 콘포말하게 덮는 반도체막(미도시)을 형성한 후, 상기 반도체막 및 상기 제 1 정보 저장막(150)을 이방성 식각하여 상기 채널 홀들(105)의 바닥에서 상기 기판(10)을 노출시키는 단계를 포함할 수 있다. 이에 따라 상기 제 1 정보 저장막(150)은 상기 채널 홀들(105) 내의 영역으로 한정되며, 상기 제 1 정보 저장막(150)의 측벽 상에 상기 스페이서(165)가 함께 형성될 수 있다. 상기 반도체막을 이방성 식각하는 단계에서의 과도식각의 결과로서, 도시된 것처럼, 상기 기판(10)의 상부면이 리세스될 수 있다.
도 24를 참조하여, 상기 채널 홀들(105) 내에 반도체막(170) 및 매립막(180)이 차례로 형성될 수 있다. 상기 반도체막(170)은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들을 사용하여 형성되는 다결정 실리콘막일 수 있다. 일 실시예에 따르면, 상기 반도체막(170)은 상기 채널 홀들(105)을 완전히 매립하지 않는 두께로 형성될 수 있다. 상기 매립막(180)은 상기 채널 홀들(105)을 완전히 채울 수 있다. 상기 매립막(180)은 상기 채널 홀들(105)의 나머지 영역을 채울 수 있다. 이와는 달리, 상기 반도체막(170)은 상기 채널 홀들(105)을 완전히 채울 수 있다. 이 경우, 상기 매립막(180)의 형성 공정은 생략될 수 있다.
도 25는 상기 매립막(180)이 형성된 결과물 상에, 도 7 내지 10을 참조하여 설명된 공정이 수행된 결과물을 도시하는 도면이다. 상술한 공정들에 의하여, 상기 적층 구조체(100)를 관통하는 채널 구조체들(VS) 및 y방향으로 연장되는 전극 구조체들(HS)이 형성될 수 있다. 상기 채널 구조체들(VS)은 상기 제 1 정보 저장막(150), 상기 스페이서(165), 상기 반도체막(170) 및 상기 매립막(180)을 포함할 수 있다. 상기 전극 구조체들(HS)은 제 2 정보 저장막(221) 및 전극 패턴들(230)을 포함할 수 있다. 상기 제 2 정보 저장막(221)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 상기 제 2 정보 저장막(221)의 구성에 대해서는 이후 도 73 내지 도 75를 참조하여 상세하게 다시 설명된다.
상기 전극 구조체들(HS) 사이로 연장되는 매립 절연막들(250) 아래에 제 2 불순물 영역(240)이 형성되고, 상기 채널 구조체들(VS)의 상부에는 제 3 불순물 영역(261)이 형성될 수 있다. 일 예로, 상기 제 2 및 제 3 불순물 영역(240, 261)은 고농도로 도핑된 n형 불순물 영역일 수 있다.
도 26을 참조하여, 상기 채널 구조체들(VS)을 x 방향으로 연결하는 제 1 상부 배선들(263), 및 상기 제 1 구조체(SC) 상에서 y방향으로 연장되는 제 2 상부 배선(273)이 형성될 수 있다. 상기 제 2 상부 배선(273)은 상기 분리 트렌치(107)를 따라 연장되고, 상기 제 1 상부 배선들(263)과 교차할 수 있다. 상기 제 1 상부 배선들(263)은 제 1 상부 플러그들(262)에 의하여 상기 채널 구조체들(VS)에 연결되고, 상기 제 2 상부 배선(273)은 제 2 상부 플러그들(272)에 의하여 상기 제 1 구조체(SC)에 연결될 수 있다.
도 27 및 도 28은 제 2 실시예의 일 변형예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 사시도들이다. 설명의 간략화를 위하여, 중복되는 구성에 대한 설명은 생략될 수 있다.
도 27은 도 2를 참조하여 설명된 적층 구조체(100)에 분리 트렌치(107) 및 상기 분리 트렌치(107)를 채우는 제 1 구조체(SC)가 형성된 것을 도시하는 도면이다. 상기 적층 구조체(100)를 관통하여 기판(10)을 노출하는 상기 분리 트렌치(107)가 형성된 후, 노출된 상기 기판(10)에 제 1 불순물 영역(245)이 형성될 수 있다.
상기 분리 트렌치(107) 상에 제 1 절연 패턴(270)이 형성된 후, 상기 제 1 절연 패턴(270)을 관통하여 상기 기판(10)과 연결되는 제 1 도전 패턴(286)이 형성될 수 있다. 상기 제 1 도전 패턴(286)의 형성 공정은, 상기 제 1 절연 패턴(270)의 하부를 식각하여 상기 기판(10)의 상면을 노출하는 것을 포함할 수 있다. 상기 기판(10)의 노출 공정은 스페이서 공정에 의하여 수행될 수 있다. 상기 제 1 절연 패턴(270)은 상기 희생막들(130)과 식각 선택성이 있는 물질로 형성될 수 있다. 일 예로, 상기 제 1 절연 패턴(270)의 폭은 상기 분리 트렌치(107)의 x 방향의 폭의 1/4 이상일 수 있다.
상기 제 1 도전 패턴(186)은 상기 분리 트렌치(107)를 채울 수 있다. 상기 제 1 도전 패턴(186)은 폴리 실리콘 및 금속 물질 중 적어도 하나를 포함할 수 있다. 상기 제 1 도전 패턴(186)이 형성된 후, 평탄화 공정이 수행될 수 있다. 상기 적층 구조체(100)를 관통하는 채널 홀들(105)이 형성될 수 있다. 상기 채널 홀들(105)은 상기 기판(10)을 노출할 수 있다.
도 28은 도 27의 채널 홀들(105)이 형성된 결과물 상에 도 22 내지 26을 참조하여 설명된 공정들을 수행한 결과물을 도시하는 도면이다. 본 실시예의 경우, 상기 제 1 구조체(SC)는 제 1 절연 패턴(270)을 포함하고, 상기 제 1 도전 패턴(286)은 상기 제 1 절연 패턴(270)에 의하여 상기 제 2 정보 저장막(221)과 이격될 수 있다.
[제 3 실시예 ]
도 29 내지 도 32는 본 발명의 제 3 실시예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 사시도들이다. 설명의 간략화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 29는 도 2를 참조하여 설명된 적층 구조체(100)에 분리 트렌치(107)가 형성된 결과물을 도시하는 도면이다. 상기 분리 트렌치(107)는 y방향으로 연장될 수 있다. 상기 분리 트렌치(107) 상에 제 1 절연 패턴(270)이 형성될 수 있다. 상기 기판(10)의 상면을 노출하기 위해, 상기 제 1 절연 패턴(270)의 하부가 제거될 수 있다. 상기 제거 공정은 스페이서 공정에 의하여 수행될 수 있다. 상기 적층 구조체(100)를 관통하는 채널 홀들(105)이 형성될 수 있다. 상기 채널 홀들(105)은 상기 기판(10)을 노출할 수 있다. 일 예로, 상기 채널 홀들(105)은 상기 제 1 절연 패턴(270)의 형성 후에 형성될 수 있다.
도 30을 참조하여, 상기 채널 홀들(105)이 형성된 결과물 상에 반도체막(170) 및 매립막(180)이 차례로 형성될 수 있다. 상기 반도체막(170) 및 상기 매립막(180)은 상기 채널 홀들(105) 및 상기 분리 트렌치(107)를 함께 채울 수 있다. 상기 반도체막(170) 및 상기 매립막(180)은 상기 분리 트렌치(107)에 형성된 상기 제 1 절연 패턴(270)의 측벽상에 형성될 수 있다. 상기 반도체막(170)은 상기 제 1 불순물 영역(245)과 연결될 수 있다.
도 31은 상기 매립막(180)이 형성된 결과물 상에 제 1 트렌치(200)를 형성한 후, 상기 희생막들(130)을 전극 구조체들(HS)로 교체한 결과물을 도시한 도면이다. 상기 전극 구조체들(HS)은 정보 저장막(220) 및 전극 패턴들(230)을 포함할 수 있다. 상기 제 1 트렌치(200)에 의하여 노출된 상기 기판(10)에 제 2 불순물 영역(240)이 형성될 수 있다. 상기 제 2 불순물 영역(240)은 상기 기판(10)과 다른 도전형의 불순물 영역일 수 있다.
도 32를 참조하여, 상기 제 1 트렌치(200)를 채우는 매립 절연막들(250)이 형성된 후, 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정에 의하여 상기 반도체막(170) 및 상기 매립막(180)은 각각 상기 채널 홀들(105) 내의 영역 및 상기 분리 트렌치(107) 내의 영역으로 분리될 수 있다. 그 결과, 상기 채널 홀들(105) 내에 반도체 패턴(171) 및 매립 패턴(181)을 포함하는 채널 구조체들(VS)이 형성되고, 상기 분리 트렌치(107) 내에는 제 1 절연 패턴(270), 제 1 도전 패턴(172) 및 제 2 절연 패턴(183)을 포함하는 제 1 구조체(SC)가 형성될 수 있다.
상기 제 1 구조체(SC)의 상부에 제 4 불순물 영역(274)이 형성되고, 상기 채널 구조체들(VS)의 상부에 제 3 불순물 영역(261)이 형성될 수 있다. 상기 제 3 및 4 불순물 영역(274, 261)의 형성은 상술한 평탄화 공정에 의하여 노출된 상기 매립 패턴(181) 및 상기 제 2 절연 패턴(183)의 상부를 제거한 후, 제거된 영역에 반도체 물질을 채우는 것을 포함할 수 있다. 그 후, 상기 제 1 구조체(SC)의 상부 및 상기 채널 구조체들(VS)의 상부에 불순물 이온이 주입될 수 있다.
상기 제 4 불순물 영역(274)은 상기 기판(10)과 동일한 도전형일 수 있고, 상기 제 3 불순물 영역(261)은 상기 기판(10)과 다른 도전형일 수 있다. 상기 제 3 및 제 4 불순물 영역(261,274)이 서로 다른 불순물 영역으로 형성되는 경우, 복수의 이온 주입 공정이 수행될 수 있다. 이후, 제 1 상부 배선들(263), 및 제 2 상부 배선(273)이 형성될 수 있다. 상기 제 1 상부 배선들(263)은 제 1 상부 플러그들(262)에 의하여 상기 채널 구조체들(VS)에 연결되고, 상기 제 2 상부 배선(273)은 제 2 상부 플러그들(272)에 의하여 상기 제 1 구조체(SC)에 연결될 수 있다.
[제 4 실시예 ]
도 33 내지 도 37은 본 발명의 제 4 실시예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 사시도들이다. 간략화를 위하여 동일한 구성에 대한 설명은 생략될 수 있다.
도 33은 도 2를 참조하여 설명된 적층 구조체(100)에 분리 트렌치(107) 및 채널 홀들(105)이 형성된 결과물을 도시한 도면이다. 본 실시예에서, 상기 분리 트렌치(107) 및 상기 채널 홀들(105)은 동시에 형성될 수 있다. 즉, 1회의 패터닝 공정에 의하여 상기 분리 트렌치(107) 및 상기 채널 홀들(105)이 형성될 수 있다. 상기 분리 트렌치(107) 및 상기 채널 홀들(105)이 동시에 형성됨에 따라, 상기 분리 트렌치(107) 및 상기 채널 홀들(105)의 깊이는 실질적으로 동일할 수 있다. 상기 분리 트렌치(107) 및 상기 채널 홀들(105)은 상기 기판(10)을 노출할 수 있다.
상기 분리 트렌치(107)은 평면적 관점에서(in plan view) y 방향을 따라 원들(circles)이 상호 중첩되어 배열된 형상일 수 있다. y 방향으로 배열된 상기 채널 홀들(105)은 상기 분리 트렌치(107)까지의 거리가 반복적으로 변할 수 있다. 일 예로, y 방향으로 배열된 상기 채널 홀들(105) 중 짝수 번째 채널 홀들은, 홀수 번째 채널 홀들로부터 x 방향으로 이격될 수 있다. 이와 같은 상기 채널 홀들(105)의 배열은 메모리 셀의 집적도를 증가시킬 수 있다.
도 34를 참조하여, 상기 채널 홀들(105) 및 상기 분리 트렌치(107) 내에 반도체막(170) 및 매립막(180)이 차례로 형성될 수 있다. 상기 매립막(180)은 상기 분리 트렌치(107)를 완전히 채우지 않는 두께로 형성될 수 있다. 상기 분리 트렌치(107)의 폭을 상기 채널 홀들(105)의 폭에 비하여 상대적으로 넓게 형성한 경우, 도시된 바와 같이 상기 채널 홀들(105)은 상기 반도체막(170) 및 상기 매립막(180)에 의하여 완전히 채워지고, 상기 분리 트렌치(107)는 완전히 채워지지 않을 수 있다. 이와는 달리, 상기 분리 트렌치(107)가 상기 매립막(180)에 의하여 완전히 채워진 후, 추가적인 식각 공정에 의하여 상기 기판(10)이 노출될 수 있다.
도 35를 참조하여, 상기 매립막(180)에 이방성 식각이 수행되어 스페이서(182)가 형성될 수 있다. 상기 반도체막(170)의 하부가 상기 매립막(180)과 함께 식각되어 상기 기판(10)의 상면이 노출될 수 있다. 상기 기판(10)의 상기 분리 트렌치(107) 아래의 부분은 소정의 깊이로 리세스될 수 있다.
도 36을 참조하여, 상기 스페이서(182)가 형성된 결과물 상에, 상기 분리 트렌치(107)를 채우는 제 2 도전 패턴(173)이 형성될 수 있다. 상기 제 2 도전 패턴(173)은 도핑된 실리콘, 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 상기 제 2 도전 패턴(173)은 상기 제 1 불순물 영역(245)과 연결될 수 있다. 상기 제 2 도전 패턴(173)이 형성된 후, 평탄화 공정이 수행되어 제 1 구조체(SC)가 형성될 수 있다. 상기 제 1 구조체(SC)는 상기 제 1 도전 패턴(172), 상기 스페이서(182) 및 상기 제 2 도전 패턴(173)을 포함할 수 있다.
도 37은 상기 제 2 도전 패턴(173)이 형성된 결과물 상에, 도 31 및 도 32를 참조하여 수행된 공정이 수행된 결과물을 도시하는 도면이다. 상기 제 1 구조체(SC)의 상부에 제 4 불순물 영역(274)이 형성되고, 상기 채널 구조체들(VS)의 상부에 제 3 불순물 영역(261)이 형성될 수 있다. 상기 제 4 불순물 영역(274)은 상기 기판(10)과 동일한 도전형일 수 있고, 상기 제 3 불순물 영역(261)은 상기 기판(10)과 다른 도전형일 수 있다. 상기 제 3 및 제 4 불순물 영역(261, 274)이 형성된 결과물 상에, 제 1 및 제 2 상부 배선들(263, 273)과 제 1 및 제 2 상부 플러그들(262, 272)이 형성될 수 있다.
[제 5 실시예 ]
도 38 내지 도 43은 본 발명의 제 5 실시예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 사시도들이다. 설명의 간략화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 38을 참조하여, 기판(10) 상에 적층 구조체(100)가 형성될 수 있다. 상기 적층 구조체(100)는 상기 기판(10) 상에 제 1 막들 및 제 2 막들이 교대로 그리고 반복적으로 적층되어 형성될 수 있다. 상기 제 1 막들은 절연막들(121-127: 이하 120)일 수 있고, 상기 제 2 막들은 전극막들(141-146: 이하140)일 수 있다. 상기 전극막들(140)이 상기 기판(10) 상에 적층되어 전극 구조체를 구성할 수 있다. 상기 전극막들(140)은 예를 들면, 불순물이 도핑된 다결정 실리콘 또는 금속성 물질로 형성될 수 있다. 상기 절연막들(120)은 예를 들면, 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다.
상기 기판(10) 내에 제 2 불순물 영역(240)이 형성될 수 있다. 상기 제 2 불순물 영역(240)은 상기 절연막들(120) 및 상기 전극막들(140)이 형성되기 전에 형성될 수 있다. 상기 제 2 불순물 영역(240)은 상기 기판(10)의 상면으로부터 소정의 깊이까지 상기 기판(10)과 다른 도전형의 불순물 이온을 주입하여 형성될 수 있다.
도 39를 참조하여, 상기 적층 구조체(100)를 패터닝하여 적어도 하나의 분리 트렌치(107)를 형성할 수 있다. 상기 분리 트렌치(107)는 y 방향으로 연장될 수 있다. 상기 분리 트렌치(107) x 방향으로 소정의 폭(w6)을 가질 수 있다. 상기 분리 트렌치(107)는 상기 기판(10)의 상면을 노출시키도록 형성될 수 있다.
도 40을 참조하여, 상기 분리 트렌치(107) 내에 제 1 구조체(SC)가 형성될 수 있다. 상기 제 1 구조체(SC)는 절연막을 포함할 수 있다. 일 예로, 상기 절연막은 실리콘 산화막 또는 실리콘 산화 질화막일 수 있다. 상기 적층 구조체(100)를 관통하는 채널 홀들(105)이 형성될 수 있다. 상기 채널 홀들(105)의 직경(w7)은 상기 분리 트렌치(107)의 폭(w6) 보다 넓을 수 있다. 일 예로, 상기 채널 홀들(105)은 상기 제 1 구조체(SC)가 형성된 후 형성될 수 있다.
도 41을 참조하여, 상기 채널 홀들(105)의 측벽 및 하면 상에 정보 저장막(220)이 형성될 수 있다. 상기 정보 저장막(220)의 내측벽을 덮는 스페이서(165)가 형성될 수 있다. 상기 스페이서(165)는 상기 정보 저장막(220)이 형성된 결과물 상에 반도체막을 형성한 후, 이방성 식각 공정을 수행하여 형성될 수 있다. 상기 스페이서(165)는 상기 채널 홀들(105) 내에서 상기 정보 저장막(220)을 노출할 수 있다.
도 42를 참조하여, 상기 스페이서(165)를 식각 마스크로 상기 정보 저장막(220)이 식각될 수 있다. 상기 식각 공정에 의하여 상기 기판(10)의 상면이 노출될 수 있다. 상기 스페이서(165)가 형성된 결과물 상에, 반도체막(170) 및 매립막(180)이 차례로 형성될 수 있다. 이와는 달리, 상기 반도체막(170)은 상기 채널 홀들(105)을 채우고, 상기 매립막(180)은 형성되지 않을 수 있다. 상기 반도체막(170)은 상기 제 2 불순물 영역(240)과 연결될 수 있다.
도 43을 참조하여, 상기 매립막(180)이 형성된 결과물에 최상층 절연막(127)이 노출될 때가지 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정에 의하여 상기 제 1 구조체(SC)가 노출될 수 있다. 상기 평탄화 공정에 의하여 상기 정보 저장막(220), 상기 반도체막(170) 및 상기 매립막(180)이 상기 채널 홀들(105) 각각에 한정되어 공간적으로 분리될 수 있다. 그 결과, 상기 정보 저장막(220), 상기 반도체막(170), 상기 스페이서(165) 및 상기 매립막(180)을 포함하고, 상기 기판(10) 상에 2차원적으로 배열된 채널 구조체들(VS)이 형성될 수 있다.
상기 채널 구조체들(VS)의 상부에 제 3 불순물 영역(261)이 형성될 수 있다. 상기 제 3 불순물 영역(261)은 상기 제 2 불순물 영역(240)과 동일한 도전형의 불순물 영역일 수 있다. 상기 제 3 불순물 영역(261) 상에, 제 1 상부 배선들(263) 및 제 1 상부 배선(263)과 상기 제 3 불순물 영역(261)을 연결하는 제 1 상부 플러그들(262)이 형성될 수 있다.
도 44는 제 5 실시예의 일 변형예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 사시도이다.
본 실시예에 있어서, 상기 제 1 구조체(SC) 아래의 상기 제 2 불순물 영역(240) 내에 제 5 불순물 영역(249)이 형성될 수 있다. 상기 제 1 절연 패턴(270)을 관통하여 상기 제 5 불순물 영역(249)과 연결되는 콘택트 플러그들(271)이 제공될 수 있다. 상기 제 5 불순물 영역(249)은 상기 제 2 불순물 영역(240)과 상기 콘택트 플러그들(271)의 옴 접함을 위한 영역일 수 있다. 상기 제 5 불순물 영역(249)은 상기 제 2 불순물 영역(240)과 동일한 도전형일 수 있고, 상기 기판(10)과 다른 도전형일 수 있다. 상기 제 5 불순물 영역(249)의 불순물 농도는 상기 제 2 불순물 영역(240)의 불순물 농도보다 높을 수 있다. 상기 제 5 불순물 영역(249)의 형성은 도 39를 참조하여 설명된 상기 분리 트렌치(107)의 형성 후 수행될 수 있다.
[제 6 실시예 ]
도 45 내지 도 46은 본 발명의 제 6 실시예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 사시도들이다. 설명의 간략화를 위하여 중복된 구성은 설명이 생략될 수 있다.
도 45를 참조하여, 기판(10) 상에 제 1 적층 구조체(101)가 형성될 수 있다. 상기 제 1 적층 구조체(101)는 교대로 그리고 반복적으로 적층된 절연막들(120) 및 희생막들(130)을 포함할 수 있다. 상기 제 1 적층 구조체(101)를 관통하여 상기 기판(10)을 노출하는 하부 분리 트렌치(104)가 형성될 수 있다. 상기 하부 분리 트렌치(104)의 형성에 의하여 노출된 상기 기판(10)에 제 1 불순물 영역(245)이 형성될 수 있다. 상기 제 1 불순물 영역(245)의 도전형은 상기 기판(10)의 도전형과 동일할 수 있다. 상기 하부 분리 트렌치(104)를 채우는 제 1 절연 패턴(270)이 형성될 수 있다.
상기 제 1 절연 패턴(270)이 형성된 결과물 상에 제 2 적층 구조체(102)가 형성될 수 있다. 상기 제 2 적층 구조체(102)는 교대로 그리고 반복적으로 적층된 절연막들(120) 및 희생막들(130)을 포함할 수 있다. 상기 제 2 적층 구조체(102)를 관통하여 상기 제 1 절연 패턴(270)을 노출하는 상부 분리 트렌치(108)가 형성될 수 있다. 상기 상부 분리 트렌치(108)의 형성 공정 시, 상기 제 1 절연 패턴(270)의 상부가 함께 리세스될 수 있다. 상기 상부 분리 트렌치(108)를 채우는 제 2 절연 패턴(277)이 형성될 수 있다.
도 46은 상기 제 2 절연 패턴(277)이 형성된 결과물 상에 도 4 내지 10을 참조하여 설명된 공정들이 수행된 결과물을 도시하는 도면이다. 상기 공정들에 의하여 제 1 및 제 2 절연 패턴들(270, 277)과 콘택트 플러그들(271)을 포함하는 제 1 구조체(SC)가 형성될 수 있다. 또한, 반도체막(170) 및 매립막(180)을 포함하는 채널 구조체들(VS), 및 정보 저장막(220) 및 전극 패턴들(230)을 포함하는 전극 구조체들(HS)가 형성될 수 있다.
상기 채널 구조체들(VS)은 상기 제 2 절연 패턴(277)이 형성된 후 상기 기판(10)을 노출하는 채널 홀들(105) 내에 형성되는 것으로 도시되었으나, 이와는 달리, 상기 제 1 절연 패턴(270)이 형성된 후, 상기 제 1 적층 구조체(101)를 관통하는 제 1 반도체막(미도시)이 형성되고, 상기 제 2 절연 패턴(277)이 형성된 후, 상기 제 2 적층 구조체(102)를 관통하고 상기 제 1 반도체막과 연결되는 제 2 반도체막(미도시)이 형성될 수 있다.
[제 7 실시예 ]
도 47 내지 도 63은 본 발명의 제 7 실시예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 도면들로, 도 48, 50, 52, 55, 57, 59, 61, 및 63은 각각 도 47, 49, 51, 54, 56, 58, 60, 및 62의 A-A' 및 B-B'에 따른 단면도들이다. 도 53은 도 52의 K 영역의 확대도이다. 설명의 간략화를 위하여 중복된 구성은 설명이 생략될 수 있다.
도 47 및 도 48을 참조하여, 기판(10)에 셀 영역(CAR), 제 1 주변 회로 영역(PER1), 제 2 주변 회로 영역(PER2)이 정의될 수 있다. 상기 셀 영역(CAR)은 이하 설명될 채널 구조체들이 제공되는 영역일 수 있다. 상기 셀 영역(CAR) 주위로 제 1 및 제 2 패드 영역들(PD1, PD2)이 제공될 수 있다. 상기 제 1 패드 영역(PD1)은 상기 셀 영역(CAR)에 y방향으로 인접한 영역들이고, 상기 제 2 패드 영역(PD2)은 상기 셀 영역(CAR)에 x 방향으로 인접한 영역들일 수 있다. 상기 제 1 주변 회로 영역(PER1)은 상기 셀 영역(CAR) 으로부터 x 방향으로 이격된 영역이고, 상기 제 2 주변 회로 영역(PER2)은 상기 셀 영역(CAR)으로부터 y 방향으로 이격된 영역일 수 있다. 일 예로, 상기 제 1 주변 회로 영역(PER1)은 상기 셀 영역(CAR)의 일 측에 형성될 수 있고, 상기 제 2 주변 회로 영역(PER2)은 상기 일 측에 인접하는 상기 셀 영역(CAR)의 타 측에 형성될 수 있다.
상기 제 1 주변 회로 영역(PER1)의 기판(10) 상에 주변 트랜지스터들(PT)이 제공될 수 있다. 상기 주변 트랜지스터들(PT)은 소자 분리막(115)에 의하여 정의된 활성 영역 상에 형성될 수 있다. 상기 주변 트랜지스터들(PT)은 컬럼 디코더(column decoder), 센스 엠프(sense amplifier), 및 그 외의 제어 회로들의 일부일 수 있다. 상기 주변 트랜지스터들(PT)을 덮는 보호 절연막 (111)이 제공될 수 있다. 상기 보호 절연막(111)은 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제 2 주변 회로 영역(PER2)은 로우 디코더(row decoder) 및 그 외의 제어 회로들을 포함할 수 있다.
상기 기판(10) 상에 적층 구조체(100)가 형성될 수 있다. 상기 적층 구조체(100)는 반복하여 교대로 적층된 절연막들(121-125) 및 희생막들(131-134)을 포함할 수 있다. 상기 절연막들(121-125) 및 상기 희생막들(131-134)은 상기 셀 영역(CAR), 상기 패드 영역들(PD1, PD2), 상기 제 1 및 제 2 주변 회로 영역들(PER1, PER2)을 덮도록 형성될 수 있다.
도 49 및 도 50을 참조하여, 상기 적층 구조체(100)가 패터닝되어 상기 제 1 및 제 2 주변 회로 영역들(PER1, PER2)로부터 제거될 수 있다. 상기 패터닝에 의하여 상기 적층 구조체(100)의 측벽들이 상기 패드 영역들(PD1, PD2) 상에 형성될 수 있다. 상기 패터닝시에, 상기 제 1 주변 회로 영역(PER1) 상의 주변 트랜지스터들(PT)은 상기 보호 절연막 (111)에 의하여 보호될 수 있다.
상기 적층 구조체(100) 상에 패드 마스크 패턴(112)이 형성될 수 있다. 상기 패드 마스크 패턴(112)의 x 및 y 방향으로의 폭은 패터닝된 상기 적층 구조체(100)의 x 및 y 방향으로의 폭 보다 좁을 수 있다. 상기 패드 마스크 패턴(112)은 실리콘 질화막, 실리콘 산화질화막, 및 실리콘 산화막 중 적어도 하나를 포함할 수 있다.
도 51 내지 도 52을 참조하여, 패터닝된 상기 적층 구조체(100)의 가장자리에 계단식 구조의 패드들(Pa1-Pa4)이 형성될 수 있다. 상기 계단식 구조의 패드들(Pa1-Pa4)은 도 49 및 도 50에 도시된 상기 패드 마스크 패턴(112)을 식각 마스크로 사용한 반복적인 식각 공정에 의하여 형성될 수 있다. 일 예로, 상기 패드 마스크 패턴(112)은 제 1 패드(Pa1)를 정의할 수 있다. 상기 패드 마스크 패턴(112)을 식각 마스크로한 등방성 식각에 의하여 제 2 절연막(122) 상의 희생막들(132-134) 및 절연막들(123-125)의 가장자리가 식각되어 제 1 패드(Pa1)가 형성될 수 있다.
상기 제 1 패드(Pa1)의 형성 후, 상기 패드 마스크 패턴(112)이 다시 등방성 식각될 수 있다. 상기 등방성 식각에 의하여 상기 패드 마스크 패턴의 x 및 y 방향의 폭은 더욱 감소될 수 있다. 상기 등방성 식각된 패드 마스크 패턴은 제 2 패드(Pa2)를 정의할 수 있다. 상기 등방성 식각된 패드 마스크 패턴을 식각 마스크로한 등방성 식각에 의하여 제 3 절연막(123) 상의 절연막들(124-125) 및 희생막들(133-134)의 가장자리가 식각되어 제 2 패드(Pa2)가 형성될 수 있다. 이러한 상기 패드 마스크 패턴의 등방성 식각 공정, 및 등방성 식각된 패드 마스크 패턴을 식각 마스크로 하여 절연막들 및 희생막들의 식각 공정이 반복적으로 수행할 수 있다. 즉, 상기 패드 마스크 패턴(112)을 소모적 마스크로 사용하여 계단식 구조의 패드들(Pa1-Pa4)이 형성될 수 있다. 상기 패드들(Pa1-Pa4)은 상기 패드 영역들(PD1, PD2) 상에 형성될 수 있다. 상기 패드 마스크 패턴(112)은 상기 패드들(Pa1-Pa4)의 형성 후 제거될 수 있다.
상기 패드들(Pa1-Pa4)의 형성 후, 상기 적층 구조체(100)를 덮는 제 1 층간 절연막(114)이 형성될 수 있다. 상기 제 1 층간 절연막(114)은 상기 제 1 및 제 2 주변 회로 영역들(PER1, PER2)을 덮을 수 있다. 상기 제 1 층간 절연막(114)은 상기 적층 구조체(100)이 상면을 노출할 수 있다. 일 예로, 상기 제 1 층간 절연막(114)을 형성하는 것은 상기 기판(10)의 전면에 절연막(미도시)를 형성한 후, 제 5 절연막(125)의 상면이 노출될 때까지 평탄화하는 공정을 포함할 수 있다. 상기 제 1 층간 절연막(114)은 USG(Undoped Silcate Glass), TEOS(Tetra-Ethyl Ortho Silicate), BSG(Boro Silicate Glass), 및 BPSG(Boro Phospho Silicate Glass) 중 적어도 하나일 수 있다. 이하, 설명의 간소화를 위하여, 상기 제 1 층간 절연막(114)에 의하여 가려진 구조의 일부가 도면 상에 도시될 수 있다.
도 53은 도 52의 K 영역의 확대도로, 상기 적층 구조체(100)에 작용되는 국부적 응력 상태를 나타낸다. 상기 제 1 층간 절연막(114)은 이후 수행될 고열 공정에서 수축될 수 있다. 상기 제 1 층간 절연막(114)의 수축에 의하여 상기 제 1 층간 절연막(114)와 인접한 상기 적층 구조체(100)의 가장자리에 제 1 인장 응력(f1)이 적용될 수 있다. 상기 제 1 주변 회로 영역(PER1)은 상기 제 1 층간 절연막(114)에 의하여 덮이므로, 상기 제 1 주변 회로 영역(PER1)에 인접한 상기 제 2 패드 영역(PD2) 상의 적층 구조체는 상대적으로 큰 응력을 받을 수 있다. 상기 희생막들(131-134)은 이후 수행될 고열 공정에서 수축될 수 있다. 상기 희생막들(131-134)의 수축에 의하여 발생되는 응력은 상기 희생막들(131-134)의 위치에 따라 다를 수 있다. 일 예로, 상기 적층 구조체(100)의 가장자리, 즉 상기 패드 영역들(PD1, PD2) 상의 부분은 상기 셀 영역(CAR) 상의 부분 보다 상대적으로 큰 응력을 받을 수 있다. 또한 상기 희생막들(131-134)에 작용되는 응력의 크기는 적층 순서에 따라 다를 수 있다. 일 예로, 도 53에 도시된 바와 같이, 제 4 희생막(134)의 수축에 의한 제 4 응력(f4)은 제 3 희생막(133)의 수축에 의한 제 3 응력(f3) 보다 크고, 제 2 희생막(132)의 수축에 의한 제 2 응력(f2)은 상기 제 3 응력(f3) 보다 작을 수 있다. 즉, 상기 기판(10)으로부터 거리가 멀수록 상기 희생막들(131-134)에 작용되는 응력이 증가될 수 있다. 이와 같이 상기 적층 구조체(100)의 가장자리에 작용되는 응력의 불균형은 이후 형성될 채널 홀들 및 상기 채널 홀들 내의 반도체 막을 변형시킬 수 있다. 따라서 메모리 셀이 단락되거나 전기적 특성의 산포가 발생할 수 있다.
도 54 및 도 55를 참조하여, 상기 적층 구조체(100)를 패터닝하여 분리 트렌치(107)를 형성할 수 있다. 상기 분리 트렌치(107)는 상기 기판(10)을 노출할 수 있다. 상기 분리 트렌치(107)는 상기 셀 영역(CAR)과 상기 제 1 주변 회로 영역(PER1) 사이로 연장될 형성될 수 있다. 상기 분리 트렌치(107)는 상기 셀 영역(CAR)의 양 측에 형성된 상기 제 2 패드 영역(PD2)과, 상기 셀 영역(CAR) 사이로 연장되는 한 쌍의 트렌치들을 포함할 수 있다. 이와는 달리, 상기 분리 트렌치(107)는 상기 셀 영역(CAR)의 일 측에 한정되어 형성될 수 있다.
본 실시예에 있어서, 상기 분리 트렌치(107)는 상기 적층 구조체(100)의 가장 자리에 작용되는 응력의 불균형에 의한 구조의 변형을 방지할 수 있다. 즉, 상기 분리 트렌치(107)는 이하의 고온 공정에서 상기 제 1 층간 절연막(114) 및 상기 희생막들(131-134)의 수축에 의해 발생되는 적층 구조체 가장자리에서의 응력 불균형을 완화할 수 있다.
상기 분리 트렌치(107)에 의해 노출된 상기 기판(10)에 제 1 불순물 영역(245)이 형성될 수 있다. 본 실시예에서, 상기 제 1 불순물 영역(245)은 상기 기판(10)의 도전형과 같은 도전형을 갖고 상기 기판(10)의 불순물 농도 보다 높은 불순물 농도를 가질 수 있다. 다른 실시예에 있어서, 상기 제 1 불순물 영역(245)은 도 41을 참조하여 설명한 것과 같이 상기 기판(10)의 도전형과 다른 도전형을 가질 수 있다. 또 다른 실시예에 있어서, 상기 제 1 불순물 영역(245)은 형성되지 않을 수 있다.
도 56 및 도 57을 참조하여, 상기 분리 트렌치(107) 내에 제 1 구조체(SC)가 형성될 수 있다. 상기 셀 영역(CAR)에 상기 적층 구조체(100)를 관통하여 상기 기판(10)과 연결되는 채널 구조체들(VS)이 형성될 수 있다. 상기 채널 구조체들(VS)은 반도체층을 포함할 수 있다. 상기 제 1 구조체(SC) 및 상기 채널 구조체들(VS)의 구조 및 형성 방법은 상술한 제 1 내지 제 6 실시예들에 따라 다양하게 적용될 수 있다. 따라서 본 실시예에서는 상기 제 1 구조체(SC) 및 상기 채널 구조체들(VS)의 구체적인 구조 및 형성 방법이 생략된다. 상기 채널 구조체들(VS)은 상기 셀 영역(CAR)에 x 및 y 방향을 따라 2차원적으로 배치될 수 있다. 일 예로, 상기 채널 구조체들(VS)은 x 방향을 따라 배치된 복수의 열들을 포함할 수 있다. 상기 제 1 구조체(SC)는 상기 채널 구조체들(VS)의 최외각 열들(R1, R2)과 상기 제 2 패드 영역(PD2) 사이에 형성될 수 있다. 본 명세서에서 상기 최외각 열들(R1, R2)은 패드 영역들(PD1, PD2)에 형성된 더미 채널 구조체들(미도시)이 아닌 이하 설명될 비트 라인에 전기적으로 연결되는 채널 구조체들을 지칭한다.
도 58 및 도 59를 참조하여, 상기 적층 구조체(100)를 패터닝하여 상기 기판(10)을 노출하는 제 1 트렌치들(200)을 형성할 수 있다. 상기 제 1 트렌치들(200)은 상기 채널 구조체들(VS) 사이에 배치되고 y 방향으로 연장될 수 있다. 상기 제 1 트렌치들(200)을 형성하는 것은 상기 기판(10)의 상부면이 노출될 때까지 식각 마스크(미도시) 아래의 막들을 이방성 식각하는 단계를 포함할 수 있다. 상기 제 1 트렌치들(200)은 상기 제 1 구조체들(SC)과 실질적으로 평행할 수 있다. 상기 제 1 트렌치들(200) 중 적어도 일부는 상기 제 1 패드 영역(PD1) 상으로 연장될 수 있다.
도 60 및 도 61을 참조하여, 상기 제 1 트렌치들(200)에 의하여 노출된 상기 희생막들(130)이 전극 구조체들(HS)로 교체될 수 있다. 상기 희생막들(130)을 선택적으로 제거하여 리세스 영역들(미도시)을 형성한 후, 상기 리세스 영역들을 채우는 전극 구조체들(HS)이 형성될 수 있다. 본 실시예에 있어서, 상기 희생막들(130)의 제거 시에, 상기 제 1 트렌치들(200)을 통하여 공급된 식각액은 상기 제 1 구조체(SC)에 의하여 상기 제 2 패드 영역(PD2)에 도달하지 못할 수 있다. 따라서 도시된 바와 같이 상기 제 2 패드 영역(PD2) 상에 상기 희생막들(131-134)의 일부가 잔류할 수 있다. 다른 실시예에 있어서, 상기 제 1 구조체(SC)가 상기 적층 구조체(100)를 y 방향을 따라 완전히 가로지르지 않는 경우, 상기 제 2 패드 영역(PD2) 상의 상기 희생막들(131-134) 중 적어도 일부가 제거될 수 있다. 또 다른 실시예에 있어서, 상기 제 2 패드 영역 상에 잔류하는 상기 희생막들(131-134)을 제거하기 위한 별개의 공정이 수행될 수 있다.
상기 전극 구조체들(HS)은 상기 리세스 영역들의 내벽을 덮는 정보 저장막(220) 및 상기 리세스 영역들의 나머지 공간을 채우는 전극 패턴들(230)을 포함할 수 있다. 상기 정보 저장막(220)의 구성에 대해서는 이하, 도 73 내지 75를 참조하여 보다 상세히 설명된다. 상기 전극 패턴들(230)을 형성한 후, 상기 기판(10)에 제 2 불순물 영역들(240)이 형성될 수 있다. 상기 제 2 불순물 영역들(240)은 상기 기판(10)과 다른 도전형을 가질 수 있다.
상기 제 1 트렌치들(200)을 채우는 매립 절연막들(250)이 형성될 수 있다. 상기 매립 절연막들(250)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중의 적어도 하나로 형성될 수 있다.
도 62 및 도 63을 참조하여, 상기 적층 구조체(100) 상에 도전 라인들이 형성될 수 있다. 상기 채널 구조체들(VS)을 x 방향으로 연결하는 제 1 상부 배선들(263)이 형성될 수 있다. 상기 제 1 상부 배선들(263)은 제 2 층간 절연막(116) 및 제 3 층간 절연막(117)을 관통하는 제 1 상부 플러그들(262)에 의하여 상기 채널 구조체들(VS)과 연결될 수 있다. 일 예로, 상기 제 2 및 제 3 층간 절연막(116, 117)은 실리콘 산화막 또는 실리콘 산화질화막일 수 있다. 상기 제 1 상부 배선들(263)은 상기 제 1 주변 회로 영역(PER1) 상으로 연장되고, 주변 콘택트 플러그들(292)에 의하여 상기 주변 트랜지스터들(PT)과 전기적으로 연결될 수 있다.
상기 제 1 구조체들(SC)을 따라 연장되는 제 2 상부 배선들(273)이 형성될 수 있다. 상기 제 2 상부 배선들(273)은 상기 제 1 상부 배선들(263)과 교차하는 방향으로 연장될 수 있다. 상기 제 1 불순물 영역(245)이 제공된 경우, 상기 제 2 상부 배선들(273)과 상기 제 1 불순물 영역(245)을 전기적으로 연결하기 위한 구조들(미도시)이 제공될 수 있다. 상기 전기적 연결을 위한 구조들은 도 11, 도 15, 도 18, 도 44, 및 도 46에 도시된 바와 같은 콘택트 플러그들이거나, 도 22, 도 26, 도 28, 도 32, 및 도 37에 도시된 바와 같은 도전 패턴들일 수 있다. 상기 콘택트 플러그들 또는 상기 도전 패턴들은 제 2 상부 플러그들(272)에 의하여 상기 제 2 상부 배선들(273)과 전기적으로 연결될 수 있다. 상기 제 1 구조체들(SC)이 복수 개 제공되는 경우, 상기 제 2 상부 배선들(273)도 복수 개 제공되고, 상호 연결되어 상기 제 1 주변 회로 영역(PER1) 상으로 연장될 수 있다.
수직적으로 적층된 상기 전극 구조체들(HS)은 각각 x 방향을 따라 연장되는 제 3 상부 배선들(276)과 상기 제 1 패드 영역(PD1)에서 전기적으로 연결될 수 있다. 상기 제 3 상부 배선들(276)은 상기 제 1 패드 영역(PD1)에 형성된 패드들과 콘택트 플러그들(미도시)을 통하여 상기 전극 구조체들(HS)과 연결될 수 있다. 상기 제 3 상부 배선들(276) 각각은 상기 제 2 주변 회로 영역(PER2) 상으로 연장될 수 있다. 최상층의 상기 전극 구조체(HS)가 스트링 선택 라인들(SSL)인 경우, 상기 매립 절연막(250)에 의하여 X 방향으로 분리된 상기 스트링 선택 라인들 각각에 제 4 상부 배선들(275)이 전기적으로 연결될 수 있다.
도 64 내지 도 67는 제 7 실시예의 변형예들에 따른 반도체 소자를 설명하기 위한 평면도들이다. 보다 구체적으로 도 64 내지 도 67은 도 56 및 도 57을 참조하여 설명된 단계의 도면들로, 제 1 구조체와 채널 구조체의 배치를 설명하기 위한 평면도들이다.
도 64는 상기 채널 구조체들(VS)과 상기 제 1 구조체의 배치에 관한 일 실시예를 도시한다. 상기 채널 구조체들(VS)은 복수의 열들 포함하고, 상기 제 1 구조체는 상기 복수의 열들 사이를 따라 y 방향으로 연장되는 제 1 부 구조체(sub-structure)(SB1)를 포함할 수 있다. 상기 제 1 부 구조체(SB1)는 복수 개 제공될 수 있다. 상기 제 1 부 구조체(SB1)는 상기 채널 구조체들(VS) 사이로 연장되는 제 1 분리 트렌치(T1)내에 형성될 수 있다.
상기 제 1 구조체는 상기 복수의 열들 중 최외각 열들(R1, R2)과 상기 제 2 패드 영역(PD2) 사이에 제공되는 제 2 부 구조체(SB2)를 더 포함할 수 있다. 일 예로, 상기 제 2 부 구조체(SB2)는 상기 제 1 부 구조체(SB1)와 실질적으로 평행할 수 있다. 상기 제 2 부 구조체(SB2)는 상기 최외각 열들(R1, R2)과 상기 제 1 주변 회로 영역(PER1) 사이에 제공될 수 있다. 상기 제 2 부 구조체(SB2)는 상기 적층 구조체(100)의 적어도 일부를 관통하는 제 2 분리 트렌치(T2) 내에 형성될 수 있다. 상기 제 1 및 제 2 분리 트렌치들(T1, T2)은 동시에 형성될 수 있고, 상기 제 1 및 제 2 부 구조체들(SB1, SB2)은 동시에 형성될 수 있다.
도 65은 상기 채널 구조체들(VS)과 상기 제 1 구조체의 배치에 관한 다른 실시예를 도시한다. x 방향으로 연장되고 상기 제 1 층간 절연막(114)을 관통하는 제 3 부 구조체(SB3)가 제공될 수 있다. 상기 제 3 부 구조체(SB3)는 상기 적층 구조체(100)로부터 y 방향으로 이격될 수 있다. 일 예로, 상기 제 3 부 구조체(SB3)는 상기 적층 구조체(100)와 상기 제 2 주변 회로 영역(PER2) 사이로 연장될 수 있다. 상기 제 3 부 구조체(SB3)는 상기 적층 구조체(100)의 양 측에 또는 일 측에 형성된 제 3 분리 트렌치(T3) 내에 제공될 수 있다. 상기 제 3 부 구조체(SB3)는 상기 적층 구조체(100)에 y 방향으로 작용되는 응력을 완화할 수 있다.
상기 제 3 부 구조체(SB3)는 상기 제 2 부 구조체(SB2)와 연결되어 상기 채널 구조체들(VS)을 둘러싸는 폐 루프(closed-loop)를 이룰 수 있다. 상기 제 3 부 구조체(SB3)는 상기 제 2 부 구조체(SB2)와 동시에 형성될 수 있다. 본 실시예에 있어서, 상기 제 1 부 구조체(SB1)는 상기 제 3 부 구조체(SB3)와 이격될 수 있다.
도 66은 상기 채널 구조체들(VS)과 상기 제 1 구조체의 배치에 관한 또 다른 실시예를 도시한다. 상기 제 3 부 구조체(SB3)는 상기 적층 구조체(100)의 양 측에 제공되고, 상기 적층 구조체(100)의 양 측에 제공된 상기 제 3 부 구조체(SB3)는 각각 상기 제 1 부 구조체(SB1) 및 상기 제 2 부 구조체(SB2)와 연결될 수 있다. 일 예로, 상기 제 2 주변 회로 영역(PER2)과 인접한 상기 적층 구조체(100)의 일 측에 제 3 부 구조체(SB3)가 형성될 수 있고, 상기 제 3 부 구조체(SB3)는 상기 적층 구조체(100)의 양 단에 형성된 제 2 부 구조체들(SB2)을 연결할 수 있다. 상기 적층 구조체(100)의 타 측에 형성된 상기 제 3 부 구조체(SB3)는 상기 제 1 부 구조체들(SB1)을 연결할 수 있다.
도 67을 참조하여, 상기 제 3 부 구조체(SB3)는 상기 제 1 및 제 2 부 구조체들(SB1, SB2)과 연결될 수 있다. 상기 제 1 부 구조체(SB1) 및 상기 제 2 부 구조체(SB2)는 상기 제 3 부 구조체(SB3)를 통하여 연결될 수 있다. 상기 제 1 내지 제 3 부 구조체들(SB1, SB2, SB3)은 동시에 형성될 수 있다.
[메모리 칩의 어레이]
도 68 내지 도 72는 본 발명의 실시예들에 따른 메모리 칩 어레이(300)를 설명하기 위한 개략도들이다. 상기 메모리 칩 어레이(300)는 설명의 간소화를 위하여 간략하게 도시되었으나, 이에 한정되지 않는다. 일 예로, 상기 메모리 칩 어레이(300)는 3개 이상의 적층 구조체들(100)을 포함할 수 있다. 또한, 각 구성요소들의 상대적 비율은 설명을 위하여 과장되거나 변형될 수 있다.
메모리 칩 어레이(300)가 제공된다. 상기 메모리 칩 어레이(300)는 복수의 적층 구조체들(100)을 포함할 수 있다. 상기 메모리 칩 어레이(300)는 제 1 주변 회로 영역(302) 및 제 2 주변 회로 영역(301)을 포함할 수 있다. 일 예로, 상기 제 2 주변 회로 영역(301)은 상기 적층 구조체들(100) 사이에 배치될 수 있고, y 방향으로 연장될 수 있다. 상기 제 1 주변 회로 영역(302)은 상기 적층 구조체들(100)의 일 단부들에 공통적으로 형성되고, x 방향으로 연장될 수 있다.
상기 적층 구조체들(100)은 워드 라인들(WL), 상기 워드 라인들(WL)의 적어도 일부를 가로지르는 매립 절연막들(FL1, FL2, 이하 FL), 및 상기 워드 라인들(WL)과 교차하는 비트 라인들(BL)을 포함할 수 있다. 상기 매립 절연막들(FL)의 형상 및 배치는 도 2 내지 67을 참조하여 설명된 제 1 트렌치의 형상 및 배치에 대응될 수 있다. 상기 적층 구조체들(100)은 상기 비트 라인들(BL)을 가로지르는 제 1 구조체들(SCA, SCB, SCC: 이하 SC)을 포함할 수 있다. 상기 제 1 구조체들(SC)의 형상 및 배치는 도 2 내지 67을 참조하여 설명된 분리 트렌치의 형상 및 배치에 대응될 수 있다.
상기 매립 절연막들(FL)은 x 방향으로 연장되어 상기 워드 라인들(WL)을 완전히 가로지르는 제 1 매립 절연막들(FL1), 및 일부를 가로지는 제 2 매립 절연막들(FL2)을 포함할 수 있다. 도시가 생략되었으나, 상기 매립 절연막들(FL1) 사이에는 채널 구조체들이 배치될 수 있다.
상기 매립 절연막들(FL) 사이에 상기 제 1 구조체들(SC)이 제공될 수 있다. 상기 제 1 구조체들(SC)은 도 68에 도시된 바와 같이 상기 워드 라인들(WL)을 x 방향으로 완전히 가로지르는 제 1A 구조체들(SCA), 및 도 69에 도시된 바와 같이 상기 워드 라인들(WL)의 일부를 가로지르는 제 1B 구조체들(SCB)을 포함할 수 있다. 일 예로, 상기 제 1B 구조체들(SCB)은 상기 제 2 매립 절연막들(FL2)의 x 방향으로의 길이와 실질적으로 동일하거나 더 길 수 있다.
상기 제 1 구조체들(SC)은 하나의 적층 구조체(100) 내에서 서로 다른 형상을 갖거나, 서로 다르게 배열될 수 있다. 일 예로, 도 70에 도시된 바와 같이 하나의 제 1B 구조체(SCB)는 상기 적층 구조체(100)의 일 단부로부터 연장되고, 다른 제 1B 구조체(SCB)는 상기 일 단부와 대향하는 타단부로부터 연장될 수 있다.
상기 제 1 구조체들(SC)은 직선 형상으로 한정되지 않으며, 본 발명의 목적 하에서 어떠한 형상으로도 변형이 가능하다. 일 예로, 도 71에 도시된 바와 같이, 제 1C 구조체(SCC)는 소정의 패턴을 가지고 반복되며 x 방향으로 연장될 수 있다.
도 72는 본 발명의 실시예들에 따른 메모리 셀 영역의 일부를 도시하는 도면이다. x 방향으로 배열된 상기 채널 구조체들(VS) 사이에 매립 절연막들(250) 또는 제 1 구조체(SC)가 제공될 수 있다. 인접한 상기 매립 절연막들(250) 사이에는 적어도 하나의 채널 구조체들(VS)이 배치될 수 있다. 인접한 상기 매립 절연막들(250) 사이에 상기 제 1 구조체(SC)가 제공되지 않는 영역은 메모리 셀 영역(MC)일 수 있고, 상기 제 1 구조체(SC)가 제공된 영역은 더미 셀 영역(DC)일 수 있다. 즉, 상기 제 1 구조체(SC)에 인접한 셀들은 더미 셀들로 사용될 수 있다. 이와는 달리, 상기 제 1 구조체(SC)에 인접한 셀들도 메모리 셀로 사용될 수 있다.
[정보 저장막 ]
도 73 내지 도 75는 본 발명의 실시예들에 따른 정보 저장막의 구조를 설명하기 위한 부분 사시도들이다.
도 73은 본 발명의 일 실시예에 따른 정보 저장막(220)을 설명하기 위한 부분 사시도이다. 보다 구체적으로, 도 73의 정보 저장막(220)은 본 발명의 제 1, 3, 4, 6, 및 7 실시예들에 도시된 정보 저장막일 수 있다.
채널 홀들(105) 내에 매립 패턴(DP) 및 반도체 패턴(SP)이 제공되고, 상기 반도체 패턴(SP)의 측벽 상에 정보 저장막(220)이 제공될 수 있다. 상기 정보 저장막(220)은 리세스 영역(210) 내에 차례로 적층된 터널 절연막(TIL), 전하 저장막(CL), 및 블로킹 절연막(BLL)을 포함할 수 있다. 상기 정보 저장막(220)을 구성하는 막들은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있다.
상기 전하 저장막(CL)은 트랩 사이트들이 풍부한 절연막들 및 나노 입자들을 포함하는 절연막들 중의 하나일 수 있으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 상기 전하 저장막(CL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지를 포함할 수 있다. 일 예로, 상기 전하 저장막(CL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다.
상기 터널 절연막(TIL)은 상기 전하 저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 하나일 수 있으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 상기 터널 절연막(TIL)은 상술한 증착 기술들 중의 하나를 사용하여 형성되는 실리콘 산화막일 수 있다. 이에 더하여, 상기 터널 절연막(TIL)에 증착 공정 이후 실시되는 소정의 열처리 단계가 더 수행될 수 있다. 상기 열처리 단계는 급속-열-질화 공정(Rapid Thermal Nitridation; RTN) 또는 질소 및 산소 중의 적어도 하나를 포함하는 분위기에서 실시되는 어닐링 공정일 수 있다.
상기 블로킹 절연막(BLL)은 단일 절연막일 수 있다. 이와는 달리 상기 블로킹 절연막(BLL)은 제 1 및 제 2 블로킹 절연막들(미도시)을 포함할 수 있다. 상기 제 1 및 제 2 블로킹 절연막들은 서로 다른 물질로 형성될 수 있으며, 상기 제 1 및 제 2 블로킹 절연막들 중의 하나는 상기 터널 절연막(TIL)보다 작고 상기 전하 저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 하나일 수 있다. 또한, 상기 제 1 및 제 2 블로킹 절연막들은 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있으며, 이들 중의 적어도 하나는 습식 산화 공정을 통해 형성될 수 있다. 일 실시예에 따르면, 상기 제 1 블로킹 절연막은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나이고, 상기 제 2 블로킹 절연막은 상기 제 1 블로킹 절연막보다 작은 유전 상수를 갖는 물질일 수 있다. 다른 실시예에 따르면, 상기 제 2 블로킹 절연막은 고유전막들 중의 하나이고, 상기 제 1 블로킹 절연막은 상기 제 2 블로킹 절연막보다 작은 유전 상수를 갖는 물질일 수 있다.
도 74는 본 발명의 다른 실시예에 따른 정보 저장막의 구조를 도시하는 부분 사시도이다. 보다 구체적으로, 도 74의 정보 저장막(220)은 본 발명의 제 5 실시예에 도시된 정보 저장막일 수 있다.
채널 홀들(105) 내에 정보 저장막(220), 반도체 패턴(SP), 및 매립 패턴(DP)이 차례로 제공될 수 있다. 상기 정보 저장막(220)은 상기 반도체 패턴(SP)의 형성 전에 형성될 수 있다. 상기 채널 홀들(105)의 내측벽 상에 블로킹 절연막(BLL), 전하 저장막(CL), 및 터널 절연막(TIL)을 차례로 형성할 수 있다. 상기 정보 저장막(220) 상에 상기 반도체 패턴(SP) 및 상기 매립 패턴(DP)이 형성될 수 있다.
도 75는 본 발명의 또 다른 실시예에 따른 정보 저장막의 구조를 도시하는 부분 사시도이다. 보다 구체적으로, 도 75의 정보 저장막은 본 발명의 제 2 실시예에 도시된 정보 저장막일 수 있다. 본 실시예에 따른 정보 저장막은 제 1 정보 저장막(DA1) 및 제 2 정보 저장막(DA2)을 포함할 수 있다. 상기 제 1 정보 저장막(DA1)은 상기 채널 홀들(105) 내에 형성될 수 있고, 상기 제 2 정보 저장막(DA2)은 상기 리세스 영역(210) 내에 형성될 수 있다. 상기 제 1 및 제 2 정보 저장막(DA1, DA2)은 각각 상기 블로킹 절연막(BLL), 전하 저장막(CL), 및 터널 절연막(TIL) 중 하나 이상을 포함할 수 있다.
도 76는 본 발명의 실시예들의 제조 방법에 따라 제조된 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 76을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 메모리 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 77은 본 발명의 실시예들의 제조 방법에 따라 제조된 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 77을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 78은 본 발명의 실시예들의 제조 방법에 따라 제조된 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 78을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10 기판 100 적층 구조체
105 채널 홀 107 분리 트렌치
120 절연막들 130 희생막들
170 반도체막 180 매립막
200 제 1 트렌치 220 정보 저장막
240 제 2 불순물 영역 245 제 1 불순물 영역
SC 제 1 구조체 VS 채널 구조체들
HS 전극 구조체들

Claims (39)

  1. 기판 상에, 교대로 적층된 제 1 막들 및 제 2 막들을 포함하는 적층 구조체를 형성하는 것;
    상기 적층 구조체를 패터닝하여 적어도 하나의 분리 트렌치를 형성하는 것;
    상기 분리 트렌치로부터 이격되어 상기 적층 구조체를 관통하는 채널 구조체들을 형성하는 것; 및
    상기 적층 구조체 상에, 상기 채널 구조체들을 연결하는 상부 배선들을 형성하는 것을 포함하되,
    상기 분리 트렌치는 상기 채널 구조체들을 형성하기 전에 형성되는 3차원 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 채널 구조체들은 반도체막을 포함하고,
    상기 분리 트렌치는 상기 반도체막을 형성하기 전에 형성되는 3차원 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 분리 트렌치는 상기 적층 구조체를 관통하여 상기 기판을 노출하도록 형성되는 3차원 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서, 상기 적층 구조체는 상기 분리 트렌치에 의해 상기 기판의 상면과 수평한 방향으로 상호 이격된 복수의 부 적층 구조체로 분리되는 3차원 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 분리 트렌치는 상기 기판을 노출하고, 상기 노출된 기판에 제 1 불순물 영역을 형성하는 것을 더 포함하는 3차원 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 1 불순물 영역을 형성하는 것은 상기 기판에 상기 기판의 도전형과 동일한 도전형의 불순물들을 상기 기판의 불순물 농도보다 높은 농도로 주입하는 것을 포함하는 3차원 반도체 장치의 제조 방법.
  7. 제 5 항에 있어서,
    상기 분리 트렌치의 형성 전에 상기 기판의 상부에 상기 기판과 다른 도전형의 제 2 불순물 영역을 형성하는 것을 더 포함하고,
    상기 제 1 불순물 영역을 형성하는 것은 상기 제 2 불순물 영역 내에 상기 제 2 불순물 영역과 동일한 도전형의 불순물들을 상기 제 2 불순물 농도보다 높은 농도로 주입하는 것을 포함하는 3차원 반도체 장치의 제조 방법.
  8. 제 1 항에 있어서,
    상기 분리 트렌치 내에 상기 분리 트렌치를 따라 연장되는 제 1 구조체를 형성하는 것을 더 포함하는 3차원 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제 1 구조체를 형성하는 것은 상기 분리 트렌치 내에 제 1 절연 패턴을 형성하는 것을 포함하는 3차원 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 1 절연 패턴은 상기 제 2 막들과 식각 선택성있는 물질로 형성되는 3차원 반도체 장치의 제조 방법.
  11. 제 9 항에 있어서,
    상기 분리 트렌치에 의해 노출된 상기 기판에 제 1 불순물 영역을 형성하는 것을 더 포함하고,
    상기 제 1 구조체를 형성하는 것은 상기 제 1 절연 패턴을 관통하여 상기 제 1 불순물 영역과 연결되는 콘택트 플러그를 형성하는 것을 더 포함하는 3차원 반도체 장치의 제조 방법.
  12. 제 8 항에 있어서,
    상기 제 1 구조체를 형성하는 것은 상기 분리 트렌치 내에 상기 분리 트렌치를 따라 연장되는 제 1 도전 패턴을 형성하는 것을 포함하는 3차원 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 제 1 구조체를 형성하는 것은:
    상기 제 1 도전 패턴의 형성 전에, 상기 분리 트렌치 내에 제 1 절연 패턴을 형성하는 것; 및
    상기 제 1 절연 패턴의 일부를 식각하여 상기 기판을 노출하는 것을 더 포함하는 3차원 반도체 장치의 제조 방법.
  14. 제 12 항에 있어서,
    상기 제 1 도전 패턴은 상기 분리 트렌치에 의하여 노출된 상기 제 1 및 제 2 막들의 측벽에 접촉하여 형성되는 상기 3차원 반도체 장치의 제조 방법.
  15. 제 1 항에 있어서,
    상기 분리 트렌치는 제 1 폭을 갖는 제 1 트렌치 영역 및 상기 제 1 폭 보다 넓은 제 2 폭을 갖는 제 2 트렌치 영역을 포함하는 3차원 반도체 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 제 1 트렌치 영역을 완전히 채우고 상기 제 2 트렌치 영역을 완전히 채우지 않는 제 1 패턴을 형성하는 것; 및
    상기 제 1 패턴 상에 상기 제 2 트렌치 영역을 채우는 제 2 패턴을 형성하는 것을 더 포함하고,
    상기 제 1 패턴은 열이 가해질 경우 상기 제 2 패턴보다 수축률이 적은 물질 또는 팽창하는 물질로 형성되는 3차원 반도체 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 제 2 트렌치 영역 내에, 상기 상부 배선들과 상기 기판을 연결하는 콘택트 플러그를 형성하는 것을 더 포함하는 3차원 반도체 장치의 제조 방법.
  18. 제 1 항에 있어서,
    상기 채널 구조체들을 형성하는 것은:
    상기 적층 구조체를 관통하는 채널 홀들을 형성하는 것; 및
    상기 채널 홀들 내에 반도체 패턴을 형성하는 것을 포함하고,
    상기 분리 트렌치는 상기 채널 홀들과 동시에 형성되는 3차원 반도체 장치의 제조 방법.
  19. 제 18 항에 있어서,
    상기 분리 트렌치 내에 제 1 도전 패턴을 형성하는 것을 더 포함하고,
    상기 제 1 도전 패턴은 상기 채널 홀들 내의 반도체 패턴과 동시에 형성되는 3차원 반도체 장치의 제조 방법.
  20. 제 19 항에 있어서,
    상기 채널 구조체를 형성하는 것은 상기 채널 홀들 및 상기 분리 트렌치를 채우는 제 1 매립 절연막을 형성하는 것을 더 포함하는 3차원 반도체 장치의 제조 방법.
  21. 제 20 항에 있어서,
    상기 분리 트렌치 내의 상기 제 1 매립 절연막의 일부를 식각하여 상기 기판을 노출하는 것; 및
    상기 제 1 매립 절연막 상에 상기 기판과 전기적으로 연결되는 제 2 도전 패턴을 형성하는 것을 더 포함하는 3차원 반도체 장치의 제조 방법.
  22. 제 1 항에 있어서,
    상기 적층 구조체를 패터닝하여 상기 기판을 노출하는 제 1 트렌치를 형성하는 것; 및
    상기 제 1 트렌치에 의하여 노출된 상기 제 2 막들을 전극 패턴들로 교체하는 것을 더 포함하고,
    상기 제 1 트렌치는 상기 채널 구조체들의 형성 후에 형성되는 3차원 반도체 장치의 제조 방법.
  23. 제 22 항에 있어서,
    상기 전극 패턴들과 상기 채널 구조체들 사이에 정보 저장막을 형성하는 것을 더 포함하는 3차원 반도체 장치의 제조 방법.
  24. 제 23 항에 있어서,
    상기 분리 트렌치 내에 제 1 구조체를 형성하는 것을 더 포함하고,
    상기 정보 저장막은 상기 제 1 구조체와 상기 전극 패턴들 사이로 연장되는 3차원 반도체 장치의 제조 방법.
  25. 제 1 항에 있어서,
    상기 적층 구조체를 형성하는 것은 상기 기판 상에 제 1 적층 구조체 및 제 2 적층 구조체를 차례로 형성하는 것을 포함하고,
    상기 분리 트렌치를 형성하는 것은:
    상기 제 1 적층 구조체를 관통하는 하부 트렌치를 형성하는 것;
    상기 하부 트렌치 내에 제 1 절연 패턴을 형성하는 것;
    상기 제 1 절연 패턴 상에 제 2 적층 구조체를 형성하는 것; 및
    상기 제 2 적층 구조체를 관통하여 상기 제 1 절연 패턴을 노출하는 상부 트렌치를 형성하는 것을 포함하는 3차원 반도체 장치의 제조 방법.
  26. 기판 상에 차례로 적층된 복수의 전극들을 포함하는 적층 구조체;
    상기 적층 구조체 상에 배치된 상부 배선들;
    상기 적층 구조체를 관통하여 상기 상부 배선과 상기 기판을 연결하는 채널 구조체들; 및
    상기 복수의 전극들 중 적어도 일부를 관통하며 상기 상부 배선들과 교차하는 제 1 구조체를 포함하고,
    상기 제 1 구조체 아래에 제공된 상기 기판의 상부 영역의 도전형은 상기 채널 구조체들 아래에 제공된 상기 기판의 상부 영역의 도전형과 동일한 3차원 반도체 장치.
  27. 제 26 항에 있어서,
    상기 적층 구조체와 상기 채널 구조체들 사이에 정보 저장막을 더 포함하고,
    상기 정보 저장막은 상기 제 1 구조체와 상기 적층 구조체 사이로 연장되는 3차원 반도체 장치.
  28. 제 26 항에 있어서,
    상기 채널 구조체들 사이로 연장되는 매립 절연막, 및
    상기 매립 절연막 아래의 상기 기판에 제공되는 제 2 불순물 영역을 더 포함하고,
    상기 제 2 불순물 영역의 도전형은 상기 기판의 도전형과 다른 3차원 반도체 장치.
  29. 제 26 항에 있어서,
    상기 적층 구조체는 상기 제 1 구조체에 의해 상기 기판의 상면과 수평한 방향으로 상호 이격된 복수의 부 적층 구조체로 분리되는 3차원 반도체 장치.
  30. 제 26 항에 있어서,
    상기 제 1 구조체 아래의 상기 기판에 제 1 불순물 영역을 더 포함하는 3차원 반도체 장치.
  31. 제 30 항에 있어서,
    상기 제 1 불순물 영역은 상기 기판의 도전형과 동일하고, 상기 기판의 불순물 농도보다 높은 불순물 농도를 갖는 3차원 반도체 장치.
  32. 제 26 항에 있어서,
    상기 제 1 구조체는 상기 전극들 중 적어도 하나를 관통하는 분리 트렌치 내에 제공되고,
    상기 제 1 구조체는 상기 분리 트렌치를 따라 연장되는 제 1 절연 패턴 및 상기 제 1 절연 패턴을 관통하여 상기 제 1 불순물 영역에 연결되는 도전 패턴을 포함하는 3차원 반도체 장치.
  33. 제 32 항에 있어서,
    상기 도전 패턴은 반도체 물질을 포함하고,
    상기 도전 패턴의 상부에, 상기 기판과 동일한 도전형의 제 3 불순물 영역이 제공되는 3차원 반도체 장치.
  34. 제 26 항에 있어서,
    상기 채널 구조체들은 상기 상부 배선이 연장되는 방향을 따라 배열된 복수의 채널 구조체들의 열들(rows)을 포함하고,
    상기 제 1 구조체는 상기 복수의 열들 사이로 연장되는 제 1 부 구조체를 포함하는 3차원 반도체 장치.
  35. 제 26 항에 있어서,
    상기 적층 구조체는 상기 적층 구조체의 가장 자리에 계단형 패드들을 포함하고,
    상기 제 1 구조체는 상기 복수의 열들 중 최외각의 열과 상기 계단형 패드들 사이에 제공되는 제 2 부 구조체를 포함하는 3차원 반도체 장치.
  36. 제 26 항에 있어서, 상기 적층 구조체의 일 측에 제공되는 주변 회로 영역을 더 포함하고, 상기 제 1 구조체는 상기 복수의 열들 중 최외각의 열과 상기 주변 회로 영역 사이에 제공되는 제 2 부 구조체를 포함하는 3차원 반도체 장치.
  37. 제 36 항에 있어서,
    상기 계단형 패드들 및 상기 주변 회로 영역을 덮는 층간 절연막을 더 포함하고, 상기 제 1 구조체는 상기 적층 구조체로부터 이격되어 상기 층간 절연막을 관통하고 상기 제 2 부 구조체와 연결되는 제 3 부 구조체를 더 포함하는 3차원 반도체 장치.
  38. 제 37 항에 있어서,
    상기 제 2 및 제 3 부 구조체는 상기 채널 구조체들 주위를 둘러싸는 폐 루프(closed-loop)를 이루는 3차원 반도체 장치.
  39. 제 37 항에 있어서,
    상기 제 1 구조체는 상기 채널 구조체들 사이로 연장되는 제 1 부 구조체를 더 포함하고,
    상기 제 1 부 구조체는 상기 제 3 부 구조체와 연결되는 3차원 반도체 장치.
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