KR101688604B1 - 3차원 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

3차원 반도체 장치 및 그 제조 방법이 제공된다. 이 장치는 수직하게 차례로 적층된 주형막들, 적층된 주형막들 사이에 배치되는 도전 패턴, 적층된 주형막들을 수직하게 관통하는 플러깅 패턴, 도전 패턴과 플러깅 패턴 사이에 배치되는 중간개재 패턴, 그리고 중간개재 패턴에 의해 수직하게 분리되면서 주형막들과 플러깅 패턴 사이에 배치되는 보호막 패턴들을 포함한다.

Description

3차원 반도체 장치 및 그 제조 방법{Three Dimensional Semiconductor Memory Device And Method Of Fabricating The Same}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 3차원적으로 배열된 메모리 셀들을 포함하는 3차원 메모리 반도체 장치에 관한 것이다.
3D-IC 메모리 기술은 메모리 용량의 증대를 위한 기술로서, 메모리 셀들을 3차원적으로 배열하는 것과 관련된 제반 기술들을 의미한다. 메모리 용량은, 3D-IC 메모리 기술 이외에도, (1) 패턴 미세화 기술 및 (2) 다중 레벨 셀(MLC) 기술을 통해서도 증대될 수 있다. 하지만, 패턴 미세화 기술은 고비용의 문제를 수반하고, MLC 기술은 증가시킬 수 있는 셀당 비트의 수에서 제한될 수 밖에 없다. 이런 이유에서, 3D-IC 기술은 메모리 용량의 증대를 위한 필연적인 방법인 것으로 보인다. 물론, 패턴 미세화 및 MLS 기술들이 3D-IC 기술에 접목될 경우, 더욱 증가된 메모리 용량을 구현할 수 있다는 점에서, 패턴 미세화 및 MLS 기술들 역시 3D-IC 기술과는 독립적으로 발전할 것으로 기대된다.
3D-IC 기술의 하나로서, 펀치-앤-플러그(punch-and-plug) 기술이 최근 제안되었다. 상기 펀치-앤-플러그 기술은 다층의 박막들을 기판 상에 차례로 형성한 후 상기 박막들을 관통하는 플러그들을 형성하는 단계들을 포함한다. 이 기술을 이용하면, 제조 비용의 큰 증가없이 3D 메모리 소자의 메모리 용량을 크게 증가시킬 수 있기 때문에, 이 기술은 최근 크게 주목받고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 패턴 두께의 불균일성을 줄일 수 있는 3차원 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 패턴 두께의 균일성이 향상된 3차원 반도체 장치를 제공하는 데 있다.
3차원 반도체 장치의 제조 방법이 제공된다. 이 방법은 주형막들 및 이들 사이의 희생막을 수직하게 관통하는 제 1 개구부를 형성하고, 상기 제 1 개구부의 내측벽에 보호막 및 플러깅막을 차례로 형성하고, 상기 제 1 개구부로부터 이격되어 상기 주형막들 및 상기 희생막을 수직하게 관통하는 제 2 개구부를 형성하고, 상기 제 2 개구부에 의해 노출되는 상기 희생막을 제거하여 상기 보호막을 노출시키는 리세스 영역을 형성한 후, 상기 리세스 영역에 의해 노출되는 상기 보호막을 제거하여 상기 플러깅막을 노출시키는 단계를 포함할 수 있다.
일부 실시예들에 따르면, 상기 희생막은 상기 주형막들에 대해 식각 선택성을 갖는 물질로 형성되고, 상기 보호막은 상기 희생막에 대해 식각 선택성을 갖는 물질로 형성될 수 있다.
일부 실시예들에 따르면, 상기 보호막을 제거한 후, 상기 플러깅막의 노출된 표면을 차례로 덮는 중간개재 패턴 및 도전 패턴을 형성하는 단계가 더 실시될 수 있다.
3차원 반도체 장치가 제공된다. 이 장치는 수직하게 차례로 적층된 주형막들, 상기 적층된 주형막들 사이에 배치되는 도전 패턴, 상기 적층된 주형막들을 수직하게 관통하는 플러깅 패턴, 상기 도전 패턴과 상기 플러깅 패턴 사이에 배치되는 중간개재(intermediate) 패턴, 그리고 상기 중간개재 패턴에 의해 수직하게 분리되면서 상기 주형막들과 상기 플러깅 패턴 사이에 배치되는 보호막 패턴들을 포함한다.
일부 실시예들에 따르면, 상기 보호막 패턴은, 화학적 조성, 밀도 및 그것에 포함된 불순물 농도 중의 적어도 하나에 있어서, 상기 주형막과 다를 수 있다.
일부 실시예들에 따르면, 상기 보호막 패턴은, 수직적 두께의 평균값에 있어서, 그것에 인접하는 상기 주형막과 다를 수 있다.
일부 실시예들에 따르면, 상기 보호막 패턴과 상기 주형막은 실리콘 산화막이되, 상기 보호막 패턴과 상기 주형막의 측벽들 사이에는 불연속적 경계면이 형성될 수 있다.
일부 실시예들에 따르면, 상기 중간개재 패턴은 상기 도전 패턴과 상기 플러깅 패턴 사이로부터 수평적으로 연장되어 상기 도전 패턴의 상부면 및 하부면을 덮을 수 있다.
일부 실시예들에 따르면, 상기 플러깅 패턴은 반도체 물질로 형성되고, 상기 보호막 패턴은 절연성 물질로 형성될 수 있다.
다른실시예들에 따르면, 상기 플러깅 패턴은, 상기 보호막 패턴의 측벽 상에 차례로 적층된, 전하저장막, 터널절연막 및 반도체막을 포함하고, 상기 보호막 패턴은 상기 전하저장막에 대해 식각 선택성을 갖는 절연성 물질로 이루어질 수 있다.
일부 실시예들에 따르면, 상기 보호막 패턴 및 상기 중간개재 패턴의 측벽들 상에서 각각 측정되는 상기 플러깅 패턴의 두께들 사이의 차이는 상기 플러깅 패턴의 두께의 1/10보다 작을 수 있다.
본 발명의 일부 실시예들에 따르면, 보호막 패턴은 전하저장막 또는 반도체 패턴 등과 같은 플러깅 패턴의 바깥 표면에 대한 식각 손상을 예방한다. 이에 따라, 플러깅 패턴의 두께 불균일성 또는 플러깅 패턴에 대한 식각 손상 등과 같은 기술적 문제 및 이에 따른 제품 열화가 억제될 수 있다.
도 1 내지 도 5는 본 발명의 제 1 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 6 내지 도 8은 본 발명의 제 1 실시예의 변형예들에 따른 3차원 반도체 장치를 설명하기 위한 단면도들이다.
도 9 내지 도 19은 본 발명의 제 2 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 20 내지 도 29은 본 발명의 제 3 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 30은 본 발명의 제 1 실시예에 따른 3차원 반도체 장치를 설명하기 위한 사시도이다.
도 31 및 도 32는 변형된 제 1 실시예들에 따른 3차원 반도체 장치를 설명하기 위한 사시도들이다.
도 33는 본 발명의 제 2 실시예에 따른 3차원 반도체 장치를 설명하기 위한 사시도이다.
도 34 및 도 35은 변형된 제 2 실시예들에 따른 3차원 반도체 장치를 설명하기 위한 사시도들이다.
도 36 내지 도 39는 본 발명의 다른 실시예들에 따른 3차원 반도체 장치의 일부분을 예시적으로 보여주는 단면도들이다.
도 40 및 도 41은, 각각, 상술한 제 2 및 제 3 실시예들에 따른 제조 방법들을 통해 제조된 3차원 반도체 장치의 일부분을 예시적으로 보여주는 사시도들이다.
도 42 내지 도 44은 변형된 실시예들에 따른 3차원 반도체 장치들을 설명하기 위한 단면도들이다.
도 45은 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 46은 본 발명에 따른 메모리 시스템을 장착하는 정보 처리 시스템을 간략히 보여주는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
본 발명의 실시예들에 따른 3차원 반도체 장치는 셀 어레이 영역, 주변회로 영역, 센스 앰프 영역, 디코딩 회로 영역 및 연결 영역을 포함할 수 있다. 상기 셀 어레이 영역에는, 복수의 메모리 셀들 및 상기 메모리 셀들로의 전기적 연결을 위한 비트라인들 및 워드라인들이 배치된다. 상기 주변 회로 영역에는 상기 메모리 셀들의 구동을 위한 회로들이 배치되고, 상기 센스 앰프 영역에는 상기 메모리 셀들에 저장된 정보를 판독하기 위한 회로들이 배치된다. 상기 연결 영역은 상기 셀 어레이 영역과 상기 디코딩 회로 영역 사이에 배치될 수 있으며, 여기에는 상기 워드라인들과 상기 디코딩 회로 영역을 전기적으로 연결하는 배선 구조체가 배치될 수 있다.
아래에서는, 3차원 반도체 장치의 셀 어레이 영역의 일부분과 관련된 기술적 특징들이 주로 설명될 것이다. 한편, 2009년 12월 18일에 출원된 한국특허출원번호 2009-0126854, 2010년 2월 18일에 출원된 한국특허출원번호 2010-0014751, 2010년 1월 22일에 출원된 한국특허출원번호 2010-0006124, 2009년 10월 19일에 출원된 한국특허출원번호 2009-0099370, 2009년 6월 8일에 출원된 미국특허출원번호 12/480,399는 상기 셀 어레이 영역뿐만이 아니라 (주변회로 영역 또는 연결 영역과 같은) 다른 영역들과 관련된 기술적 특징들을 개시하고 있다. 한국특허출원번호 2009-0126854, 2010-0014751, 2010-0006124, 2009-0099370 및 미국특허출원번호 12/480,399에 개시된 내용들은 완전한 형태로서 이 출원의 일부로 포함된다.
이에 더하여, 상기 한국특허출원번호 2010-0006124는 메모리 구조체를 형성하는 단계를 반복함으로써, 메모리 구조체를 다층으로 형성하는 구성을 개시하고 있다. 본 발명의 기술적 사상은 아래에서 설명될 메모리 구조체를 반복적으로 형성함으로써 다층의 메모리 구조체들을 형성하는 실시예들로 확장되어 구현될 수 있다.
[방법-제 1 실시예 ]
도 1 내지 도 5는 본 발명의 제 1 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 단면도들이고, 도 6 내지 도 8은 본 발명의 제 1 실시예의 변형예들에 따른 3차원 반도체 장치를 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(미도시) 상에 주형막들(120) 및 희생막들(130)을 차례로 그리고 교대로 증착한다. 그 결과, 도 1에 도시된 것처럼, 상기 희생막(130)은 수직적으로 적층된 주형막들(120) 사이에 개재될 수 있다.
상기 희생막들(130)은 상기 주형막(120)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 즉, 상기 희생막(130)은, 소정의 식각 레서피를 사용한 식각 공정에서, 상기 주형막(120)에 대한 식각을 실질적으로 방지하면서 제거될 수 있는 물질로 형성될 수 있다. 예를 들면, 상기 주형막(120)이 실리콘 산화막인 경우, 상기 희생막(130)은 실리콘 질화막일 수 있다. (한편, 아래에서, "식각 선택성"의 용어는 이러한 의미로서 사용될 것이다. 즉, 박막들 a 및 b 사이의 식각 선택성은, 사용되는 식각 레서피에서, 선택되는 박막 a와 선택되지 않는 박막 b의 식각 속도들의 비율(이하, 식각 선택비)을 통해 정량적으로 표현될 수 있으며, "식각 선택성을 갖는다"는 표현은 이러한 식각 속도들 사이의 차이가 실질적으로 충분히 크다는 의미로 이해될 수 있다.)
도 2를 참조하면, 상기 주형막들(120) 및 상기 희생막들(130)을 관통하는 개구부(105)(또는 제 1 개구부)를 형성한 후, 상기 개구부(105)의 내측벽을 차례로 덮는 보호막(PL) 및 플러깅막(TL)을 형성한다. 한편, 일부 실시예들에 따르면, 도시된 것처럼, 상기 플러깅막(TL)이 형성된 상기 개구부(105)를 채우는 매립 절연막(180)이 더 형성될 수 있다.
상기 보호막(PL)은 상기 희생막(130)에 대해 식각 선택성을 갖는 물질로 형성될 수 있으며, 그것의 두께 및 물질의 종류 등은 상기 플러깅막(TL)의 물질 및 박막 구조에 따라 다양하게 변형될 수 있다. 한편, 상기 보호막(PL)과 상기 주형막(120)을 형성하는 제조 공정들(또는 증착 공정들)이 서로 다르기 때문에, 상기 보호막(PL)은, 화학적 조성, 밀도 및 그것에 포함된 불순물 농도 중의 적어도 하나에 있어서, 상기 주형막(120)과 다르거나 이들 사이에는 불연속적 경계면이 형성될 수 있다.
도 3를 참조하면, 상기 주형막들(120) 및 상기 희생막들(130)을 패터닝하여, 상기 희생막들(130)의 측벽들을 노출시키는 트렌치(200)(또는 제 2 개구부)를 형성한다. 상기 트렌치(200)는 상기 개구부(105)로부터 이격된 위치에서 상기 주형막들(120) 및 상기 희생막들(130)을 관통하도록 형성될 수 있다.
어어서, 상기 트렌치(200)에 의해 노출된 상기 희생막들(130)을 선택적으로 제거하여 상기 보호막(PL)의 측벽을 노출시키는 리세스 영역(210)을 형성한다. 상기 리세스 영역(210)을 형성하는 단계는 상기 주형막(120) 및 상기 보호막(PL)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 희생막(130)을 등방적으로 식각하는 단계를 포함할 수 있다. 예를 들어, 상기 주형막(120) 및 상기 희생막(130)이 각각 실리콘 산화막 및 실리콘 질화막인 경우, 상기 리세스 영역(210)은 인산을 포함하는 식각액을 사용하여 형성될 수 있다. 한편, 상기 식각 레서피에 대해 상기 주형막(120) 및 상기 보호막(PL)이 상기 희생막(130)에 대해 충분히 큰 식각 선택비를 갖지 않는 경우, 도 3에 도시된 것처럼, 상기 희생막(130)에 인접하는 상기 보호막(PL)의 표면은 상기 희생막(130)을 식각하는 동안 부분적으로 리세스될 수 있다.
이후, 도 4에 도시된 것처럼, 상기 보호막(PL)의 노출된 부분을 선택적으로 제거하여 상기 보호막(PL)에 인접하는 상기 플러깅막(TL)의 표면을 노출시킨 후, 도 5에 도시된 것처럼, 상기 플러깅막(TL)의 노출된 표면을 덮는 수평 구조체(HS)를 형성한다. 상기 수평 구조체(HS)는 상기 리세스 영역(210) 내에 배치되는 도전 패턴(230) 및, 상기 도전 패턴(230)과 상기 플러깅막(TL)의 측벽들 사이에 개재되는, 중간개재 패턴(220, intermediate pattern)(또는 수평 패턴)을 포함할 수 있다. 상기 중간개재 패턴(220)은 수평적으로 연장되어, 도시된 것처럼, 상기 도전 패턴(230)의 상부면 및 하부면을 덮을 수 있다.
상기 플러깅막(TL)의 표면을 노출시키는 단계는 상기 플러깅막(TL)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 실시될 수 있다. 일 실시예에 따르면, 상기 식각 레서피는 상기 주형막(120)에 대해서도 식각 선택성을 갖도록 선택될 수 있다. 다른 실시예에 따르면, 상기 주형막(120) 및 상기 보호막(PL)은 충분히 높은 식각 선택비를 갖지 않는 물질들로 형성될 수 있다. 이 경우, 상기 보호막(PL)의 노출된 부분을 제거하는 동안, 상기 리세스 영역(210)의 두께(즉, 수직하게 인접한 두 주형막들 사이의 거리)는 도 1에 도시된 상기 희생막(120)의 증착 두께보다 커질 수 있다.
또다른 실시예들에 따르면, 상기 보호막(PL) 및 상기 주형막(120)은 상기 플러깅막(TL)의 표면을 노출시키는 동안 함께 식각될 수 있지만, 이들의 식각 속력들은 서로 다를 수 있다. 예를 들어, 상기 보호막(PL)의 식각 속력이 상기 주형막(120)의 식각 속력보다 클 경우, 상기 보호막(PL)의 수직적 두께는, 평균값에 있어서, 상기 주형막(120)의 수직적 두께보다 감소될 수 있다. 이 경우, 도 6에 도시된 것처럼, 상기 수평 구조체(HS)의 일부분은 상기 주형막(120)과 상기 플러깅막(TL)의 측벽들 사이로 연장되어, 상기 수평 구조체(HS)의 수직적 두께는 상기 보호막(PL)에 인접한 영역에서보다 상기 주형막(120)에 인접한 영역에서 더 작 수 있다. 반면, 상기 보호막(PL)의 식각 속력이 상기 주형막(120)의 식각 속력보다 작을 경우, 상기 보호막(PL)의 수직적 두께는 상기 주형막(120)의 수직적 두께보다 클 수 있다. 이 경우, 도 7에 도시된 것처럼, 상기 수평 구조체(HS)의 수직적 두께는 상기 보호막(PL)에 인접한 영역에서보다 상기 주형막(120)에 인접한 영역에서 더 클 수 있다.
한편, 본 발명의 변형된 실시예에 따르면, 상기 플러깅막(TL)을 형성하기 전에, 상기 보호막(PL)을 형성하는 단계가 생략될 수 있다. 이 경우, 도 8에 도시된 것처럼, 상기 플러깅막(TL)은 상기 주형막(120)에 직접 접촉하도록 형성된다. 하지만, 상기 플러깅막(TL)이 상기 희생막(130)에 대해 식각 선택성을 갖지 않는 물질로 형성되는 경우, 상기 리세스 영역(210)을 형성하는 동안 상기 플러깅막(TL)의 표면이 리세스될 수 있다. 만일, 제품의 특성이 상기 플러깅막(TL)의 두께 균일성에 크게 영향을 받는다면, 이러한 리세스는 방지되어야 한다.
도 1 내지 도 7을 참조하여 설명된 것처럼, 상기 보호막(PL)은 상기 희생막(130)과 상기 플러깅막(TL) 사이에 개재되어 상기 리세스 영역(210)을 형성하는 동안 상기 플러깅막(TL)의 표면을 보호하기 때문에, 상기 플러깅막(TL)의 두께 균일성은 확보될 수 있다. 예를 들면, 본 발명의 실시예들에 따르면, 상기 보호막()의 측벽 상에서 측정되는 상기 플러깅 패턴의 두께(T1)와 상기 중간개재 패턴()의 측벽 상에서 측정되는 상기 플러깅 패턴의 두께(T2) 사이의 차이(즉, T1-T2)는 상기 플러깅 패턴(TL)의 평균적인 두께의 1/10보다 작을 수 있다.
아래에서는 도 9 내지 도 29를 참조하여, 3차원 반도체 장치를 제조하기 위해, 도 1 내지 도 5를 참조하여 설명된 제조 방법을 적용하는 실시예들을 예시적으로 설명할 것이다. 하지만, 본 발명의 기술적 사상이 도 9 내지 도 29를 참조하여 설명되는 실시예들에 한정적으로 적용될 수 있는 것은 아니다.
[방법-제 2 실시예 ]
도 9 내지 도 19은 본 발명의 제 2 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 9를 참조하면, 기판(10) 상에 주형 구조체(100)를 형성한다. 상기 기판(10)은 반도체 특성을 갖는 물질들, 절연성 물질들, 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들면, 상기 기판(10)은 실리콘 웨이퍼일 수 있다.
변형된 실시예에 따르면, 상기 기판(10)과 상기 주형 구조체(100) 사이에는 적어도 하나의 트랜지스터를 포함하는 하부 구조체(미도시)가 배치될 수 있다. 하지만, 아래에서는, 본 발명의 기술적 사상에 대한 보다 쉬운 이해를 위해, 상기 주형 구조체(100)가 상기 기판(10) 상에 직접 형성되는 실시예를 예시적으로 설명할 것이다. 그럼에도 불구하고, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
상기 주형 구조체(100)는 복수의 절연막들(121~129: 120)(또는 주형막들) 및 복수의 희생막들(131~138: 130)을 포함할 수 있다. 상기 절연막들(120) 및 상기 희생막들(130)은, 도시된 것처럼, 교대로 그리고 반복적으로 적층될 수 있다. 상기 희생막(130)은 상기 절연막(120)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 즉, 소정의 식각 레서피를 사용하여 상기 희생막(130)을 식각하는 공정에서, 상기 희생막(130)은 상기 절연막(120)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 알려진 것처럼, 이러한 식각 선택성(etch selectivity)은 상기 절연막(120)의 식각 속도에 대한 상기 희생막(130)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 일 실시예에 따르면, 상기 희생막(130)은 상기 절연막(120)에 대해 1:10 내지 1:200(더 한정적으로는, 1:30 내지 1:100)의 식각 선택비를 제공할 수 있는 물질들 중의 하나일 수 있다. 예를 들면, 상기 절연막(120)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지일 수 있고, 상기 희생막(130)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 상기 절연막(120)과 다른 물질일 수 있다. 아래에서는, 본 발명의 기술적 사상에 대한 보다 쉬운 이해를 위해, 상기 절연막들(120)은 실리콘 산화막이고 상기 희생막들(130)은 실리콘 질화막인 실시예를 예시적으로 설명할 것이다.
한편, 일 실시예에 따르면, 도시된 것처럼, 상기 희생막들(130)은 실질적으로 동일한 두께로 형성될 수 있다. 이와 달리, 상기 절연막들(120)의 두께는 모두 동일하지 않을 수 있다. 예를 들면, 상기 절연막들(120) 중의 최하부층(121)은 상기 희생막(130)보다 얇은 두께로 형성되고, 아래에서부터 3번째층(123) 및 위에서부터 3번째층(127)은 상기 희생막(130)보다 두꺼운 두께로 형성되고, 상기 절연막들(120) 중의 나머지는 상기 희생막(130)보다 얇거나 두꺼울 수 있다. 하지만, 상기 절연막들(120)의 이러한 두께는 도시된 것으로부터 다양하게 변형될 수 있으며, 상기 주형 구조체(100)를 구성하는 막들의 층수 역시 다양하게 변형될 수 있다.
도 10 및 도 11을 참조하면, 상기 주형 구조체(100)를 관통하는 개구부들(105)(또는 제 1 개구부들)을 형성한 후, 상기 개구부들(105)의 내벽들을 콘포말하게 덮는 수직막(150)(또는 보호막)을 형성한다. 상기 수직막(150)(또는 보호막)은 상기 희생막(130)에 대해 식각 선택성을 갖는 물질들 중의 한가지로 형성될 수 있다. 이 실시예에 따르면, 상기 수직막(150)은 상기 개구부들(105)로부터 수평적으로 연장되어 상기 주형 구조체(100)의 상부면을 덮을 수도 있다.
이 실시예에 따르면, 상기 개구부들(105)은 홀 모양으로 형성될 수 있다. 즉, 상기 개구부들(105) 각각은 그것의 깊이가 그것의 폭보다 적어도 5배 이상 큰 모양으로 형성될 수 있다. 이에 더하여, 이 실시예에 따르면, 상기 개구부들(105)은 상기 기판(10)의 상부면(즉, xy 평면) 상에 2차원적으로 형성될 수 있다. 즉, 상기 개구부들(105) 각각은 x 및 y 방향을 따라 다른 것들로부터 이격되어 형성되는 고립된 영역일 수 있다.
상기 개구부들(105)을 형성하는 단계는 상기 주형 구조체(100) 상에 상기 개구부들(105)의 위치를 정의하는 소정의 마스크 패턴을 형성하는 단계 및 이를 식각 마스크로 사용하여 상기 주형 구조체(100)를 이방성 식각하는 단계를 포함할 수 있다. 한편, 상기 주형 구조체(100)는 적어도 두 종류의 서로 다른 막들을 포함하기 때문에, 상기 개구부(105)의 측벽은 상기 기판(10)의 상부면에 완전하게 수직하기 않을 수 있다. 예를 들면, 상기 기판(10)의 상부면에 가까울수록, 상기 개구부(105)의 폭은 감소될 수 있다. 상기 개구부(105) 폭의 이러한 불균일함은 3차원적으로 배열되는 트랜지스터들의 동작 특성에서의 불균일함을 유발할 수 있다. 이러한 불균일함에 대한 보다 상세한 설명 및 이를 개선할 수 있는 방법들은 미국출원번호 12/420,518에 개시되고 있으며, 여기에 개시된 내용들은 완전한 형태로서 이 출원의 일부로 포함된다.
한편, 상기 주형 구조체(100)가 상기 기판(10) 상에 직접 형성되는 실시예의 경우, 상기 개구부(105)는 도시된 것처럼 상기 기판(10)의 상부면을 노출시키도록 형성될 수 있다. 이에 더하여, 상기 이방성 식각 단계에서의 과도식각(over-etch)의 결과로서, 도시된 것처럼 상기 개구부(105) 아래의 기판(10)은 소정의 깊이로 리세스될 수 있다.
도 12를 참조하면, 상기 개구부들(105) 각각의 내벽을 차례로 덮는 수직 패턴(155) 및 반도체 스페이서(165)를 형성한다. 이 단계는 상기 수직막(150)이 형성된 결과물을 콘포말하게 덮는 제 1 반도체막을 형성한 후, 상기 제 1 반도체막 및 상기 수직막(150)을 이방성 식각하여 상기 개구부들(105)의 바닥에서 상기 기판(10)의 상부면을 노출시키는 단계를 포함할 수 있다. 이에 따라, 상기 수직 패턴(155) 및 반도체 스페이서(165)는 열린 양단을 갖는 원통 모양으로 형성될 수 있다. 또한, 상기 제 1 반도체막을 이방성 식각하는 단계에서의 과도식각(over-etch)의 결과로서, 도시된 것처럼, 상기 반도체 스페이서(165)에 의해 노출되는 상기 기판(10)의 상부면은 리세스될 수 있다.
한편, 상기 이방성 식각 단계 동안, 상기 반도체 스페이서(165)의 아래에 위치하는 상기 수직막(150)의 일부분은 식각되지 않을 수 있으며, 이 경우, 상기 수직 패턴(155)은 상기 반도체 스페이서(165)의 바닥면과 상기 기판(10)의 상부면 사이에 개재되는 바닥부를 가질 수 있다. 변형된 실시예에 따르면, 상기 반도체 스페이서(165)를 식각 마스크로 사용하여 상기 수직 패턴(155)의 노출된 표면을 식각하는 단계가 더 실시될 수 있다. 이 경우, 도 32에 도시된 것처럼, 상기 반도체 스페이서(165)의 아래에는 언더컷 영역이 형성될 수 있으며, 상기 수직 패턴(155)의 길이는 상기 반도체 스페이서(165)의 길이보다 짧아질 수 있다.
이에 더하여, 상기 제 1 반도체막 및 상기 수직막(150)에 대한 이방성 식각의 결과로서, 상기 주형 구조체(100)의 상부면이 노출될 수 있다. 이에 따라, 상기 수직 패턴들(155) 각각 및 상기 반도체 스페이서들(165) 각각은 상기 개구부들(105) 내에 국소화될 수 있다. 즉, 상기 수직 패턴들(155) 및 상기 반도체 스페이서들(165)은 xy 평면 상에 2차원적으로 배열될 수 있다.
상기 제 1 반도체막은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 다결정 실리콘막일 수 있다. 또한, 상기 제 1 반도체막은 상기 개구부(105)의 폭의 1/50 내지 1/5의 범위에서 선택되는 두께로 형성될 수 있다. 본 발명의 변형된 실시예에 따르면, 상기 제 1 반도체막은 에피택시얼 기술들 중의 한가지를 사용하여 형성될 수 있다. 2010년 2월 2일에 출원된 한국출원번호 2010-0009628은 본 발명의 기술적 사상을 구현하기 위해 사용될 수 있는 에피택시얼 기술들을 개시하고 있으며, 여기에 개시된 내용들은 완전한 형태로서 이 출원의 일부로 포함된다. 본 발명의 다른 변형된 실시예들에 따르면, 상기 제 1 반도체막은 유기 반도체막 및 탄소 나노 구조체들 중의 한가지일 수도 있다.
도 13 및 도 14를 참조하면, 상기 수직 패턴(155)이 형성된 결과물 상에 제 2 반도체막(170) 및 매립 절연막(180)을 차례로 형성한다. 상기 제 2 반도체막(170)은, 상기 반도체 스페이서(165) 및 상기 제 2 반도체막(170)과 함께, 제 1 실시예에서 설명된 플러깅막(TL)을 구성할 수 있다.
상기 제 2 반도체막(170)은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 다결정 실리콘막일 수 있다. 일 실시예에 따르면, 상기 제 2 반도체막(170)은 상기 개구부(105)를 완전히 매립하지 않는 두께를 가지고 콘포말하게 형성될 수 있다. 즉, 도시된 것처럼, 상기 제 2 반도체막(170)은 상기 개구부(105) 내에 핀홀(105a)을 정의할 수 있다.
상기 매립 절연막(180)은 상기 핀홀(105a)을 채우도록 형성될 수 있으며, 에스오지 기술을 이용하여 형성되는 절연성 물질들 및 실리콘 산화막 중의 한가지일 수 있다. 일 실시예에 따르면, 상기 매립 절연막(180)을 형성하기 전에, 상기 제 2 반도체막(170)이 형성된 결과물을 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링 단계가 더 실시될 수 있다. 상기 반도체 스페이서(165) 및 상기 제 2 반도체막(170) 내에 존재하는 결정 결함들 중의 많은 부분이 이러한 수소 어닐링 단계에 의해 치유될 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 제 2 반도체막(170)은 상기 반도체 스페이서(165)가 형성된 상기 개구부들(105)을 채우도록 형성될 수 있으며, 이 경우 상기 매립 절연막(180)을 형성하는 단계는 생략될 수 있다. 도 31 및 도 32는 이러한 변형된 실시예에 따른 최종 결과물을 예시적으로 도시한다.
도 15을 참조하면, 상기 주형 구조체(100)을 관통하면서 상기 희생막들(130) 및 상기 절연막들(120)의 측벽들을 노출시키는 트렌치들(200)(또는 제 2 개구부)을 형성한다. 상기 트렌치들(200)은 도시된 것처럼 상기 개구부들(105)로부터 이격되어 이들 사이를 가로지를 수 있다.
상기 트렌치들(200)을 형성하는 단계는 상기 주형 구조체(100)의 상부 또는 상기 매립 절연막(180)의 상부에 식각 마스크를 형성한 후, 상기 기판(10)의 상부면이 노출될 때까지 상기 식각 마스크 아래의 막들을 이방성 식각하는 단계를 포함할 수 있다. 이에 따라, 도시된 것처럼, 상기 주형 구조체(100)의 상부에서 상기 제 2 반도체막(170) 및 상기 매립 절연막(180)은 패터닝되어 상기 트렌치들(200)의 상부 입구들을 정의할 수 있다. 상기 이방성 식각 단계에서의 과도식각(over-etch)의 결과로서, 도시된 것처럼 상기 트렌치(200) 아래의 기판(10)은 소정의 깊이로 리세스될 수 있다.
한편, 식각 대상이 실질적으로 동일하기 때문에, 상기 개구부(105)의 경우와 유사하게, 상기 기판(10)의 상부면에 가까울수록 상기 트렌치들(200)은 감소된 폭을 가질 수 있다. 상기 트렌치들(200) 폭의 이러한 불균일함은 3차원적으로 배열되는 트랜지스터들의 동작 특성에서의 불균일함을 유발할 수 있다. 이러한 불균일함에 대한 보다 상세한 설명 및 이를 개선할 수 있는 방법들은 2009년 4월 8일에 미국에 출원된 미국출원번호 12/420,518에 개시되고 있으며, 여기에 개시된 내용들은 완전한 형태로서 이 출원의 일부로 포함된다.
일 실시예에 따르면, 도시된 것처럼, 한 쌍의 트렌치들(200)이 상기 개구부들(105) 각각의 양측에 형성될 수 있다. 즉, 동일한 y 좌표를 가지면서 x축 방향을 따라 배열되는 상기 개구부들(105)과 상기 트렌치들(200)의 수들은 실질적으로 동일할 수 있다. 하지만, 본 발명의 기술적 사상이 이러한 실시예에 한정되는 것은 아니다. 예를 들면, 2009년 12월 18일에 출원된 한국특허출원번호 2009-0126854는 상기 개구부들(105)에 대한 상기 트렌치들(200)의 상대적 배치와 관련된 변형된 실시예들을 개시하고 있다. 상기 한국특허출원번호 2009-0126854에 개시된 내용들은 완전한 형태로서 이 출원의 일부로서 포함된다.
도 16을 참조하면, 상기 노출된 희생막들(130)을 선택적으로 제거하여 상기 절연막들(120) 사이에서 상기 수직 패턴들(155)의 측벽들을 노출시키는 리세스 영역들(210)을 형성한다. 이어서, 상기 수직 패턴들(155)의 노출된 표면을 식각하여, 상기 반도체 스페이서(165)의 측벽을 노출시킨다.
상기 리세스 영역들(210)은 상기 트렌치들(200)로부터 수평적으로 연장되어 형성되는 갭 영역일 수 있으며, 상기 수직 패턴들(155)의 측벽들을 노출시키도록 형성된다. 보다 구체적으로, 상기 리세스 영역(210)의 외곽 경계(outer boundary)는 그것의 상/하부에 위치하는 상기 절연막들(120) 및 그것의 양측에 위치하는 상기 트렌치들(200)에 의해 한정된다. 또한, 상기 리세스 영역(210)의 내부 경계(internal boundary)는 그것을 수직하게 관통하는 상기 수직 패턴들(155)에 의해 정의된다.
상기 리세스 영역들(210)을 형성하는 단계는 상기 절연막들(120) 및 상기 수직 패턴들(155)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 희생막들(130)을 수평적으로 식각하는 단계를 포함할 수 있다. 예를 들면, 상기 희생막들(130)이 실리콘 질화막이고 상기 절연막들(120)이 실리콘 산화막인 경우, 상기 수평적 식각 단계는 인산을 포함하는 식각액을 사용하여 수행될 수 있다. 이 실시예에 따르면, 도 3을 참조하여 설명된 것처럼, 상기 수직 패턴들(155)은 상기 리세스 영역(210)을 형성하는 단계에서 상기 반도체 스페이서(155)가 리세스되는 것을 방지하는 보호막 또는 식각 정지막으로 기능할 수 있다.
상기 반도체 스페이서(165)의 측벽을 노출시키는 단계는 상기 절연막들(120) 및 상기 반도체 스페이서(165)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 실시될 수 있다. 예를 들면, 이 단계는, 도 4를 참조하여 설명된 것처럼, 불산을 포함하는 식각액을 사용하는 습식 식각의 방법을 통해 실시될 수 있다. 그 결과로서, 상기 수직 패턴들(155)은 수직적으로 분리되어, 그 각각은 수직적 위치에 있어서 상기 절연막들(120)과 상기 반도체 스페이서(165)의 측벽들 사이에 국소적으로 배치되는 링 모양의 패턴일 수 있다.
도 17를 참조하면, 상기 리세스 영역들(210)을 채우는 수평 구조체들(HS)을 형성한다. 상기 수평 구조체(HS)는 상기 리세스 영역(210)의 내벽을 덮는 수평 패턴들(220)(또는 중간개재 패턴) 및 상기 리세스 영역(210)의 나머지 공간을 채우는 도전 패턴(230)을 포함할 수 있다.
상기 수평 구조체들(HS)을 형성하는 단계는 상기 리세스 영역들(210)을 차례로 채우는 수평막 및 도전막을 차례로 형성한 후, 상기 트렌치들(200) 내에서 상기 도전막을 제거하여 상기 리세스 영역들(210) 내에 상기 도전 패턴들(230)을 남기는 단계를 포함할 수 있다.
상기 수평막 또는 상기 수평 패턴들(220)은, 상기 수직막(150)의 경우와 유사하게, 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 상기 도전막은, 상기 수평막에 의해 덮인, 상기 리세스 영역들(210)을 채우도록 형성될 수 있다. 이때, 상기 트렌치들(200)은 상기 도전막에 의해 완전히 또는 부분적으로 채워질 수 있다. 상기 도전막은 도핑된 실리콘, 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 상기 도전막은 탄탈륨 질화막 또는 텅스텐을 포함할 수 있다. 일 실시예에 따르면, 상기 도전막은 상기 트렌치(200)의 내벽을 콘포말하게 덮도록 형성될 수 있으며, 이 경우, 상기 도전 패턴(230)을 형성하는 단계는 상기 트렌치(200) 내에서 상기 도전막을 등방적 식각의 방법으로 제거하는 단계를 포함할 수 있다. 다른 실시예에 따르면, 상기 도전막은 상기 트렌치(200)를 채우도록 형성될 수 있으며, 이 경우 상기 도전 패턴(230)을 형성하는 단계는 상기 트렌치(200) 내에서 상기 도전막을 이방성 식각하는 단계를 포함할 수 있다.
플래쉬 메모리를 위한 본 발명의 일 실시예에 따르면, 상기 도전 패턴들(230)을 형성한 후, 불순물 영역들(240)을 형성하는 단계가 더 실시될 수 있다. 상기 불순물 영역들(240)은 이온 주입 공정을 통해 형성될 수 있으며, 상기 트렌치(200)를 통해 노출된 상기 기판(10) 내에 형성될 수 있다. 한편, 상기 불순물 영역들(240)은 상기 기판(10)과 다른 도전형을 가질 수 있다. 이와 달리, 상기 제 2 반도체막(170)과 접하는 상기 기판(10)의 영역(이하, 콘택 영역)은 상기 기판(10)과 동일한 도전형을 가질 수 있다. 이에 따라, 상기 불순물 영역들(240)은 상기 기판(10) 또는 상기 제 2 반도체막(170)과 피엔-접합을 구성할 수 있다.
일 실시예에 따르면, 상기 불순물 영역들(240) 각각은 서로 연결되어 등전위 상태에 있을 수 있다. 다른 실시예에 따르면, 상기 불순물 영역들(240) 각각은 서로 다른 전위를 가질 수 있도록 전기적으로 분리될 수 있다. 또 다른 실시예에 따르면, 상기 불순물 영역들(240)은, 서로 다른 복수의 불순물 영역들을 포함하는, 독립적인 복수의 소오스 그룹들을 구성할 수 있으며, 소오스 그룹들 각각은 서로 다른 전위를 갖도록 전기적으로 분리될 수 있다.
도 18을 참조하면, 상기 트렌치들(200)을 채우는 전극 분리 패턴(250)을 형성한다. 상기 전극 분리 패턴(250)을 형성하는 단계는 상기 불순물 영역들(240)이 형성된 결과물 상에 전극 분리막을 형성한 후, 그 결과물을 식각하여 상기 주형 구조체(100)의 상부면을 노출시키는 단계를 포함할 수 있다. 상기 전극 분리막은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중의 적어도 한가지로 형성될 수 있으며, 상기 식각 단계는 화학적-기계적 연마 기술 또는 에치백 기술과 같은 평탄화 기술을 사용하여 실시될 수 있다. 상기 평탄화 식각의 결과로서, 상기 매립 절연막(180) 및 상기 제 2 반도체막(170)은, 도시된 것처럼 상기 개구부들(105) 각각의 내부에 국소적으로 배치되는, 매립 패턴들(185) 및 반도체 몸체부들(175)을 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 수직 패턴(155), 상기 반도체 스페이서(165) 및 상기 반도체 몸체부(175)는 하나의 수직 구조체(VS)를 구성할 수 있으며, 상기 기판(10) 상에는, 상기 주형 구조체(100)를 관통하면서 2차원적으로 배열되는, 복수의 수직 구조체들(VS)이 형성될 수 있다. 상술한 구성에 따르면, 상기 수직 구조체들(VS)이 배치되는 위치는 상기 개구부들(105)에 의해 정의된다. 한편, 상기 매립 패턴(185) 역시 상기 수직 구조체(VS)를 구성할 수 있다.
도 19을 참조하면, 상기 수직 구조체들(VS) 각각의 상부에는 상부 플러그들(260)이 형성되고, 상기 상부 플러그들(260)의 상부에는 이들을 연결하는 상부 배선들(270)이 형성될 수 있다.
일 실시예에 따르면, 상기 반도체 스페이서(165) 및 상기 반도체 몸체부(175)의 상부 영역은 상부 불순물 영역(미도시)을 가질 수 있다. 상기 상부 불순물 영역의 바닥은 상기 수평 구조체들(HS) 중의 최상층의 상부면보다 높을 수 있다. 또한, 상기 상부 불순물 영역은 그것의 아래에 위치하는 상기 반도체 스페이서(165)의 일부분과 다른 도전형으로 도핑될 수 있다. 이에 따라, 상기 상부 불순물 영역은 그 하부 영역과 다이오드를 구성할 수 있다. 이 실시예에 따르면, 상기 상부 플러그들(260)은 도핑된 실리콘 및 금속성 물질들 중의 한가지일 수 있다.
다른 실시예에 따르면, 상기 상부 플러그들(260)은 상기 반도체 스페이서(165) 및 상기 반도체 몸체부(175)과 다른 도전형으로 도핑된 실리콘막일 수 있다. 이 경우, 상기 상부 플러그들(260)은 상기 반도체 스페이서(165) 및 상기 반도체 몸체부(175)과 피엔 접합을 구성할 수 있다.
상기 상부 배선들(270) 각각은 상기 상부 플러그(260)을 통해 상기 반도체 스페이서(165) 및 상기 반도체 몸체부(175)에 전기적으로 연결될 수 있으며, 상기 수평 구조체들(HS)을 가로지르도록 형성될 수 있다. 낸드 플래시 메모리를 위한 실시예에 따르면, 상기 상부 배선들(270)은 복수의 셀 스트링들의 일단들에 접속하는 비트라인들로 사용될 수 있다.
[방법-제 3 실시예 ]
도 20 내지 도 29은 본 발명의 제 3 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다. 간결함을 위해, 상술한 제 1 및 제 2 실시예들과 실질적으로 동일한, 제 3 실시예의 기술적 특징들은 아래의 설명에서 생략될 수 있다.
도 9 및 도 20를 참조하면, 상기 주형 구조체(100)를 관통하는 개구부들(106)(또는 제 1 개구부)을 형성한다. 이 실시예에 따르면, 상기 개구부들(106)은, xy 평면 및 xz 평면 상에 투영되는 단면들의 종횡비들이 적어도 5 이상인, 육면체 모양의 부분을 포함할 수 있다. 즉, 상기 개구부(106)의 y 및 z 방향의 길이들은 그것의 x방향의 길이보다 5배 이상 큰 모양일 수 있다.
도 21을 참조하면, 상기 개구부들(106) 각각의 내벽을 차례로 덮는 예비 수직 패턴(154) 및 예비 반도체 스페이서(164)를 형성한다. 이 단계는 상기 개구부들(106)의 내벽을 차례로 덮는 수직막 및 제 1 반도체막을 형성한 후, 상기 제 1 반도체막을 이방성 식각하여 상기 개구부(106)의 바닥에서 상기 기판(10)의 상부면을 노출시키는 단계를 포함할 수 있다. 상기 제 1 반도체막을 이방성 식각하는 단계에서의 과도식각(over-etch)의 결과로서, 도시된 것처럼, 상기 예비 반도체 스페이서(164)에 의해 노출되는 상기 기판(10)의 상부면은 리세스될 수 있다.
한편, 앞선 실시예에서와 같이, 상기 예비 수직 패턴(154)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 상기 예비 수직 패턴(154)이 하나의 박막으로 구성되는 경우, 상기 예비 수직 패턴(154)은 제 1 실시예에서 설명된 보호막(PL)을 구성할 수 있다. 반면, 상기 예비 수직 패턴(154)이 복수의 박막들로 구성되는 경우, 이들 중의 상기 개구부(106)에 인접하는 적어도 하나의 박막은 제 1 실시예에서 설명된 보호막(PL)을 구성할 수 있다. 또한, 상기 예비 반도체 스페이서(164)는, 아래에서 설명될 제 2 반도체막(170)과 함께 제 1 실시예에서 설명된 플러깅막(TL)을 구성할 수 있다.
도 22 및 도 23를 참조하면, 상기 예비 수직 패턴(154)이 형성된 결과물 상에 제 2 반도체막(170) 및 스트링 정의 마스크(182)을 차례로 형성한다. 상기 제 2 반도체막(170)은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 다결정 실리콘막일 수 있으며, 상기 스트링 정의 마스크(182)는 에스오지 기술을 이용하여 형성되는 절연성 물질들 및 실리콘 산화막 중의 한가지일 수 있다.
상기 스트링 정의 마스크(182)을 형성하는 단계는 상기 제 2 반도체막(170)이 형성된 결과물 상에 상기 개구부들(106)을 채우는 스트링 분리막을 형성한 후, 상기 개구부들(106)을 가로지도록 상기 스트링 분리막을 패터닝하는 단계를 포함할 수 있다. 상기 스트링 분리막을 패터닝하는 단계는 상기 제 2 반도체막(170)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 스트링 분리막을 이방성 식각하는 단계를 포함할 수 있다. 일 실시예에 따르면, 상기 스트링 분리막을 패터닝하는 단계는 상기 개구부(106)의 바닥에서 상기 제 2 반도체막(170)을 노출시키도록 실시될 수 있다.
이에 따라, 상기 스트링 정의 마스크들(182) 각각은 상기 개구부들(106)의 상부를 가로지르는 상부 패턴(182a) 및 상기 상부 패턴(182a)으로부터 아래로 연장되어 상기 개구부들(106)을 부분적으로 채우는 연장 패턴들(182b)을 가질 수 있다. 상기 연장 패턴들(182b) 사이에서 상기 제 2 반도체막(170)의 표면들은 노출될 수 있다. 즉, 상기 연장 패턴들(182b)은 그들 사이에 위치하는 상기 제 2 반도체막(170)의 측벽들 및 바닥면을 노출시키도록 형성될 수 있다.
도 24을 참조하면, 상기 스트링 정의 마스크들(182)을 식각 마스크로 사용하여, 상기 제 2 반도체막(170) 및 상기 예비 반도체 스페이서(164)을 차례로 패터닝한다. 이 패터닝 단계는 상기 예비 수직 패턴(154)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 제 2 반도체막(170) 및 상기 예비 반도체 스페이서(164)을 등방적으로 식각하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 패터닝 단계 동안, 상기 예비 수직 패턴(154)이 함께 식각되어, 상기 주형 구조체(100)의 측벽들이 노출될 수 있다. 이 경우, 상기 예비 수직 패턴(154)은 수평적으로 분리되어 2차원적으로 배열된 수직 패턴들(155)을 형성하고, 상기 예비 반도체 스페이서(164)는 수평적으로 분리되어 2차원적으로 배열되는 반도체 스페이서들(165)을 형성한다. 즉, 상기 스트링 정의 마스크들(182)과 상기 주형 구조체(100) 사이에는, 상기 기판(10) 상에 2차원적으로 배열되는 수직 패턴들(155) 및 반도체 스페이서들(165)이 형성된다. 이에 더하여, 상기 패터닝 공정의 결과로서, 상기 제 2 반도체막(170) 역시 수평적으로 분리된 제 2 반도체 패턴들(174)을 형성한다. 상기 제 2 반도체 패턴들(174)은 도시된 것처럼 상기 반도체 스페이서들(165)과 상기 스트링 정의 마스크들(182) 사이에 개재되는 반도체 몸체부들(175)을 포함할 수 있다.
다른 실시예에 따르면, 상기 제 2 반도체 패턴들(174)은 상기 패터닝 공정에 의해 분리되지만, 상기 예비 수직 패턴(154)의 일부분은 상기 개구부들(106)의 내벽에 잔존할 수 있다. 즉, 상기 패터닝 공정은 상기 주형 구조체(100)의 측벽을 노출시키지 않도록 실시될 수 있다. 도 35은 이러한 변형된 실시예에 따른 최종 결과물의 일부분을 도시하는 사시도이다. 상기 수직막이 복수의 박막들로 구성되는 경우, 상기 개구부들(106)의 내벽에는 상기 수직막 또는 상기 예비 수직 패턴(154)을 구성하는 복수의 박막들 중의 일부가 잔존할 수 있다.
도 25 및 도 26을 참조하면, 상기 스트링 정의 마스크들(182) 사이의 개구부들(106)을 채우는 스트링 분리막들(ISO)을 형성한 후, 상기 주형 구조체(100)를 관통하면서 상기 희생막들(130) 및 상기 절연막들(120)의 측벽들을 노출시키는 트렌치들(200)(또는 제 2 개구부)을 형성한다.
상기 스트링 분리막들(ISO)은 절연성 물질들 중의 적어도 한가지로 형성될 수 있다. 또한, 상기 스트링 분리막들(ISO)은 상기 스트링 정의 마스크들(182)과 유사한 모양으로 형성될 수 있다. 즉, 상기 스트링 분리막들(ISO) 각각은 상기 개구부들(106)을 수평하게 가로지르는 상부 분리 패턴(ISOa) 및 상기 상부 분리 패턴(ISOa)으로부터 아래로 연장되어 상기 개구부들(106)을 채우는 연장부들(미도시)을 가질 수 있다.
상기 트렌치들(200)은 상기 개구부들(105) 사이를 가로지르도록 형성될 수 있으며, 도 15를 참조하여 설명된 제 2 실시예의 방법을 이용하여 형성될 수 있다. 상기 트렌치들(200)에 의해 상기 제 2 반도체 패턴(174)을 구성하는 상기 반도체 몸체부들(175)은 서로 분리되고, 상기 스트링 정의 마스크(182)을 구성하는 상기 연장 패턴들(182b)은 서로 분리될 수 있다. 이에 따라, 상기 반도체 몸체부들(175)은 상기 수직 패턴들(155) 및 반도체 스페이서들(165)과 유사하게 상기 기판(10) 상에 2차원적으로 배열될 수 있다.
상술한 구성에 따르면, 하나의 개구부(106) 내에는 복수의 수직 구조체들(VS) 및 이들 사이에 배치되는 복수의 스트링 분리막들(ISO)이 배치될 수 있으며, 상기 수직 구조체들(VS) 각각은 하나의 상기 반도체 몸체부(175), 한 쌍의 상기 수직 패턴들(155) 및 한 쌍의 상기 반도체 스페이서들(165)를 포함할 수 있다. 한편, 상기 수직 구조체(VS)는 상기 연장 패턴(182b)을 더 포함할 수도 있다.
이어서, 도 27에 도시된 것처럼, 상기 노출된 희생막들(130)을 선택적으로 제거하여 상기 절연막들(120) 사이에 상기 수직 패턴(155)의 측벽을 노출시키는 리세스 영역들(210)을 형성한다. 이어서, 상기 수직 패턴(155)의 노출된 측벽을 식각함으로써, 상기 반도체 스페이서(165)의 측벽을 노출시킨다. 그 결과로서, 상기 수직 패턴들(155)은 수직적으로 분리되어, 그 각각은 수직적 위치에 있어서 상기 절연막들(120)과 상기 반도체 스페이서(165)의 측벽들 사이에 국소적으로 배치되는 링 모양의 패턴일 수 있다. 이후, 도 28에 도시된 것처럼, 상기 리세스 영역들(210)을 채우는 수평 구조체들(HS)을 형성한다. 상기 리세스 영역들(210)을 형성하는 단계 그리고 상기 반도체 스페이서(165)의 측벽을 노출시키는 단계는 도 16을 참조하여 설명된 제 2 실시예의 방법을 이용하여 형성될 수 있다. 마찬가지로, 상기 수평 구조체들(HS)은 도 17을 참조하여 설명된 제 2 실시예의 방법을 이용하여 형성될 수 있다.
이에 따라, 상기 수평 구조체(HS)는 상기 리세스 영역(210)의 내벽을 덮는 수평 패턴들(220)(또는 중간개재 패턴) 및 상기 리세스 영역(210)의 나머지 공간을 채우는 도전 패턴(230)을 포함할 수 있다. 이에 더하여, 도 28에 도시된 것처럼, 상기 도전 패턴들(230)을 형성한 후, 상기 트렌치(200)를 통해 노출된 상기 기판(10) 내에, 불순물 영역들(240)이 더 형성될 수 있다.
이후, 도 29에 도시된 것처럼, 상기 트렌치들(200)을 채우는 전극 분리 패턴들(250), 상기 수직 구조체들(VS) 각각에 접속하는 상부 플러그들(260) 및 상기 상부 플러그들(260)을 연결하는 상부 배선들(270)을 형성한다. 상기 전극 분리 패턴들(250), 상기 상부 플러그들(260) 및 상기 상부 배선들(270)은 도 18 및 도 19을 참조하여 설명된 제 2 실시예의 방법을 이용하여 형성될 수 있다.
[3차원 반도체 장치]
아래에서는 본 발명의 기술적 사상에 따른 3차원 반도체 장치들을 도 30 내지 도 35을 참조하여 설명할 것이다. 도 30 내지 도 35에 있어서, 도면에서의 복잡성을 줄이고 본 발명의 기술적 사상에 대한 보다 나은 이해를 위해, 3차원 반도체 장치를 구성하는 요소들의 일부분들은 의도적으로 생략되었다. 당업자에게 있어, 이러한 생략된 부분은 도면에 도시된 부분들과 앞서 설명된 제조 방법들로부터 용이하게 복원될 수 있다는 점에서, 이에 대한 별도의 설명은 생략한다. 또한, 설명의 간결함을 위해, 앞서 설명된 제조 방법들과 중복되는 기술적 특징에 대한 설명은 생략될 수 있다. 하지만, 여기에서 설명될 3차원 반도체 장치는 앞서 설명된 제조 방법의 변형들 또는 그것과 다른 제조 방법들을 통해서 제조될 수 있다는 점에서, 상술한 제조 방법에서 설명된 기술적 특징들을 모두 또는 완전하게 가질 필요는 없다.
[구조-제 1 실시예 및 그 변형예들 ]
도 30은 본 발명의 제 1 실시예에 따른 3차원 반도체 장치를 설명하기 위한 사시도이고, 도 31 및 도 32는 변형된 제 1 실시예들에 따른 3차원 반도체 장치를 설명하기 위한 사시도들이다.
도 30를 참조하면, 수평 구조체들(HS)이 기판(10) 상에 3차원적으로 배열되고, 상기 수평 구조체들(HS)을 수직하게 관통하는 수직 구조체들(VS)이 상기 기판(10) 상에 2차원적으로 배열된다.
상기 수평 구조체들(HS) 각각은 도전 패턴(230) 및 수평 패턴(220)(또는 중간개재 패턴)을 포함한다. 상기 도전 패턴(230)은, 그것의 장축이 상기 기판(10)의 상부면(즉, xy 평면)에 평행하도록, 배치된다. 또한, 상기 도전 패턴(230)의 내부에는, 상기 수직 구조체들(VS)에 의해 관통되는 복수의 개구부들(105)이 형성된다. 상기 수평 패턴(220)은 상기 도전 패턴(230)과 상기 수직 구조체들(VS) 사이에 개재될 수 있다. 즉, 상기 수평 패턴(220)은 상기 도전 패턴(230)의 내측벽 또는 상기 개구부들(105)의 측벽들을 덮을 수 있다. 이에 더하여, 이 실시예에 따르면, 상기 수평 패턴들(220)은 상기 개구부들(105)로부터 수평적으로 연장되어 상기 도전 패턴(230)의 상부면 및 하부면을 덮을 수 있다.
상기 도전 패턴(230)은 도핑된 실리콘, 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 상기 도전 패턴(230)은 탄탈륨 질화막 또는 텅스텐을 포함할 수 있다. 상기 수평 패턴(220)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일 실시예에 따르면, 상기 수평 패턴(220)은, 적어도, 전하트랩형 비휘발성 메모리 트랜지스터의 메모리 요소로서 사용되는 블록킹 절연막을 포함할 수 있다. 다른 실시예에 따르면, 상기 수평 패턴(220)은, 전하트랩형 비휘발성 메모리 트랜지스터의 메모리 요소로서 사용되는, 터널 절연막, 전하저장막 및 블록킹 절연막을 포함할 수 있다.
상기 수직 구조체들(VS) 각각은 상기 기판(10)의 상부면에 연결되는 반도체 패턴(SP) 및 상기 반도체 패턴(SP)과 상기 수평 구조체들(HS) 사이에 개재되는 수직 패턴(155)을 포함할 수 있다. 일 실시예에 따르면, 상기 반도체 패턴(SP)은 반도체 스페이서(165) 및 반도체 몸체부(175)를 포함할 수 있다. 상기 반도체 스페이서(165)는 상부 및 하부 입구가 오픈된 원통형의 모양일 수 있고, 상기 반도체 몸체부(175)는, 상기 반도체 스페이서(165)의 내벽 및 상기 기판(10)의 상부면을 덮는, 컵 모양일 수 있다. 즉, 상기 반도체 몸체부(175)는 상기 개구부(105)를 완전히 채우지 않는 두께로 형성됨으로써, 그 내부에는 핀홀(105a)이 정의될 수 있다. 이 실시예에 따르면, 도시된 것처럼, 상기 핀홀들(105a)은 매립 패턴들(185)에 의해 채워질 수 있다.
상기 수직 패턴(155)은 수직적 위치에 있어서 상기 도전 패턴들(230) 사이에 배치되는 링 모양의 패턴일 수 있다. 이는 도 16 및 도 27을 참조하여 설명된 상기 리세스 영역(210)에 의해 노출된 상기 수직 패턴(155)의 표면을 식각함으로써 얻어지는 결과일 수 있다. 한편, 상기 기판(10)에 인접하는 상기 수직 패턴(155)은 상기 반도체 스페이서(165)의 아래로 연장되는 바닥부를 포함할 수 있다.
일 실시예에 따르면, 상기 반도체 패턴(SP)은 반도체 물성을 갖는 물질들 중의 한가지일 수 있다. 예를 들면, 상기 반도체 스페이서(165) 및 상기 반도체 몸체부(175) 각각은 다결정 실리콘, 유기 반도체막 및 탄소 나노 구조물들 중의 한가지일 수 있다. 상기 수직 패턴(155)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일 실시예에 따르면, 상기 수직 패턴(155)은 상기 반도체 패턴(SP)에 대해 식각 선택성을 갖는 물질들 중의 적어도 하나로 형성될 수 있다.
한편, 상기 수평 구조체들(HS) 및 상기 수직 구조체들(VS)은 이들 사이의 국소적 교차 영역들(localized intersecting regions)(또는, 채널 영역들), 상기 교차 영역들에 수직적으로 인접한 수직 인접 영역들 및 상기 교차 영역들에 수평적으로 인접한 수평 인접 영역들을 정의할 수 있다. 상기 수직 인접 영역들은 상기 수평 구조체들(HS) 사이에 위치하는 상기 수직 구조체(VS)의 측벽들로 정의될 수 있고, 상기 수평 인접 영역들은 상기 수직 구조체들(VS) 사이에 위치하는 상기 수평 구조체(HS)의 표면들로 정의될 수 있다. 본 발명의 일 측면에 따르면, 상기 수평 패턴(220) 및 상기 수직 패턴(155)은 상기 교차 영역들에 배치되되, 상기 수평 패턴(220)은 상기 수평 인접 영역들로 연장될 수 있다.
도 31을 참조하면, 상기 반도체 몸체부(175)는 상기 반도체 스페이서(165)가 형성된 개구부(105)를 실질적으로 완전히 채우도록 형성될 수 있다. 일 실시예에 따르면, 상기 반도체 몸체부(175)의 내부에는 보이드가 형성될 수도 있다.
한편, 상기 반도체 몸체부(175) 또는 상기 반도체 스페이서(165)는 결정 구조 변경 단계(예를 들면, 레이저 어닐링 단계를 포함하는 에피택시얼 기술)를 경험함으로써, 화학적 기상 증착을 통해 형성되는 다결정 실리콘과 다른 결정 구조를 가질 수 있다. 예를 들면, 상기 반도체 몸체부(175) 또는 상기 반도체 스페이서(165)는 그것의 하부 영역과 그것의 상부 영역이 서로 다른 그레인 사이즈(grain size)를 갖도록 형성될 수 있다. 상술한 또는 후술할 실시예들에 따른 반도체 몸체부(175) 또는 반도체 스페이서(165)는 결정 구조와 관련된 상술한 기술적 특징을 동일하게 가질 수 있다.
도 32를 참조하면, 상기 반도체 스페이서(165)의 아래에는, 상기 수직 패턴(155)의 바닥면을 정의하는 언더컷 영역(under-cut region)(77)이 형성될 수 있다. 이러한 구조는, 앞서 도 12를 참조하여 설명된 것처럼, 상기 반도체 스페이서(165)를 식각 마스크로 사용하여 상기 수직 패턴(155)의 하부 영역을 등방적으로 식각하는 단계를 통해 얻어질 수 있다. 상기 언더컷 영역(77)은 상기 반도체 몸체부(175)에 의해 채워질 수 있다. 상술한 또는 후술할 실시예들에 따른 수직 구조체들(VS)은 상기 언더컷 영역과 관련된 상술한 기술적 특징을 동일하게 가질 수 있다.
[구조-제 2 실시예 및 그 변형예들 ]
도 33는 본 발명의 제 2 실시예에 따른 3차원 반도체 장치를 설명하기 위한 사시도이고, 도 34 및 도 35은 변형된 제 2 실시예들에 따른 3차원 반도체 장치를 설명하기 위한 사시도들이다. 설명의 간결함을 위해, 도 30 내지 도 32를 참조하여 설명된 제 1 실시예에 따른 3차원 반도체 장치와 중복되는 기술적 특징에 대한 설명은 생략될 수 있다.
도 33를 참조하면, 수평 구조체들(HS)이 기판(10) 상에 3차원적으로 배열되고, 상기 수평 구조체들(HS) 사이에는 수직 구조체들(VS)이 배치된다. 상기 수직 구조체들(VS)은 상기 기판(10) 상에 2차원적으로 배열되며, 상기 수평 구조체들(HS)의 측벽들에 대향하도록 배치된다.
상기 수평 구조체들(HS) 각각은 도전 패턴(230) 및 수평 패턴(220)(또는 중간개재 패턴)을 포함한다. 상기 도전 패턴(230)은 그것의 장축이 상기 기판(10)의 상부면에 평행한 라인 형태로 형성될 수 있다. 상기 수평 패턴(220)은 상기 도전 패턴(230)과 상기 수직 구조체들(VS) 사이에 개재될 뿐만 아니라 수평적으로 연장되어 상기 도전 패턴(230)의 상부면 및 하부면을 덮을 수 있다. 하지만, 상기 수직 구조체(VS)로부터 이격된 상기 도전 패턴(230)의 일 측벽은 상기 수평 패턴(220)에 의해 덮이지 않을 수 있다. 즉, xz 평면 상에 투영되는 상기 수평 패턴(220)의 단면은 "ㄷ"자 또는 "U"자 모양일 수 있다.
상기 수직 구조체들(VS) 각각은 상기 기판(10)의 상부면에 연결되는 반도체 패턴(SP) 및 상기 반도체 패턴(SP)과 상기 수평 구조체들(HS) 사이에 개재되는 수직 패턴(155)을 포함할 수 있다. 일 실시예에 따르면, 하나의 수직 구조체(VS)를 구성하는 하나의 반도체 패턴(SP)은 한 쌍의 반도체 스페이서들(165) 및 이들 사이에 배치되는 하나의 반도체 몸체부(175)를 포함할 수 있다.
상기 반도체 몸체부(175)는 상기 수평 구조체들(HS)을 수직하게 가로지르는 한 쌍의 측벽부들 및 상기 측벽부들의 바닥면을 연결하는 바닥부를 포함할 수 있다. 즉, 상기 반도체 몸체부(175)는 그것의 단면이 말발굽 모양인 부분을 포함할 수 있다. 상기 반도체 스페이서들(165) 각각은, 상기 반도체 몸체부(175)의 측벽부와 상기 수직 패턴(155) 사이에 개재되는, 육면체 모양의 부분을 포함할 수 있다. 상기 반도체 몸체부(175)의 측벽부 및 상기 반도체 스페이서(165)의 x 방향 두께들은 수평적으로 인접하는 한 쌍의 도전 패턴들(230) 사이의 간격보다 작을 수 있다. 상기 반도체 몸체부(175)의 측벽부들 사이에는, 도 23에 도시된 것처럼, 스트링 정의 마스크(182)의 연장 패턴(182b)이 배치될 수 있다.
상기 수직 패턴(155)은 수직적 위치에서 상기 도전 패턴들(230) 사이에 배치되는 육면체 모양일 수 있지만, 그것의 x 방향의 두께는 수평적으로 인접하는 한 쌍의 도전 패턴들(230) 사이의 간격보다 작을 수 있다. 이에 더하여, 상기 기판(10)에 인접하는 상기 수직 패턴(155)은 상기 반도체 스페이서(165)의 아래로 연장되는 바닥부를 더 포함할 수 있다.
도 34 및 도 35을 참조하면, 상기 반도체 몸체부(175)는 상기 반도체 스페이서(165)가 형성된 개구부(105)를 실질적으로 완전히 채우도록 형성될 수 있다. 일 실시예에 따르면, 상기 반도체 몸체부(175)의 내부에는 불연속적 경계면(179) 또는 보이드가 형성될 수도 있다. 한편, 도 31을 참조하여 설명된 것처럼, 상기 반도체 몸체부(175) 또는 상기 반도체 스페이서(165)는 결정 구조 변경 단계(예를 들면, 레이저 어닐링 단계를 포함하는 에피택시얼 기술)를 경험함으로써, 화학적 기상 증착을 통해 형성되는 다결정 실리콘과 다른 결정 구조를 가질 수 있다.
도 35을 참조하면, 상기 수직 패턴(155)은, 도 24을 참조하여 설명한 것처럼, 수평적으로 연장되는 수평 연장부(155e)를 포함할 수 있다. 즉, 상기 수평 연장부(155e)는 수평적으로 인접하는 상기 반도체 몸체부들(175) 사이에 배치되어 상기 스트링 분리막(ISO)의 측벽과 접촉할 수 있다.
도 36 내지 39는 본 발명의 다른 실시예들에 따른 3차원 반도체 장치의 일부분을 예시적으로 보여주는 단면도들이다. 도 40 및 도 41은, 각각, 도 9 내지 도 29를 참조하여 설명된 제 2 및 제 3 실시예들에 따른 제조 방법들을 통해 제조된 3차원 반도체 장치의 일부분을 예시적으로 보여주는 사시도들이다. 간결함을 위해, 상술한 실시예들과 실질적으로 동일한 기술적 특징들에 대한 설명은 아래에서 생략될 수 있다.
도 36 내지 도 39를 참조하면, 이들 실시예들에 따르면, 상기 플러깅막(TL)은 전하 저장막(CL), 반도체 패턴(SP), 이들 사이에 배치되는 터널 절연막(TIL)을 포함할 수 있다. 상기 반도체 패턴(SP) 내에는 매립 절연막(180)이 삽입될 수 있다. 상기 반도체 패턴(SP)은 상기 매립 절연막(180)에 인접하는 반도체 몸체부(175) 및 상기 터널 절연막(TIL)에 인접하는 반도체 스페이서(165)를 포함할 수 있다.
상기 수평 구조체(HS)는 도전 패턴(230) 및 상기 도전 패턴(230)과 상기 플러깅막(TL) 사이에 개재되는 블록킹 절연막(BIL)(또는 중간개재 패턴)을 포함할 수 있다. 상기 블록킹 절연막(BIL)은 상기 도전 패턴(230)과 상기 플러깅막(TL) 사이로부터 연장되어 상기 도전 패턴(230)의 상부면 및 하부면을 덮을 수 있다. 또한, 상기 블록킹 절연막(BIL)은 복수의 박막들로 구성될 수 있다. 예를 들면, 도 39에 도시된 것처럼, 상기 블록킹 절연막(BIL)은 제 1 블록킹 절연막(BIL1) 및 제 2 블록킹 절연막(BIL2)을 포함할 수 있다.
이에 더하여, 상기 절연막(120)과 상기 플러깅막(TL)의 측벽들 사이에는, 상기 보호막(PL)이 개재될 수 있다. 일 실시예에 따르면, 상기 보호막(PL)은 도 36에 도시된 것처럼 상기 절연막(120)과 실질적으로 동일한 수직적 두께를 가질 수 있다. 다른 실시예에 따르면, 도 37에 도시된 것처럼, 상기 보호막(PL)은 상기 절연막(120)보다 얇은 수직적 두께를 가짐으로써, 상기 블록킹 절연막(TL)이 상기 절연막(120)과 상기 플러깅막(TL)의 측벽들 사이로 연장될 수 있다. 또다른 실시예에 따르면, 도 38에 도시된 것처럼, 상기 보호막(PL)은 상기 절연막(120)보다 두꺼운 수직적 두께를 가짐으로써, 상기 수평 구조체(HS)의 수직적 두께는 상기 보호막(PL)에 인접한 영역에서보다 상기 절연막(120)에 인접한 영역에서 더 클 수 있다.
물질의 종류 및 형성 방법에 있어서, 상기 전하저장막(CL)은 트랩 사이트들이 풍부한 절연막들 및 나노 입자들을 포함하는 절연막들 중의 한가지일 수 있으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 상기 전하저장막(CL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지를 포함할 수 있다. 더 구체적인 예로, 상기 전하저장막(CL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다.
상기 터널 절연막(TIL)은 상기 전하저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 상기 터널 절연막(TIL)은 상술한 증착 기술들 중의 하나를 사용하여 형성되는 실리콘 산화막일 수 있다. 이에 더하여, 상기 터널 절연막(TIL)은 증착 공정 이후 실시되는 소정의 열처리 단계를 더 경험할 수 있다. 상기 열처리 단계는 급속-열-질화 공정(Rapid Thermal Nitridation; RTN) 또는 질소 및 산소 중의 적어도 하나를 포함하는 분위기에서 실시되는 어닐링 공정일 수 있다.
상기 블록킹 절연막(BIL)은 제 1 블록킹 절연막(BIL1) 및 제 2 블록킹 절연막(BIL2)을 포함하는 경우, 상기 제 1 및 제 2 블록킹 절연막들(BIL1 및 BIL2)은 서로 다른 물질로 형성될 수 있다. 이에 더하여, 상기 제 1 및 제 2 블록킹 절연막들(BIL1 및 BIL2) 중의 하나 또는 상기 블록킹 절연막(BIL)는 상기 터널 절연막(TIL)보다 작고 상기 전하저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 일 실시예에 따르면, 상기 제 1 블록킹 절연막(BIL1)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나이고, 상기 제 2 블록킹 절연막(BIL2)은 상기 제 1 블록킹 절연막(BIL1)보다 작은 유전 상수를 갖는 물질일 수 있다. 다른 실시예에 따르면, 상기 제 2 블록킹 절연막(BIL2)은 고유전막들 중의 하나이고, 상기 제 1 블록킹 절연막(BIL1)은 상기 제 2 블록킹 절연막(BIL2)보다 작은 유전 상수를 갖는 물질일 수 있다. 변형된 실시예에 따르면, 상기 제 1 및 제 2 블록킹 절연막들(BIL1 및 BIL2)에 더하여, 상기 전하저장막(CL)과 상기 도전 패턴(230) 사이에 개재되는 적어도 하나의 추가적인 블록킹 절연막(미도시)이 더 형성될 수 있다.
상기 보호막(PL)은 상기 전하저장막(CL) 또는 상기 희생막(130)에 대해 식각 선택성을 제공할 수 있는 물질일 수 있다. 예를 들면, 상기 희생막(130)이 실리콘 질화막인 경우, 상기 보호막(PL)은 실리콘 산화막일 수 있다. 이 경우, 상기 리세스 영역들(210)을 형성하기 위한 상기 희생막(130)의 제거 공정에서, 상기 보호막(PL)은 상기 전하저장막(CL)의 식각 손상을 방지하는 식각 정지막으로 기능할 수 있다.
[변형된 실시예들 ]
도 42 내지 도 44은 변형된 실시예들에 따른 3차원 반도체 장치들을 설명하기 위한 단면도들이다.
도 42 내지 도 44을 참조하면, 상기 상부 배선(270)과 상기 수평 구조체들(HS) 사이에, 적어도 한 층의 상부 선택 라인(USL)이 형성될 수 있다. 상기 상부 선택 라인(USL)은, 상기 상부 배선(270) 및 상기 반도체 패턴(SP)을 경유하는 전류의 흐름을 제어하는, 상부 선택 트랜지스터의 게이트 전극으로 사용될 수 있다. 상기 상부 선택 트랜지스터는 모오스 전계효과트랜지스터일 수 있으며, 이 경우, 도시된 것처럼, 상기 상부 선택 라인(USL)과 상기 반도체 패턴(SP) 사이에는 상부 게이트 절연막(UGI)이 개재될 수 있다. 상기 전류 흐름의 제어를 위해, 상기 상부 선택 라인(USL)은 상기 상부 배선(270)과 교차하는 방향(예를 들면, 상기 수평 구조체(HS) 또는 상기 도전 패턴(230)과 평행한 방향)으로 형성될 수 있다.
일부 실시예들에 따르면, 상기 상부 선택 라인(USL)은 상기 수평 구조체(HS)를 구성하는 도전 패턴(230)과 다른 공정을 이용하여 형성될 수 있다. 다른 일부 실시예들에 따르면, 상기 상부 선택 라인(USL)과 상기 도전 패턴(230)은, 같은 공정을 이용하여 형성됨으로써, 실질적으로 동일한 물질로 형성될 수 있다.
또한, 일부 실시예에 따르면, 상기 상부 게이트 절연막(UGI)은 상기 수평 패턴(220) 및 상기 수직 패턴(155) 중의 하나와 동일한 공정을 이용하여 형성됨으로써, 이들 중의 하나와 실질적으로 동일한 물질 및 동일한 두께로 형성될 수 있다. 또는, 상기 상부 게이트 절연막(UGI)은 상기 수평 패턴(220) 및 상기 수직 패턴(155) 중의 하나를 구성하는 박막을 동일하게 포함할 수 있다. 다른 실시예에 따르면, 상기 상부 게이트 절연막(UGI)은 상기 수평 패턴(220) 및 상기 수직 패턴(155)과는 다른 제조 공정을 통해 독립적으로 형성될 수 있다.
도 43 및 도 44에 도시된 것처럼, 상기 상부 배선(270)과 상기 반도체 패턴(SP) 사이에는 상부 반도체 패턴(USP)이 개재될 수 있고, 상기 상부 선택 라인(USL)은 상기 상부 반도체 패턴(USP)의 둘레에 형성될 수 있다. 일 실시예에 따르면, 상기 상부 반도체 패턴(USP)은 상기 반도체 패턴(SP)과 같은 도전형일 수 있다. 이에 더하여, 상기 상부 반도체 패턴(USP)과 상기 상부 플러그(260) 사이에는 패드(PAD)가 더 형성될 수 있다.
도 44에 도시된 것처럼, 상기 기판(10)과 상기 수평 구조체들(HS) 사이에, 적어도 한 층의 하부 선택 라인(LSL)이 형성될 수 있다. 상기 기판(10)과 상기 반도체 패턴(SP) 사이에는 하부 반도체 패턴(LSP)이 개재될 수 있고, 상기 하부 선택 라인(LSL)은 상기 하부 반도체 패턴(LSP)의 둘레에 형성될 수 있다. 상기 하부 선택 라인(LSL)은, 상기 불순물 영역(240) 및 상기 반도체 패턴(SP)을 경유하는 전류의 흐름을 제어하는, 하부 선택 트랜지스터의 게이트 전극으로 사용될 수 있다. 상기 하부 선택 라인(LSL)과 상기 하부 반도체 패턴(LSP) 사이에는 하부 게이트 절연막(LGI)이 개재될 수 있다.
도 45은 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 카드(1200)의 일 예를 간략히 도시한 블록도이다. 도 45을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk:이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 46는 본 발명에 따른 플래시 메모리 시스템(1310)을 장착하는 정보 처리 시스템(1300)을 간략히 보여주는 블록도이다. 도 46를 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
100 주형 구조체 105/106 개구부
120 절연막 130 희생막
155 수직 패턴 165 반도체 스페이서
175 반도체 몸체부 185 매립 패턴
200 트렌치 220 수평 패턴
230 도전 패턴 240 불순물 영역
BIL1/2 블록킹 절연막 CPL 캐핑막
CL 전하저장막 HS 수평 구조체
SP 반도체 패턴 TIL 터널 절연막
VS 수직 구조체 255 금속 패턴

Claims (13)

  1. 수직적으로 적층된 주형막들 및 이들 사이의 희생막을 수직하게 관통하는 제 1 개구부를 형성하는 단계;
    상기 제 1 개구부에 노출된 상기 주형막들 및 상기 희생막의 측벽들 상에 보호막 및 플러깅막을 차례로 형성하는 단계;
    상기 제 1 개구부로부터 이격되어 상기 주형막들 및 상기 희생막을 수직하게 관통하는 제 2 개구부를 형성하는 단계;
    상기 주형막들 및 상기 보호막에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 제 2 개구부에 의해 노출되는 상기 희생막을 제거함으로써, 상기 제 2 개구부로부터 수직적으로 인접하는 상기 주형막들 사이로 연장되어 상기 보호막의 일부분을 노출시키는 리세스 영역을 형성하는 단계; 및
    상기 리세스 영역에 의해 노출되는 상기 보호막의 상기 일부분을 제거하여 상기 플러깅막의 일 부분을 노출시키는 단계를 포함하는 3차원 반도체 장치의 제조 방법.
  2. 청구항 1에 있어서,
    상기 희생막은 상기 주형막들에 대해 식각 선택성을 갖는 물질로 형성되고,
    상기 보호막은 상기 희생막에 대해 식각 선택성을 갖는 물질로 형성되는 3차원 반도체 장치의 제조 방법.
  3. 청구항 1에 있어서,
    상기 보호막의 상기 일부분을 제거한 후, 노출된 상기 플러깅막의 상기 일 부분의 표면을 차례로 덮는 중간개재 패턴 및 도전 패턴을 형성하는 단계를 더 포함하는 3차원 반도체 장치의 제조 방법.
  4. 삭제
  5. 청구항 1에 있어서,
    상기 보호막과 상기 주형막은 실리콘 산화막으로 이루어지되, 상기 보호막과 상기 주형막의 측벽들 사이에는 불연속적 경계면이 형성되는 3차원 반도체 장치의 제조 방법.
  6. 수직적으로 서로 이격되어 적층된 주형막들;
    상기 주형막들 사이에 배치되는 도전 패턴;
    상기 주형막들 및 상기 도전 패턴을 수직하게 관통하는 플러깅 패턴;
    상기 도전 패턴과 상기 플러깅 패턴 사이에 배치되는 중간개재(intermediate) 패턴; 및
    상기 주형막들과 상기 플러깅 패턴 사이에 각각 배치되는 보호막 패턴들을 포함하되,
    상기 보호막 패턴들은 상기 중간개재 패턴을 사이에 두고 수직적으로 서로 이격되는 3차원 반도체 장치.
  7. 청구항 6에 있어서,
    상기 보호막 패턴은, 화학적 조성, 밀도 및 그것에 포함된 불순물 농도 중의 적어도 하나에 있어서, 상기 주형막과 다른 3차원 반도체 장치.
  8. 삭제
  9. 청구항 6에 있어서,
    상기 보호막 패턴과 상기 주형막은 실리콘 산화막이되, 상기 보호막 패턴과 상기 주형막의 측벽들 사이에는 불연속적 경계면이 형성되는 3차원 반도체 장치.
  10. 청구항 6에 있어서,
    상기 중간개재 패턴은 상기 도전 패턴과 상기 플러깅 패턴 사이로부터 수평적으로 연장되어 상기 도전 패턴의 상부면 및 하부면을 덮는 3차원 반도체 장치.
  11. 청구항 6에 있어서,
    상기 플러깅 패턴은 반도체 물질로 형성되고,
    상기 보호막 패턴은 절연성 물질로 형성되는 3차원 반도체 장치.
  12. 청구항 6에 있어서,
    상기 플러깅 패턴은, 상기 보호막 패턴의 측벽 상에 차례로 적층된, 전하저장막, 터널절연막 및 반도체막을 포함하고,
    상기 보호막 패턴은 상기 전하저장막에 대해 식각 선택성을 갖는 절연성 물질로 이루어지는 3차원 반도체 장치.
  13. 삭제
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