KR102333439B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는 기판, 기판 상에 차례로 적층된 전극들을 포함하는 전극 구조체, 전극 구조체의 적어도 일부를 관통하는 상부 반도체 패턴, 및 기판과 상부 반도체 패턴 사이에 배치되는 하부 반도체 패턴을 포함하되, 상부 반도체 패턴은 갭필부 및 갭필부로부터 기판과 반대 방향으로 연장되는 측벽부를 포함하고, 하부 반도체 패턴은 오목한 상면을 갖고, 갭필부는 오목한 상면에 의해 둘러싸인 영역을 채우며, 갭필부의 상면은 기판을 향하여 라운드진 형태를 갖고, 측벽부의 폭은 상기 갭필부의 두께보다 작다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 3차원 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 메모리 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 메모리 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 메모리 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한 대안으로, 3차원적으로 배열된 메모리 셀들을 구비하는 반도체 장치들(이하, 3차원 메모리 소자)이 제안되어 왔다. 3차원 메모리 소자의 경우, 메모리 셀들뿐만이 아니라 이들에 접근하기 위한 배선들(예를 들면, 워드라인들 또는 비트라인들) 역시 3차원적으로 배열된다.
본 발명이 해결하고자 하는 일 과제는 신뢰성이 보다 향상된 메모리 장치를 제공하는 것에 있다.
본 발명이 해결하고자 하는 일 과제는 신뢰성이 보다 향상된 메모리 장치의 제조 방법을 제공하는 것에 있다.
다만, 본 발명이 해결하고자 하는 과제는 상기 개시에 한정되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 예시적인 실시예들에 따른 반도체 장치는 기판; 상기 기판 상에 차례로 적층된 전극들을 포함하는 전극 구조체; 상기 전극 구조체의 적어도 일부를 관통하는 상부 반도체 패턴; 및 상기 기판과 상기 상부 반도체 패턴 사이에 배치되는 하부 반도체 패턴을 포함하되, 상기 상부 반도체 패턴은 갭필부 및 상기 갭필부로부터 상기 기판과 반대 방향으로 연장되는 측벽부를 포함하고, 상기 하부 반도체 패턴은 오목한 상면을 갖고, 상기 갭필부는 상기 오목한 상면에 의해 둘러싸인 영역을 채우며, 상기 갭필부의 상면은 상기 기판을 향하여 라운드진 형태를 갖고, 상기 측벽부의 두께는 상기 갭필부의 두께보다 작을 수 있다.
상기 과제를 해결하기 위한 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법은 기판 상에, 교대로 적층된 희생막들과 절연막들을 포함하는 몰드 구조체를 형성하는 것; 상기 몰드 구조체를 관통하는 관통 홀을 형성하는 것; 상기 관통 홀의 하부에, 오목한 상면을 갖는 하부 반도체 패턴을 형성하는 것; 및 상기 하부 반도체 패턴 상에 상부 반도체 패턴을 형성하는 것을 포함하되, 상기 상부 반도체 패턴을 형성하는 것은: 상기 관통 홀의 적어도 일부를 채우는 제2 반도체 막을 형성하는 것; 상기 반도체 막의 형성 후, 제1 식각 공정을 수행하는 것; 상기 제1 식각 공정 후, 열처리 공정을 수행하는 것; 및 상기 열처리 공정 후, 제2 식각 공정을 수행하는 것을 포함할 수 있다.
본 발명의 개념에 따르면, 전기적 특성의 열화가 방지되어, 신뢰성이 개선된 반도체 장치가 제공될 수 있다.
다만, 본 발명의 효과는 상기 개시에 한정되지 않는다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 장치의 셀 어레이의 회로도이다.
도 2는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 평면도이다.
도 3은 도 2의 Ⅰ-Ⅰ'선을 따른 단면도이다.
도 4는 도 3의 AA1 부분의 확대도이다.
도 5 내지 도 8은 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도 2의 Ⅰ-Ⅰ' 선에 대응하는 단면도들이다.
도 9 및 도 10은 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도 2의 Ⅰ-Ⅰ' 선에 대응하는 단면도들이다.
도 11 내지 도 14는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도 2의 Ⅰ-Ⅰ' 선에 대응하는 단면도들이다.
도 15은 본 발명의 예시적인 실시예들에 따른 반도체 장치의 도 2의 I-I' 선에 대응하는 단면도이다.
도 16은 도 15의 AA2 부분의 확대도이다.
도 17은 본 발명의 예시적인 실시예들에 따른 반도체 장치의 도 2의 I-I' 선에 대응하는 단면도이다.
도 18은 도 17의 AA3 부분의 확대도이다.
도 19은 본 발명의 예시적인 실시예들에 따른 반도체 장치의 도 2의 I-I' 선에 대응하는 단면도이다.
도 20은 도 19의 AA4 부분의 확대도이다.
도 1은 본 발명의 실시예들에 따른 메모리 장치의 셀 어레이를 나타내는 회로도이다. 도 1을 참조하면, 실시예들에 따른 반도체 메모리 장치는 공통 소스 라인(CSL), 복수개의 비트라인들(BL0-BL2) 및 상기 공통 소스 라인(CSL)과 상기 비트라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
공통 소스 라인(CSL)은 반도체 기판 상에 배치되는 도전성 박막 또는 기판 내에 형성되는 불순물 영역일 수 있다. 비트라인들(BL0-BL2)은 반도체 기판으로부터 이격되어 그 상부에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 이에 따라 셀 스트링들(CSTR)은 공통 소스 라인(CSL) 또는 기판 상에 2차원적으로 배열될 수 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인들(BL0-BL2)에 접속하는 스트링 선택 트랜지스터(SST) 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL0-SSL2)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.
접지 선택 트랜지스터들(GST)은 반도체 기판으로부터 실질적으로 동일한 거리에 배치될 수 있고, 이들의 게이트 전극들은 접지 선택 라인(GSL)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이를 위해, 접지 선택 라인(GSL)은 공통 소스 라인(CSL) 및 이에 가장 인접하는 메모리 셀 트랜지스터(MCT) 사이에 배치되는, 평판(plate) 모양 또는 빗(comb) 모양의 도전 패턴일 수 있다. 유사하게, 공통 소스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들 역시 워드라인들(WL0-WL3)중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이를 위해, 워드라인들(WL0-WL3) 각각은 기판의 상부면에 평행한 평판 모양 또는 빗 모양의 도전 패턴일 수 있다. 한편, 하나의 셀 스트링(CSTR)은 공통 소스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소스 라인(CSL)과 비트라인들(BL0-BL2) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)으로부터 수직하게 연장되어 비트 라인(BL0-BL2)에 접속하는 채널 구조체들을 포함할 수 있다. 채널 구조체들은 접지 선택 라인(GSL) 및 워드라인들(WL0-WL3)을 관통하도록 형성될 수 있다. 이에 더하여, 채널 구조체들은 몸체부 및 몸체부의 일단 또는 양단에 형성되는 불순물 영역들을 포함할 수 있다. 예를 들면, 드레인 영역이 반도체 패턴의 상단에 형성될 수 있다.
한편, 워드라인들(WL0-WL3)과 채널 구조체 사이에는 정보저장막이 배치될 수 있다. 일 실시예에 따르면, 정보저장막은 전하저장막일 수 있다.
접지 선택 라인(GSL)과 채널 구조체 사이 또는 스트링 선택 라인들(SSL)과 채널 구조체 사이에는, 접지 선택 트랜지스터(GST) 또는 스트링 선택 트랜지스터(SST)의 게이트 절연막으로 사용되는 유전막이 배치될 수 있다. 접지 및 스트링 선택 트랜지스터들(GST, SST) 중의 적어도 하나의 게이트 절연막은 메모리 셀 트랜지스터(MCT)의 정보저장막과 동일한 물질로 형성될 수 있지만, 통상적인 트랜지스터(MOSFET)를 위한 게이트 절연막(예를 들면, 실리콘 산화막)일 수도 있다.
접지 및 스트링 선택 트랜지스터들(GST, SST) 그리고 메모리 셀 트랜지스터들(MCT)은 채널 구조체를 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)일 수 있다. 다른 실시예에 따르면, 채널 구조체는, 접지 선택 라인(GSL), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL)과 함께, 모오스 커패시터(MOS capacitor)를 구성할 수 있다. 이 경우, 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터(SST)는 접지 선택 라인(GSL), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL)로부터의 기생 전계(fringe field)에 의해 형성되는 반전 영역들(inversion layer)을 공유함으로써 전기적으로 연결될 수 있다.
도 2는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 평면도이다. 도 3은 도 2의 Ⅰ-Ⅰ’선을 따른 단면도이다. 도 4는 도 3의 AA1 부분의 확대도이다.
도 2 및 도 3을 참조하면, 기판(100)을 포함하는 반도체 장치(10)가 제공될 수 있다. 기판(100)은 반도체 기판(예를 들어, 실리콘(Si) 기판, 게르마늄(Ge) 기판, 또는 실리콘-게르마늄 기판)일 수 있다. 기판(100)은 진성 반도체 기판 또는 제1 도전형(예를 들어, P형)을 갖는 반도체 기판일 수 있다.
기판(100) 상부에 공통 소스 영역들(CSR)이 제공될 수 있다. 공통 소스 영역들(CSR)은 기판(100)의 상면(102)에 평행한 제1 방향(D1)을 따라 배열될 수 있다. 공통 소스 영역들(CSR)은, 기판(100)의 상면(102)에 평행하고 제1 방향(D1)에 교차하는 제2 방향(D2)으로 연장될 수 있다. 상기 기판(100)이 제1 도전형을 갖는 경우, 공통 소스 영역(CSR)은 상기 제1 도전형과 다른 제2 도전형(예를 들어, N형)을 가질 수 있다.
기판(100) 상에 전극 구조체들(150)이 제공될 수 있다. 전극 구조체들(150)은 제1 방향(D1)으로 배열되고, 제2 방향(D2)으로 연장될 수 있다. 서로 바로 인접한 전극 구조체들(150)은 제1 방향(D1)을 따라 공통 소스 영역(CSR)의 양 측에 배치될 수 있다.
전극 구조체들(150)의 각각은 기판(100) 상에 차례로 적층된 전극들(130), 상기 전극들(130) 사이에 개재되는 절연 패턴들(120), 및 상기 전극들(130)과 상기 절연 패턴들(120) 사이에 개재된 수평 절연막(140)을 포함할 수 있다. 상기 전극들(130) 및 상기 절연 패턴들(120)은 상기 기판(100) 상에 교대로 적층될 수 있다. 상기 전극들(130)은 상기 절연 패턴들(120)에 의해 서로 전기적으로 절연될 수 있다.
전극들(130)은 접지 선택 라인(GSL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)과 스트링 선택 라인(SSL) 사이의 셀 전극들(CE)을 포함할 수 있다. 접지 선택 라인(GSL)은 최하부에 배치된 전극(130)일 수 있다. 스트링 선택 라인(SSL)은 최상부에 배치된 전극(130)일 수 있다. 셀 전극들(CE)은 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL) 사이에서 기판(100)의 상면(102)에 실질적으로 수직한 제3 방향(D3)으로 차례로 적층될 수 있다. 접지 선택 라인(GSL), 스트링 선택 라인(SSL), 및 셀 전극들(CE)의 개수는 예시적으로 도시된 것이다. 전극들(130)은 도전 물질(예를 들어, 금속, 도핑된 반도체, 도전성 금속질화물, 전이금속, 또는 이들의 조합)을 포함할 수 있다.
절연 패턴들(120)의 두께는 필요에 따라 조절될 수 있다. 예를 들어, 접지 선택 라인(GSL) 및 이에 바로 인접한 셀 전극(CE) 사이에 제공되는 절연 패턴(120)의 두께는 셀 전극들(CE) 사이의 절연 패턴들(120)의 각각의 두께보다 클 수 있다.
수평 절연막(140)은 후술되는 수직 패턴들(200)과 전극들(130) 사이로 연장될 수 있다. 수평 절연막(140)은 단일막 또는 다층막일 수 있다. 예시적인 실시예들에서, 수평 절연막(140)은 실리콘 산화물을 포함할 수 있다.
전극 구조체들(150)의 각각은 접지 선택 라인(GSL) 아래에 제공되는 버퍼 절연막(110)을 더 포함할 수 있다. 버퍼 절연막(110)은 절연 물질(예를 들어, 실리콘 산화물)을 포함할 수 있다.
기판(100) 상에 전극 구조체들(150)의 각각을 관통하는 수직 패턴들(200)이 제공될 수 있다. 수직 패턴들(200)은 전극 구조체들(150)의 각각을 관통하여, 기판(100)에 접할 수 있다. 수직 패턴들(200)은 제3 방향(D3)으로 연장될 수 있다. 수직 패턴들(200)의 바닥면은 기판(100)의 상면(102)에 접할 수 있다. 수직 패턴들(200)의 각각이 일정한 폭을 갖는 것으로 도시되었지만, 이는 예시적인 것이다. 다른 예시적인 실시예들에서, 수직 패턴들(200)의 각각의 폭은 기판(100)에 인접할수록 점점 작아질 수 있다. 전극 구조체들(150)의 각각 내에서, 수직 패턴들(200)은 제2 방향(D2)으로 배열될 수 있다. 다만, 수직 패턴들(200)의 배열 형태는 예시적인 것이다. 다른 예시적인 실시예들에서, 수직 패턴들(200)은 제2 방향(D2)을 따라 지그재그 형태로 배치될 수 있다.
수직 패턴들(200)의 각각은 하부 반도체 패턴(202), 상기 하부 반도체 패턴(202) 상에 제공되는 상부 반도체 패턴(204), 상기 상부 반도체 패턴(204)과 전극 구조체(150) 사이에 개재된 수직 절연 패턴(210), 및 상기 상부 반도체 패턴(204)의 내부를 채우는 충진 절연 패턴(206)을 포함할 수 있다.
하부 반도체 패턴(202)은 기판(100)의 상면(102)으로부터 제3 방향(D3)으로 연장될 수 있다. 하부 반도체 패턴(202)은 접지 선택 라인(GSL)과 수평적으로 중첩될 수 있다. 하부 반도체 패턴(202)의 상면은, 기판(100)으로부터, 접지 선택 라인(GSL)과 이에 바로 인접한 셀 전극(CE) 사이의 높이에 배치될 수 있다. 하부 반도체 패턴(202)의 상면은 오목한 상면(202S)을 포함할 수 있다. 예를 들어, 상기 오목한 상면(202S)은 기판(100)을 향하여 오목하게 라운드진 면일 수 있다. 하부 반도체 패턴(202)은 다결정 실리콘, 단결정 실리콘, 비정질 실리콘, 또는 이들의 조합을 포함할 수 있다. 하부 반도체 패턴(202)은 진성(intrinsic)이거나, 기판(100)과 동일한 도전형을 가질 수 있다.
수직 절연 패턴(210)이 하부 반도체 패턴(202) 상에 제공될 수 있다. 수직 절연 패턴(210)은 하부 반도체 패턴(202)의 상면으로부터 제3 방향(D3)으로 연장될 수 있다. 수직 절연 패턴(210)은 마카로니 형상 또는 속이 빈 파이프 형상을 가질 수 있다. 수직 절연 패턴(210)의 바닥면(210b)은 접지 선택 라인(GSL)과 최하부 셀 전극(CE) 사이에 배치될 수 있다.
수직 절연 패턴(210)은 하부에 개구부(OP)를 포함할 수 있다. 상기 개구부(OP)에 의해 노출되는 수직 절연 패턴(210)의 내측면의 직경(즉, 개구부(OP)의 직경)은 수직 절연 패턴(210)의 상부의 내측면의 제3 직경(W3)보다 작을 수 있다. 개구부(OP)는 하부 반도체 패턴(202)의 오목한 상면(202S)을 노출할 수 있다. 평면적 관점에서, 개구부(OP)의 직경은 상기 오목한 상면(202S)의 직경과 실질적으로 동일할 수 있다. 다만, 이는 예시적인 것이다. 다른 예시적인 실시예들에서, 개구부(OP)의 직경과 상기 오목한 상면(202S)의 직경의 상대적인 크기는 다를 수 있다.
수직 절연 패턴(210)은 블로킹 절연 패턴(212), 전하 저장 패턴(214), 및 터널 절연 패턴(216)을 포함할 수 있다. 블로킹 절연 패턴(212)은 전극 구조체들(150)의 각각의 내면을 덮고, 셀 전극들(CE)에 가장 인접할 수 있다. 터널 절연 패턴(216)은 블로킹 절연 패턴(212)을 사이에 두고 전극 구조체들(150)의 각각의 내면으로부터 이격될 수 있다. 즉, 터널 절연 패턴(216)은 블로킹 절연 패턴(212)을 사이에 두고 셀 전극들(CE)로부터 이격될 수 있다. 전하 저장 패턴(214)은 블로킹 절연 패턴(212)과 터널 절연 패턴(216) 사이에 배치될 수 있다. 예시적인 실시예들에서, 터널 절연 패턴(216)은 실리콘 산화막, 실리콘 산화질화막, 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 전하 저장 패턴(214)은 트랩 사이트들을 포함하는 실리콘 질화막, 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막, 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 블로킹 절연 패턴(212)은 터널 절연 패턴(216)에 비하여 높은 유전상수를 갖는 고유전막을 포함할 수 있다. 예시적인 실시예들에서, 상기 블로킹 절연 패턴(212)은 상기 고유전막보다 큰 에너지 밴드 갭을 갖는 장벽 절연막(예를 들어, 실리콘 산화막)을 더 포함할 수 있다.
하부 반도체 패턴(202) 상에 상부 반도체 패턴(204)이 제공될 수 있다. 상부 반도체 패턴(204)은 수직 절연 패턴(210)의 내측면을 따라 연장되어, 하부 반도체 패턴(202)의 오목한 상면(202S)을 덮을 수 있다. 상부 반도체 패턴(204)은 하단이 닫힌 마카로니 형태 또는 파이프 형태일 수 있다. 다만, 이는 예시적인 것이다. 다른 예시적인 실시예들에서, 상부 반도체 패턴(204)은 마카로니(또는 파이프) 형태가 아닐 수 있다.
상부 반도체 패턴(204)은 상기 개구부(OP) 및 상기 오목한 상면(202S)에 의해 둘러싸인 영역을 채울 수 있다. 설명의 편의상, 개구부(OP) 및 상기 오목한 상면(202S)에 의해 둘러싸인 영역을 채우는 부분을 갭필부(220)로 지칭하고, 상기 갭필부로부터 제3 방향으로 연장되는 부분을 측벽부(222)로 지칭한다. 갭필부(220)는 접지 선택 라인(GSL)과 최하부 셀 전극(CE) 사이에 배치될 수 있다.
갭필부(220)는 측벽부(222)의 두께(T1)보다 큰 두께(T2)를 가질 수 있다. 상기 갭필부(220)의 두께(T2)는 갭필부(220)의 바닥면과 상면 사이의 제3 방향(D3)을 따른 거리일 수 있다. 상기 측벽부(222)의 두께는 서로 바로 인접한 측벽부의 외측면과 내측면 사이의 제1 방향(D1)을 따른 거리일 수 있다.
갭필부(220)의 제1 직경(W1)은 개구부(OP)의 직경과 실질적으로 동일할 수 있다. 갭필부(220)의 제1 직경(W1)은 측벽부(222)의 외측면의 제2 직경(W2)보다 작을 수 있다. 예시적인 실시예들에서, 갭필부(220)의 제1 직경(W1)은 측벽부(222)의 내측면의 제3 직경(W3)과 같거나 그보다 작을 수 있다.
갭필부(220)의 하부는 수직 절연 패턴(210)의 바닥면(210b)으로부터 기판(100)을 향하여 돌출될 수 있다. 이에 따라, 갭필부(220)의 바닥면은 수직 절연 패턴(210)의 바닥면(210b)보다 기판(100)의 상면(102)에 인접할 수 있다.
갭필부(220)의 바닥면은 상기 하부 반도체 패턴(202)의 오목한 상면(202S)에 대응되는 볼록한 면일 수 있다. 예를 들어, 갭필부(220)의 바닥면은 하부 반도체 패턴(202)을 향하여 볼록하고 라운드진 형태를 가질 수 있다. 예시적인 실시예들에서, 갭필부(220)의 바닥면의 곡률은 갭필부(220)의 상면의 곡률보다 클 수 있다. 다른 예시적인 실시예들에서, 갭필부(220)의 바닥면의 곡률은 상부 반도체 패턴(204)의 상면(220U)의 곡률보다 작을 수 있다. 갭필부(220)와 하부 반도체 패턴(202)의 경계가 존재하는 것으로 도시되었지만, 이는 예시적인 것이다. 다른 예시적인 실시예들에서, 갭필부(220)와 하부 반도체 패턴(202)은 경계를 갖지 않는 단일 구조체일 수 있다.
상기 갭필부(220)의 상면(220U)과 측벽부(222)의 내측면은 라운드지게 연결될 수 있다. 다만, 이는 예시적인 것이다. 상기 갭필부(220)의 상면(220U)은 전체적으로 오목한 상면(202S)일 수 있다. 예를 들어, 갭필부(220)의 상면(220U)은 기판(100)을 향하여 오목하고 라운드진 형태를 가질 수 있다. 상기 갭필부(220)의 상면(220U)은 갭필부(220)의 상면(220U)의 중심부에 가까울수록 완만한 기울기를 갖고, 상기 중심부에서 멀어질수록 가파른 기울기를 가질 수 있다.
일반적으로, 상부 반도체 패턴(204)은 상기 개구부(OP)에 의해 노출되는 수직 절연 패턴(210)의 내측면을 컨포멀하게 덮을 수 있다. 이 경우, 상부 반도체 패턴(204)의 두께를 줄이기 위한 식각 공정 수행 시, 상기 개구부(OP)에 인접한 영역에서 상기 상부 반도체 패턴(204)의 일부가 과식각되어 제거될 수 있다. 즉, 상기 개구부(OP)에 인접한 영역에서 상기 상부 반도체 패턴(204)는 절단된 형상을 가질 수 있다. 이에 따라, 이에 따라, 상부 반도체 패턴(204)의 전기적 특성이 열화되어, 반도체 소자의 신뢰성이 낮아질 수 있다.
본 발명의 개념에 따르면, 개구부(OP)에 인접한 영역에서 상부 반도체 패턴(204)은 절단된 부분을 갖지 않는 연속적인 구조체일 수 있다. 이에 따라 반도체 장치(10)의 전기적 특성은 열화되지 않고, 상기 반도체 장치(10)의 신뢰도가 개선될 수 있다.
상기 갭필부(220)의 상면(220U)의 위치는 예시적인 것이다. 다른 예시적인 실시예들에서, 상기 갭필부(220)의 상면(220U)은 도시된 것보다 낮은 위치에 배치될 수 있다. 예를 들어, 상기 갭필부(220)의 상면(220U)은 상기 개구부(OP) 내부에 배치될 수 있다. 예시적인 실시예들에서, 갭필부(220)의 상면(220U)은 도시된 것보다 높은 위치에 배치될 수 있다. 다만, 갭필부(220)의 상면(220U)은 최하부 셀 전극(CE)의 바닥면보다 낮은 위치에 배치될 수 있다.
예시적인 실시예들에서, 상부 반도체 패턴(204)은 다결정 실리콘, 단결정 실리콘, 또는 이들의 조합을 포함할 수 있다. 상부 반도체 패턴(204)은 진성(intrinsic) 상태 또는 기판(100)과 동일한 도전형을 가질 수 있다.
충진 절연 패턴(206)이 상부 반도체 패턴(204) 내부에 제공될 수 있다. 충진 절연 패턴(206)은 측벽부(222)의 내측면과 갭필부(220)의 상면(220U)에 의해 둘러싸인 영역을 채울 수 있다. 예시적인 실시예들에서, 충진 절연 패턴(206)은 실리콘 산화물을 포함할 수 있다.
도전 패드들(310)이 수직 패턴들(200) 상에 각각 제공될 수 있다. 도전 패드들(310)은 수직 패턴들(200)의 상면을 덮을 수 있다. 도전 패드들(310)은 수직 패턴들(200)과 수직적으로 중첩될 수 있다. 도전 패드들(310)은 도전 물질(예를 들어, 금속, 도핑된 반도체, 도전성 금속질화물, 전이금속, 또는 이들의 조합)을 포함할 수 있다.
전극 구조체들(150)의 각각의 양측에 전극 분리 패턴들(230)이 제공될 수 있다. 전극 분리 패턴들(230)은 각각 공통 소스 영역들(CSR)을 덮을 수 있다. 예시적인 실시예들에서, 전극 분리 패턴들(230)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 이들의 조합을 포함할 수 있다.
층간 절연막(320)이 전극 구조체들(150) 상에 제공될 수 있다. 층간 절연막(320)은 전극 구조체들(150)의 상면, 도전 패드들(310)의 상면, 및 전극 분리 패턴들(230)의 상면을 덮을 수 있다. 예시적인 실시예들에서, 층간 절연막(320)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다.
비트라인 콘택 플러그들(340)이 도전 패드들(310) 상에 각각 제공될 수 있다. 비트라인 콘택 플러그들(340)은 층간 절연막(320)을 관통하여 도전 패드들(310)에 각각 전기적으로 연결될 수 있다. 예를 들어, 비트라인 콘택 플러그들(340)의 바닥면은 도전 패드들(310)의 상면에 직접 접할 수 있다. 비트라인 콘택 플러그(340)는 도전 물질(예를 들어, 금속, 도핑된 반도체, 도전성 금속질화물, 전이금속, 또는 이들의 조합)을 포함할 수 있다.
비트 라인들(BL)이 비트라인 콘택 플러그들(340) 및 층간 절연막(320) 상에 제공될 수 있다. 비트 라인들(BL)은 제1 방향(D1)으로 연장될 수 있다. 비트 라인들(BL)은 제2 방향(D2)으로 배열될 수 있다. 비트 라인들(BL)의 각각은 도전 패드(310) 및 비트라인 콘택 플러그(340)를 통해 하부 및 상부 반도체 패턴(204)에 전기적으로 연결될 수 있다.
본 발명의 개념에 따른 상부 반도체 패턴(204)은 개구부(OP)에 인접한 영역에서 과식각되지 않을 수 있다. 이에 따라, 반도체 장치(10)의 전기적 특성이 열화되지 않고, 신뢰도가 개선될 수 있다.
이하에서, 본 발명의 예시적인 실시예들에 따른 반도체 장치(10)의 제조 방법이 설명된다.
도 5 내지 도 8은 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도 2의 Ⅰ-Ⅰ’ 선에 대응하는 단면도들이다.
도 2 및 5를 참조하면, 기판(100) 상에 버퍼 절연막(110) 및 몰드 구조체(20)가 형성될 수 있다. 예시적인 실시예들에서, 버퍼 절연막(110)은 열산화 공정을 통해 형성된 실리콘 산화막이거나, 증착 기술을 이용하여 형성된 실리콘 산화막일 수 있다.
몰드 구조체(20)는 희생막들(SL) 및 절연막들(IL)을 포함할 수 있다. 절연막들(IL)은 버퍼 절연막(110) 상에 제3 방향(D3)으로 적층될 수 있다. 희생막들(SL)은 절연막들(IL) 사이에 각각 적층될 수 있다. 즉, 희생막들(SL)과 절연막들(IL)은 교대로 적층될 수 있다. 예를 들어, 희생막들(SL) 및 절연막들(IL)은 열적 화학기상증착(Thermal CVD), 플라즈마 인핸스드 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 형성될 수 있다. 희생막들(SL)은 버퍼 절연막(110) 및 절연막들(IL)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 희생막들(SL)은 실리콘막, 실리콘 산화막, 실리콘 카바이드막, 실리콘 산질화막, 실리콘 질화막, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 절연막들(IL)은 실리콘막, 실리콘 산화막, 실리콘 카바이드막, 실리콘 산질화막, 실리콘 질화막, 또는 이들의 조합을 포함하되, 상기 희생막들(SL)과 다른 물질을 포함할 수 있다. 일 예로, 상기 희생막들(SL)은 실리콘 질화막으로 형성될 수 있고, 상기 절연막들(IL)은 실리콘 산화막으로 형성될 수 있다. 그러나, 다른 실시예에 따르면, 상기 희생막들(SL)은 도전 물질로 형성될 수 있고, 상기 절연막들(IL)은 절연 물질로 형성될 수도 있다.
관통 홀들(TH)이 몰드 구조체(20) 내에 형성될 수 있다. 관통 홀들(TH)을 형성하는 것은 몰드 구조체(20) 상에 마스크 패턴(미도시)을 형성하는 공정 및 상기 마스크 패턴(미도시)을 식각 마스크로 이용하여 절연막들(IL), 희생막들(SL), 및 버퍼 절연막(110)을 연속적으로 식각하는 공정을 포함할 수 있다. 관통 홀들(TH)은 기판(100)을 노출할 수 있다. 상기 식각 공정 시, 상기 기판(100)의 상면이 과식각되어, 기판(100)의 상부가 리세스될 수 있다. 상기 식각 공정 종료 후, 마스크 패턴은 제거될 수 있다.
하부 반도체 패턴들(202)이 관통 홀들(TH) 내에 각각 형성될 수 있다. 하부 반도체 패턴들(202)을 형성하는 것은 관통 홀들(TH)에 의해 노출된 기판(100)을 씨드(seed)로 사용한 선택적 에피택시얼 성장(selective epitaxial growth) 공정을 포함할 수 있다. 이에 따라, 하부 반도체 패턴들(202)은 기판(100)과 동일한 도전형을 가질 수 있다. 하부 반도체 패턴들(202)은, 상기 기판(100)의 상면(102)으로부터, 최하부 희생막(SL)과 그 바로 위의 희생막(SL) 사이의 높이까지 성장될 수 있다.
블로킹 절연막(212L), 전하 저장막(214L), 및 터널 절연막(216L)이 몰드 구조체(20) 및 하부 반도체 패턴(202) 상에 차례로 형성될 수 있다. 블로킹 절연막(212L), 전하 저장막(214L), 및 터널 절연막(216L)을 형성하는 것은 원자층 증착(ALD) 공정 또는 화학적 기상 증착(CVD) 공정을 포함할 수 있다. 블로킹 절연막(212L)은 관통 홀들(TH)에 의해 노출된 절연막들(IL)의 측벽들, 희생막들(SL)의 측벽들, 및 하부 반도체 패턴(202)의 상면을 덮을 수 있다. 예시적인 실시예들에서, 터널 절연막(216L)은 실리콘 산화막, 실리콘 산화질화막, 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 전하 저장막(214L)은 트랩 사이트들을 포함하는 실리콘 질화막, 도전성 나노 도트들을 포함하는 절연막, 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 블로킹 절연막(212L)은 터널 절연막(216L)에 비하여 높은 유전상수를 갖는 고유전막을 포함할 수 있다. 블로킹 절연막(212L), 전하 저장막(214L), 및 터널 절연막(216L)은 수직 절연막(210L)으로 지칭될 수 있다.
제1 반도체 막(SCL1)이 터널 절연막(216L) 상에 형성될 수 있다. 제1 반도체 막(SCL1)을 형성하는 것은 원자층 증착(ALD) 공정 또는 화학적 기상 증착(CVD) 공정을 포함할 수 있다. 예시적인 실시예들에서, 제1 반도체 막(SCL1)은 비정질 실리콘막일 수 있다. 제1 반도체 막(SCL1)은 후속 식각 공정에서 상기 몰드 구조체(20)의 내측면 상의 터널 절연막(216L), 전하 저장막(214L), 및 블로킹 절연막(212L)이 손상되는 것을 방지할 수 있다.
도 6을 참조하면, 터널 절연막(216L), 전하 저장막(214L), 및 블로킹 절연막(212L)이 차례로 식각되어, 개구부(OP)를 형성될 수 있다. 상기 개구부(OP)를 형성하는 것은 도 5를 참조하여 설명된 제1 반도체 막(SCL1), 터널 절연막(216L), 전하 저장막(214L), 및 블로킹 절연막(212L)을 차례로 이방성 식각하는 공정을 포함할 수 있다. 상기 식각 공정을 통해 하부 반도체 패턴(202)의 상면이 노출될 수 있다. 상기 식각 공정 후, 상기 몰드 구조체(20)의 상면 상의 제1 반도체 막(SCL1), 터널 절연막(216L), 전하 저장막(214L), 및 블로킹 절연막(212L)은 제거되지 않고 남을 수 있다.
상기 이방성 식각 공정 후, 하부 반도체 패턴(202)의 상부를 등방성 식각하여 하부 반도체 패턴(202)의 상부에 오목한 상면(202S)이 형성될 수 있다. 상기 등방성 식각은 개구부(OP)를 갖는 제1 반도체 막(SCL1), 터널 절연막(216L), 전하 저장막(214L), 및 블로킹 절연막(212L)을 식각 마스크로 이용하는 식각 공정을 포함할 수 있다. 상기 등방성 식각 공정 수행 시, 제1 반도체 막(SCL1)은 제거될 수 있다.
상기 제1 반도체 막(SCL1) 제거 후, 제2 반도체 막(SCL2_1)이 터널 절연막(216L) 상에 형성될 수 있다. 제2 반도체 막(SCL2_1)을 형성하는 것은 원자층 증착(ALD) 공정 또는 화학적 기상 증착(CVD) 공정을 포함할 수 있다. 예시적인 실시예들에서, 제2 반도체 막(SCL2_1)은 비정질 실리콘막일 수 있다. 제2 반도체 막(SCL2_1)은 터널 절연막(216L)의 내측면을 따라 관통 홀들(TH) 내부로 연장될 수 있다. 제2 반도체 막(SCL2_1)의 제1 두께(TK1)는 상기 개구부(OP)의 반지름과 동일하거나 그보다 클 수 있다. 이에 따라, 제2 반도체 막(SCL2-1)은 상기 개구부(OP) 및 상기 하부 반도체 패턴(202)의 오목한 상면(202S)에 의해 둘러싸이는 영역을 채울 수 있다. 제2 반도체 막(SCL2_1)은 터널 절연막(216L)의 내측면 상에서보다 하부 반도체 패턴(202)의 상면 상에서 더 두꺼운 두께를 가지도록 형성될 수 있다. 관통 홀(TH)의 하부에서, 제2 반도체 막(SCL2_1)의 상면은 상기 개구부(OP)에 바로 인접한 터널 절연막(216L)의 상면보다 높은 위치에 배치될 수 있다.
도 7을 참조하면, 제2 반도체 막(SCL2_1)에 제1 등방성 식각 공정이 수행되어, 두께가 줄어든 제2 반도체 막(SCL2_2)이 형성될 수 있다. 예시적인 실시예들에서, 제1 등방성 식각 공정은 등방성 건식 식각 공정일 수 있다. 예를 들어, 상기 등방성 건식 식각 공정은 기체상 식각 공정(gas phase etching)을 포함할 수 있다. 상기 제1 등방성 건식 식각 공정(예를 들어, 기체상 식각 공정)은 식각 대상의 두께를 균일하게 유지시킬 수 있다. 따라서, 상기 제2 반도체 막(SCL2_2)은 균일한 두께를 가질 수 있다. 제1 등방성 식각 공정 후, 제2 반도체 막(SCL2_2)은 상기 제1 두께(TK1)보다 작은 제2 두께(TK2)를 가질 수 있다. 일반적으로, 상기 제2 두께(TK2)가 지나치게 작을 경우, 후술되는 제2 반도체 막(SCL2_2)의 열처리 공정에서, 제2 반도체 막(SCL2_2)이 결정화되지 않을 수 있다. 제2 두께(TK2)는 열처리 공정에 의해 제2 반도체 막(SCL2_2)이 결정화될 수 있는 두께와 같거나 그보다 클 수 있다.
하부 반도체 패턴(202)에 인접하는 제2 반도체 막(SCL2_2)의 상면은 상기 식각 공정을 통해 오목해질 수 있다.
제1 등방성 식각 공정 후, 제2 반도체 막(SCL2_2)은 열처리될 수 있다. 예를 들어, 상기 열처리는 수소 또는 중수소를 포함하는 가스 분위기에서 수행되는 수소 어닐링 공정을 포함할 수 있다. 상기 열처리 공정을 통해, 제2 반도체 막(SCL2_2)은 결정화될 수 있다. 예를 들어, 상기 열처리 공정 전의 제2 반도체 막(SCL2_2)은 비정질 실리콘 막이고, 상기 열처리 공정 후의 제2 반도체 막(SCL2_2)은 결정질 실리콘 막일 수 있다.
도 8을 참조하면, 열처리된 제2 반도체 막(SCL2_2)에 제2 등방성 식각 공정이 수행되어, 추가적으로 두께를 줄인 제2 반도체 막(SCL2_3)이 형성될 수 있다. 예시적인 실시예들에서, 제2 등방성 식각 공정은 등방성 습식 식각 공정일 수 있다. 상기 제2 등방성 식각 공정 수행 후, 제2 반도체 막(SCL2_3)은 상기 제2 두께(TK2)보다 작은 제3 두께(TK3)를 가질 수 있다. 상기 제3 두께(TK3)는 필요에 따라 정해질 수 있다. 예시적인 실시예들에서, 제3 두께(TK3)가 작을수록 반도체 장치(10)의 전기적 특성이 개선될 수 있다.
일반적으로, 등방성 건식 식각 공정(예를 들어, 기체상 식각 공정)은 결정화된 제2 반도체 막(SCL2_2)을 터널 절연막(216L)으로부터 박리시킬 수 있다. 반면, 등방성 습식 식각 공정은 결정화된 제2 반도체 막(SCL2_2)을 터널 절연막(216L)으로부터 박리시키지 않을 수 있다.
본 발명의 개념에 따른 제2 두께(TK2)를 갖는 제2 반도체 막(SCL2_2)에 등방성 습식 식각 공정이 수행되어, 제2 반도체 막(SCL2_2)을 터널 절연막(216L)으로부터 박리시키지 않고 제3 두께(TK3)를 갖는 제2 반도체 막(SCL2_3)을 형성할 수 있다.
본 발명의 개념에 따르면, 제1 두께(TK1)를 갖는 제2 반도체 막(SCL2_1)에 대해 제1 등방성 식각 공정(등방성 건식 식각 공정)이 먼저 수행되어, 제2 두께(TK2)를 갖는 제2 반도체 막(SCL2_2)의 두께의 균일성이 최대화될 수 있다. 제1 등방성 식각 공정 후, 제2 두께(TK2)를 갖는 제2 반도체 막(SCL2_2)에 제2 등방성 식각 공정(등방성 습식 식각 공정)이 수행되어, 제2 반도체 막(SCL2_3)의 최종적인 두께(즉, 제3 두께(TK3))가 최소화될 수 있다.
일반적으로, 제2 반도체 막(SCL2_1)은 터널 절연막(216L)의 내측면 및 하부 반도체 패턴(202) 상에서 실질적으로 동일한 두께를 가지도록 형성될 수 있다. 즉, 제2 반도체 막(SCL2_1)은 개구부(OP)의 측벽을 컨포멀하게 덮을 수 있다. 제2 반도체 막(SCL2_1)의 두께를 줄이기 위한 식각 공정에서, 개구부(OP)의 측벽 상의 제2 반도체 막(SCL2_1)의 일부가 과식각되어 제거될 수 있다. 이에 따라, 반도체 장치의 전기적 특성이 열화되어, 상기 반도체 장치의 신뢰성이 낮아질 수 있다.
본 발명의 개념에 따르면, 제2 반도체 막(SCL2_1, SCL2_2)은 터널 절연막(216L)의 내측면 상에서보다 하부 반도체 패턴(202) 상에서 더 두꺼운 두께(예를 들어, 개구부(OP)의 직경과 동일한 두께)를 가지고, 개구부(OP)를 채우도록 형성될 수 있다. 이 경우, 제2 반도체 막(SCL2_1, SCL2_2)을 식각하는 공정 수행 시, 개구부(OP)에 인접한 영역에서 제2 반도체 막(SCL2_1, SCL2_2)이 과식각되는 것이 방지될 수 있다. 이에 따라, 후술되는 상부 반도체 패턴(204)의 전기적 특성은 열화(예를 들어, 상부 반도체 패턴(204)의 전기 저항 상승)되지 않고, 상기 반도체 장치(10)의 신뢰성이 개선될 수 있다.
도 3을 다시 참조하면, 몰드 구조체(20) 상에 충진 절연막(미도시)이 형성되어, 상기 제2 반도체 막(SCL2_3)의 내부를 채울 수 있다. 그 후, 몰드 구조체(20) 상에 평탄화 공정이 수행되어, 몰드 구조체(20)의 최상면 상의 충진 절연막, 제2 반도체 막(SCL2_3), 터널 절연막(216L), 전하 저장막(214L), 및 블로킹 절연막(212L)을 제거할 수 있다. 상기 평탄화 공정은 상기 몰드 구조체(20)의 최상면이 노출될 때까지 수행될 수 있다. 예를 들어, 상기 평탄화 공정은 에치백 공정 또는 CMP 공정을 포함할 수 있다. 이에 따라, 충진 절연 패턴(206), 상부 반도체 패턴(204), 터널 절연 패턴(216), 전하 저장 패턴(214), 및 블로킹 절연 패턴(212)이 형성될 수 있다. 설명의 편의를 위해, 충진 절연 패턴(206), 상부 반도체 패턴(204), 터널 절연 패턴(216), 전하 저장 패턴(214), 및 블로킹 절연 패턴(212)은 수직 패턴(200)으로 지칭된다. 예시적인 실시예들에서, 상기 충진 절연막 및 충진 절연 패턴은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합물을 포함할 수 있다.
수직 패턴(200)의 상부가 리세스되어, 리세스 영역을 형성할 수 있다. 그 후, 상기 리세스 영역 내에 도전 패드(310)가 형성될 수 있다. 상기 도전 패드(310)를 형성하는 것은 수직 패턴(200) 및 몰드 구조체(20) 상에 도전막(미도시)을 형성하는 것 및 상기 도전막을 평탄화하여, 몰드 구조체(20)의 최상면을 노출하는 것을 포함할 수 있다.
몰드 구조체(20)를 패터닝하여, 분리 트렌치들(미도시)이 형성될 수 있다. 상기 분리 트렌치들은 상기 수직 패턴들(200)으로부터 이격되어 상기 기판(100)의 상면(102)을 노출할 수 있다. 분리 트렌치들은 제3 방향(D3)으로 연장되어, 기판(100)의 상면(102)을 노출시킬 수 있다. 예시적인 실시예들에서, 상기 식각 공정이 수행되는 동안, 상기 기판(100)의 상부가 과식각되어, 상기 기판(100)의 상부가 리세스 될 수 있다. 분리 트렌치들은 제1 방향(D1)을 따라 배열될 수 있다. 즉, 분리 트렌치들은 제1 방향(D1)으로 서로 이격될 수 있다. 분리 트렌치들은 제2 방향(D2)으로 연장되어, 몰드 구조체(20)를 관통할 수 있다. 즉, 몰드 구조체(20)는 분리 트렌치들에 의해 복수 개로 나뉠 수 있다. 다만, 이는 예시적인 것이다.
분리 트렌치들에 의해 노출된 희생막들(SL)이 제거될 수 있다. 희생막들(SL)을 제거하는 것은 분리 트렌치를 통해 노출된 희생막들(SL)에 식각액 또는 식각 가스를 제공하여, 상기 희생막들(SL)을 식각하는 것을 포함할 수 있다. 희생막들(SL)은 절연막들(IL)에 대하여 식각 선택성을 가지므로, 상기 식각 공정에서 희생막들(SL)만 식각될 수 있다. 즉, 절연막들(IL)은 제거되지 않고 남을 수 있다. 상기 식각 공정은 습식 식각 및/또는 등방성 건식 식각일 수 있다. 예를 들어, 상기 희생막들(SL)이 실리콘 질화물을 포함하고, 상기 절연막들(IL)이 실리콘 산화막을 포함하는 경우, 상기 식각 공정은 인산을 포함하는 식각액을 이용하여 수행될 수 있다. 상기 식각 공정을 통해 절연막들(IL)의 상부면들과 하부면들, 그리고 블로킹 절연 패턴(212)의 측벽이 노출될 수 있다.
상기 희생막들(SL)을 제거하여 형성된 영역들 내에 수평 절연막(140) 및 전극들(130)이 형성될 수 있다. 수평 절연막(140)은 상기 노출된 절연막들(IL)의 상부면들과 하부면들, 그리고 블로킹 절연 패턴(212)의 측벽을 덮을 수 있다. 예를 들어, 수평 절연막(140)을 형성하는 것은 원자층 증착(ALD) 공정 또는 화학적 기상 증착(CVD) 공정을 포함할 수 있다. 수평 절연막(140)은 단일막 또는 다층막일 수 있다.
전극들(130)은 상기 희생막들(SL)을 제거하여 형성된 영역들을 채울 수 있다. 전극들(130)을 형성하는 것은 분리 트렌치 내에 상기 리세스 영역들을 채우는 도전막(미도시)을 형성하는 공정 및 상기 분리 트렌치의 내벽 상에 형성된 도전막을 제거하는 공정을 포함할 수 있다. 예시적인 실시예들에서, 도전막을 형성하는 것은, 배리어 금속막(미도시) 및 금속막(미도시)을 차례로 증착하는 것을 포함할 수 있다. 상기 배리어 금속막은 일 예로, TiN, TaN 또는 WN와 같은 금속 질화막으로 이루어질 수 있고, 상기 금속막은 일 예로, W, Al, Ti, Ta, Co 또는 Cu와 같은 금속 물질을 포함할 수 있다. 예시적인 실시예들에서, 도전막을 제거하는 공정은 상기 도전막을 등방성 식각하는 공정을 포함할 수 있다. 이하, 절연막들(IL)은 절연 패턴들(120)로 지칭될 수 있다. 상기 전극들(130) 및 이들 사이에 개재된 상기 절연 패턴들(120)은 전극 구조체(150)로 지칭될 수 있다.
공통 소스 영역들(CSR)이 기판(100)에 형성될 수 있다. 공통 소스 영역들(CSR)은 분리 트렌치들에 의해 노출된 기판(100)에 이온 주입 공정을 수행하여 형성될 수 있다. 공통 소스 영역들(CSR)은 하부 반도체 패턴들(202)과 다른 도전형을 가질 수 있다. 이와 달리, 하부 반도체 패턴들(202)과 접하는 기판(100)의 영역들은 하부 반도체 패턴들(202)과 동일한 도전형을 가질 수 있다. 플래시 메모리 장치를 위한 본 발명의 예시적인 실시예들에 따르면, 공통 소스 영역들(CSR)의 각각은 서로 전기적으로 연결되어 등전위 상태에 있을 수 있다. 다른 실시예들에 따르면, 공통 소스 영역들(CSR)의 각각은 서로 다른 전위를 가질 수 있도록 전기적으로 분리될 수 있다.
공통 소스 영역(CSR) 상에 분리 트렌치를 채우는 전극 분리 패턴(230)이 형성될 수 있다. 전극 분리 패턴(230)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 이들의 조합을 포함할 수 있다.
전극 구조체들(150), 도전 패드들(310), 및 전극 분리 패턴들(230) 상에 층간 절연막(320)이 형성될 수 있다. 예시적인 실시예들에서, 층간 절연막(320)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다. 이어서, 층간 절연막(320)을 관통하여, 도전 패드들(310)에 각각 전기적으로 연결되는 비트라인 콘택 플러그들(340)이 형성될 수 있다. 이어서, 층간 절연막(320) 상에서, 제1 방향(D1)으로 연장되며, 비트라인 콘택 플러그들(340)과 전기적으로 연결되는 비트 라인들(BL)이 형성될 수 있다.
일반적으로, 개구부(OP)에 인접한 영역에서, 제2 반도체 막(SCL2_1, SCL2_2)이 과식각되어 일부가 제거될 수 있다. 이 경우, 상부 반도체 패턴(204)의 전기적 특성이 열화(예를 들어, 상부 반도체 패턴(204)의 저항 상승)될 수 있다. 이에 따라, 반도체 장치의 신뢰도가 저하될 수 있다.
본 발명의 개념에 따르면, 개구부(OP)에 인접한 영역에서, 제2 반도체 막(SCL2_1, SCL2_2)은 과식각되지 않을 수 있다. 상부 반도체 패턴(204)은 절단된 부분을 갖지 않는 연속적인 구조체일 수 있다. 따라서, 상부 반도체 패턴(204)의 전기적 특성은 열화되지 않을 수 있고, 상기 반도체 장치(10)의 신뢰성이 최대화될 수 있다.
도 9 및 도 10은 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도 2의 Ⅰ-Ⅰ’ 선에 대응하는 단면도들이다. 설명의 간결함을 위하여, 도 5 내지 도 8을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않는다.
도 2 및 도 9를 참조하면, 관통 홀들(TH)을 갖는 몰드 구조체(20), 상기 관통 홀들(TH)의 하부를 채우는 하부 반도체 패턴들(202), 상기 하부 반도체 패턴들(202) 상에 배치되는 블로킹 절연막(212L), 전하 저장막(214L), 터널 절연막(216L), 제1 반도체 막(SCL1), 및 제3 반도체 막(SCL3)이 형성될 수 있다. 몰드 구조체(20), 관통 홀들(TH), 하부 반도체 패턴들(202), 블로킹 절연막(212L), 전하 저장막(214L), 터널 절연막(216L), 및 제1 반도체 막(SCL1)을 형성하는 것은 도 5를 참조하여 설명된 것과 실질적으로 동일할 수 있다.
도 6을 참조하여 설명한 바와 달리, 제1 반도체 막(SCL1)은 제거되지 않을 수 있다. 제3 반도체 막(SCL3)은 제1 반도체 막(SCL1) 상에 형성될 수 있다. 제3 반도체 막(SCL3)은 제1 반도체 막(SCL1)의 내측면을 따라 연장되어, 개구부(OP) 및 하부 반도체 패턴(202)의 오목한 상면에 의해 둘러싸이는 영역을 채울 수 있다.
도 2 및 도 10을 참조하면, 제3 반도체 막(SCL3)의 상부가 등방성 식각에 의해 제거되어, 제3 반도체 갭필부(SCL3P)를 형성할 수 있다. 제3 반도체 갭필부(SCL3P)는 개구부(OP) 및 하부 반도체 패턴(202)의 오목한 상면(202S)에 의해 둘러싸이는 영역을 채울 수 있다. 상기 등방성 식각 공정 시, 제1 반도체 막(SCL1)이 제거될 수 있다. 상기 등방성 식각 공정은 등방성 건식 식각 공정 또는 등방성 습식 식각 공정일 수 있다. 제3 반도체 갭필부(SCL3P)의 상면은 하부 반도체 패턴(202)을 향하여 오목하게 라운드질 수 있다.
도 8을 다시 참조하면, 터널 절연막(216L)의 내측면 상에 반도체 막(미도시)을 형성한 후, 상기 제3 반도체 갭필부(SCL3P) 및 상기 반도체 막이 열처리될 수 있다. 제3 반도체 갭필부(SCL3P)와 상기 반도체 막은 상기 열처리 공정을 통해 경계를 갖지 않는 단일한 반도체 막이 될 수 있다. 상기 단일한 반도체 막은 도 8을 참조하여 설명된 제2 반도체 막(SCL2_3)과 실질적으로 동일할 수 있다.
이 후, 도 3을 다시 참조하여 설명된 것과 실질적으로 동일한 공정을 통해 반도체 장치(10)가 형성될 수 있다.
본 발명의 개념에 따른 상부 반도체 패턴(204)은 개구부(OP)에 인접한 영역에서 절단된 부분을 갖지 않는 연속적인 구조체일 수 있다. 따라서, 상부 반도체 패턴(204)의 전기적 특성은 열화되지 않을 수 있고, 상기 반도체 장치(10)의 신뢰성이 최대화될 수 있다.
도 11 내지 도 14는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도 2의 Ⅰ-Ⅰ’ 선에 대응하는 단면도들이다. 설명의 간결함을 위하여, 도 5 내지 도 8을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않는다.
도 2 및 도 11을 참조하면, 관통 홀들(TH)을 갖는 몰드 구조체(20), 상기 관통 홀들(TH)의 하부를 채우는 하부 반도체 패턴들(202), 상기 하부 반도체 패턴들(202) 상에 배치되는 블로킹 절연막(212L), 전하 저장막(214L), 및 터널 절연막(216L)이 형성될 수 있다. 몰드 구조체(20), 관통 홀들(TH), 하부 반도체 패턴들(202), 블로킹 절연막(212L), 전하 저장막(214L), 및 터널 절연막(216L)을 형성하는 것은 도 5를 참조하여 설명된 것과 실질적으로 동일할 수 있다.
하부 반도체 패턴들(202)은 각각 오목한 상면들(202S)을 가질 수 있다. 관통 홀들(TH) 내에서, 블로킹 절연막(212L), 전하 저장막(214L), 및 터널 절연막(216L)은 상기 오목한 상면들(202S)을 노출하는 개구부들(OP)을 가질 수 있다. 상기 오목한 상면들(202S) 및 개구부들(OP)을 형성하는 것은 도 6을 참조하여 설명된 것과 실질적으로 동일할 수 있다.
터널 절연막(216L) 상에 제4 반도체 막(SCL4)이 형성될 수 있다. 제4 반도체 막(SCL4)을 형성하는 것은 화학적 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정을 포함할 수 있다. 관통 홀들(TH) 내에서, 제4 반도체 막(SCL4)은 터널 절연막(216L)의 내측면들을 따라 연장될 수 있다. 제4 반도체 막(SCL4)은 개구부(OP)에 의해 노출된 블로킹 절연막(212L)의 측벽, 전하 저장막(214L)의 측벽, 터널 절연막(216L)의 측벽, 및 상기 오목한 상면(202S)을 컨포멀하게 덮을 수 있다. 예시적인 실시예들에서, 제4 반도체 막(SCL4)은 비정질 실리콘을 포함할 수 있다.
도 2 및 도 12를 참조하면, 제4 반도체 막(SCL4)이 결정화된 후, 그 일부가 제거될 수 있다. 예시적인 실시예들에서, 제4 반도체 막(SCL4)에 열처리 공정이 수행되어, 제4 반도체 막(SCL4)을 결정화할 수 있다. 예를 들어, 결정화된 제4 반도체 막(SCL4)은 결정질 실리콘을 포함할 수 있다.
결정화된 제4 반도체 막(SCL4)의 일부가 제거되어, 제4 반도체 패턴(SCL4C)을 형성할 수 있다. 예시적인 실시예들에서, 제4 반도체 패턴(SCL4C)의 형성 공정은 제4 반도체 막(SCL4)에 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 상기 이방성 식각 공정은 상기 개구부(OP)에 의해 노출되는 상기 오목한 상면(202S)이 노출될 때까지 수행될 수 있다. 상기 이방성 식각 공정을 통해 개구부에 인접한 터널 절연막(216L)의 상면, 하부 반도체 패턴(202)의 오목한 상면(202S), 상기 개구부에 의해 노출된 블로킹 절연막(212L)의 측벽, 전하 저장막(214L)의 측벽, 및 터널 절연막(216L)의 측벽 상의 제4 반도체 막(SCL4)이 제거될 수 있다. 이에 따라, 제4 반도체 패턴(SCL4C)은 터널 절연막(216L)의 측벽 상에 남을 수 있다.
도 2 및 도 13을 참조하면, 관통 홀(TH) 내에 제5 반도체 막(SCL5)이 형성될 수 있다. 제5 반도체 막(SCL5)은 제4 반도체 패턴(SCL4C)의 내측면을 따라 연장되어, 상기 개구부(OP) 및 상기 오목한 상면(202S)에 둘러싸인 영역을 채울 수 있다. 제5 반도체 막(SCL5)의 내측면은 경사질 수 있다. 예시적인 실시예들에서, 제5 반도체 막(SCL5)은 비정질 실리콘을 포함할 수 있다.
도 2 및 도 14를 참조하면, 제5 반도체 막(SCL5)의 상부를 제거하여, 제5 반도체 갭필부(SCL5P)를 형성할 수 있다. 예시적인 실시예들에서, 상기 제5 반도체 막(SCL5)의 상부는 등방성 식각 공정을 통해 제거될 수 있다. 예시적인 실시예들에서, 상기 등방성 식각 공정은 저온(예를 들어, 약 270 도(℃) 이하)에서 수행되는 등방성 건식 식각 공정일 수 있다. 일반적으로, 결정화된 반도체 막은 저온에서 수행되는 등방성 건식 식각 공정에 의해 식각되지 않을 수 있다. 따라서, 상기 제5 반도체 막(SCL5)의 상부를 제거하는 공정 수행 시, 결정화된 제4 반도체 패턴(SCL4C)은 식각되지 않을 수 있다.
도 8을 다시 참조하면, 제4 반도체 패턴(SCL4C) 및 제5 반도체 갭필부(SCL5P)는 열처리될 수 있다. 제5 반도체 갭필부(SCL5P)는 상기 열처리 공정을 통해 결정화될 수 있다. 예시적인 실시예들에서, 상기 열처리 공정에 의해 제5 반도체 갭필부(SCL5P)와 제4 반도체 패턴(SCL4C)은 경계를 갖지 않는 단일한 반도체 막이 될 수 있다. 상기 단일한 반도체 막은 도 8을 참조하여 설명된 제2 반도체 막(SCL2_3)과 실질적으로 동일할 수 있다.
이 후, 도 3을 다시 참조하여 설명된 것과 실질적으로 동일한 공정을 통해 반도체 장치가 형성될 수 있다.
본 발명의 개념에 따른 상부 반도체 패턴(204)은 개구부(OP)에 인접한 영역에서 절단된 부분을 갖지 않는 연속적인 구조체일 수 있다. 따라서, 상부 반도체 패턴(204)의 전기적 특성은 열화되지 않을 수 있고, 상기 반도체 장치(10)의 신뢰성이 최대화될 수 있다.
도 15는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 도 2의 I-I' 선에 대응하는 단면도이다. 도 16은 도 15의 AA2 부분의 확대도이다. 설명의 간결함을 위하여, 도 2 내지 도 4를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다. 본 예시적인 실시예들에 따른 반도체 장치(12)는 갭필부(220)의 형상을 제외하면, 도 2 내지 도 4를 참조하여 설명된 예시적인 실시예들에 따른 반도체 장치(10)와 실질적으로 동일할 수 있다. 이하에서, 갭필부(220)의 형상에 대해 설명된다.
도 15 및 도 16을 참조하면, 갭필부(220)는 상부가 절단된 마름모 형상을 가질 수 있다. 갭필부(220)는 제1 방향(D1) 및 제1 방향(D1)의 반대 방향으로 각각 테이퍼진 측면들을 포함할 수 있다. 갭필부(220)의 폭은 기판(100)을 향해 갈수록 점점 커지다가 다시 작아질 수 있다.
도 2 내지 도 4를 참조하여 설명된 하부 반도체 패턴(202)의 오목한 상면(202S)과 달리, 상기 오목한 상면(202S)은 상부가 절단된 마름모 형상을 가질 수 있다.
도 15 및 도 16을 참조하여 설명된 반도체 장치(12)의 제조 방법은, 하부 반도체 패턴(202)의 상면을 식각하는 공정을 제외하면, 도 5 내지 도 8을 참조하여 설명된 반도체 장치(10)의 제조 방법과 실질적으로 동일할 수 있다. 설명의 간결함을 위하여, 하부 반도체 패턴(202)의 상면을 식각하는 공정을 제외한 다른 내용들은 설명되지 않는다.
개구부(OP)에 의해 노출된 하부 반도체 패턴(202)의 상면에 등방성 습식 식각 공정이 수행될 수 있다. 하부 반도체 패턴(202)의 상면은 에천트의 종류에 따라, 상부가 절단된 마름모 형태로 식각될 수 있다. 이에 따라, 하부 반도체 패턴(202)은 상부가 절단된 마름모 형태의 오목한 상면(202S)을 가질 수 있다. 하부 반도체 패턴(202)의 상면을 식각한 후, 하부 반도체 패턴(202) 상에 상기 오목한 상면(202S)에 의해 둘러싸인 영역을 채우는 상부 반도체 패턴(204)이 형성될 수 있다.
이후, 도 6 내지 도 8을 참조하여 설명된 것과 실질적으로 동일한 공정을 통해 반도체 장치(12)가 형성될 수 있다. 본 발명의 개념에 따른 상부 반도체 패턴(204)은 개구부(OP)에 인접한 영역에서 절단된 부분을 갖지 않는 연속적인 구조체일 수 있다. 따라서, 상부 반도체 패턴(204)의 전기적 특성은 열화되지 않을 수 있고, 상기 반도체 장치(12)의 신뢰성이 최대화될 수 있다.
도 17은 본 발명의 예시적인 실시예들에 따른 반도체 장치의 도 2의 I-I' 선에 대응하는 단면도이다. 도 18은 도 17의 AA3 부분의 확대도이다. 설명의 간결함을 위하여, 도 2 내지 도 4를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다. 본 예시적인 실시예들에 따른 반도체 장치(14)는, 하부 반도체 패턴(202)이 형성되지 않는다는 것을 제외하면, 도 2 내지 도 4를 참조하여 설명된 반도체 장치(10)와 실질적으로 동일할 수 있다.
도 17 및 도 18을 참조하면, 도 3을 참조하여 설명한 바와 달리, 수직 패턴들(200)은 하부 반도체 패턴을 포함하지 않을 수 있다. 즉, 수직 패턴들(200)은 수직 절연 패턴(210), 상부 반도체 패턴(204), 및 충진 절연 패턴(206)을 포함할 수 있다. 수직 패턴들(200)은 기판(100)의 상면(102)으로부터 제3 방향(D3)으로 연장될 수 있다. 수직 패턴들(200)의 바닥면들은 최하부 전극들(130)보다 낮은 위치에 배치될 수 있다.
기판(100)은 기판(100)의 내부를 향하여 오목한 상면들(100S)을 가질 수 있다. 예를 들어, 상기 오목한 상면들(100S)은 기판(100)의 내부를 향하여 오목하게 라운드진 면들일 수 있다. 상기 수직 패턴들(200)은 각각 상기 오목한 상면들(100S) 상에 형성될 수 있다.
상부 반도체 패턴(204)의 형상은 도 2 내지 도 4를 참조하여 설명된 상부 반도체 패턴(204)의 형상과 실질적으로 동일할 수 있다. 다만, 도 2 내지 도 4를 참조하여 설명된 것과 달리, 상부 반도체 패턴(204)은 접지 선택 라인들(GSL)과 수평적으로 중첩될 수 있다.
갭필부(220)는 기판(100)의 오목한 상면(100S)을 채울 수 있다. 갭필부(220)의 하부는 기판(100) 내에 배치될 수 있고, 갭필부(220)의 상부는 기판(100)의 상면(102) 상에 배치될 수 있다. 다만, 이는 예시적인 것이다. 다른 예시적인 실시예들에서, 갭필부(220)는 전부 기판(100) 내에 배치될 수 있다. 갭필부(220)의 바닥면은 블로킹 절연 패턴(212)의 바닥면으로부터 기판(100)을 향하여 돌출될 수 있다. 갭필부(220)의 바닥면은 기판(100)을 향하여 볼록하게 라운드진 면을 포함할 수 있다. 갭필부(220)의 상면(220U)은 접지 선택 라인들(GSL) 아래에 배치될 수 있다. 예를 들어, 갭필부(220)의 상면(220U)은, 기판(100)으로부터, 기판(100)의 상면(102)과 접지 선택 라인들(GSL)의 바닥면들 사이의 높이에 배치될 수 있다. 예를 들어, 갭필부(220)의 상면(220U)은 기판(100)의 상면(102) 아래에 배치될 수 있다.
본 발명의 개념에 따른 상부 반도체 패턴(204)은 개구부(OP)에 인접한 영역에서 절단된 부분을 갖지 않는 연속적인 구조체일 수 있다. 따라서, 상부 반도체 패턴(204)의 전기적 특성은 열화되지 않을 수 있고, 상기 반도체 장치(14)의 신뢰성이 최대화될 수 있다.
도 19는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 도 2의 I-I' 선에 대응하는 단면도이다. 도 20은 도 19의 AA4 부분의 확대도이다. 설명의 간결함을 위하여, 도 17 및 도 18을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다. 본 예시적인 실시예들에 따른 반도체 장치(16)는, 갭필부(220)의 바닥면의 형상을 제외하면, 도 17 및 도 18을 참조하여 설명된 반도체 장치(14)와 실질적으로 동일할 수 있다.
도 19 및 도 20을 참조하면, 도 17 및 도 18을 참조하여 설명된 것과 마찬가지로, 수직 패턴들(200)은 수직 절연 패턴(210), 상부 반도체 패턴(204), 및 충진 절연 패턴(206)을 포함할 수 있다. 수직 패턴들(200)은 기판(100)의 상면(102)으로부터 제3 방향(D3)으로 연장될 수 있다. 수직 패턴들(200)의 바닥면들은 최하부 전극들(130)보다 낮은 위치에 배치될 수 있다.
도 17 및 도 18을 참조하여 설명된 것과 달리, 갭필부(220)의 바닥면은 평평한 형상을 가질 수 있다. 갭필부(220)의 바닥면은 블로킹 절연 패턴(212)의 바닥면과 공면을 이룰 수 있다. 갭필부(220)의 상면(220U)은 접지 선택 라인들(GSL) 아래에 배치될 수 있다. 예를 들어, 갭필부(220)의 상면(220U)은 기판(100)의 상면(102)과 접지 선택 라인들(GSL)의 바닥면들 사이에 배치될 수 있다. 상부 반도체 패턴(204)은 접지 선택 라인들(GSL)과 수평적으로 중첩될 수 있다.
본 발명의 개념에 따른 상부 반도체 패턴(204)은 개구부(OP)에 인접한 영역에서 절단된 부분을 갖지 않는 연속적인 구조체일 수 있다. 따라서, 상부 반도체 패턴(204)의 전기적 특성은 열화되지 않을 수 있고, 상기 반도체 장치(16)의 신뢰성이 최대화될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (10)

  1. 기판;
    상기 기판 상에 차례로 적층된 전극들을 포함하는 전극 구조체;
    상기 전극 구조체의 적어도 일부를 관통하는 상부 반도체 패턴; 및
    상기 기판과 상기 상부 반도체 패턴 사이에 배치되는 하부 반도체 패턴을 포함하되,
    상기 상부 반도체 패턴은 갭필부 및 상기 갭필부로부터 상기 기판과 반대 방향으로 연장되는 측벽부를 포함하고,
    상기 하부 반도체 패턴의 상면은 상기 기판을 향하여 오목한 형태를 갖고,
    상기 갭필부는 상기 하부 반도체 패턴의 상면에 의해 둘러싸인 영역을 채우고,
    상기 갭필부의 상면은 상기 기판을 향하여 오목하게 라운드진 형태를 갖고,
    상기 측벽부의 두께는 상기 갭필부의 두께보다 작고,
    상기 측벽부의 내측벽들 사이의 거리는 상기 갭필부의 직경보다 크거나 같은 반도체 장치.
  2. 제 1 항에 있어서,
    상기 전극들은 차례로 적층된 접지 선택 라인, 셀 전극들, 및 스트링 선택 라인을 포함하고,
    상기 갭필부의 상면은 상기 접지 선택 라인과 상기 셀 전극들 중 최하부에 배치된 셀 전극 사이에 배치되는 반도체 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 하부 반도체 패턴의 상면은 상부가 절단된 마름모 형상을 갖는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 상부 반도체 패턴과 상기 전극 구조체 사이에 제공되는 수직 절연 패턴을 더 포함하되,
    상기 수직 절연 패턴은 하부에 상기 하부 반도체 패턴을 노출시키는 개구부를 포함하고,
    상기 갭필부는 상기 개구부를 채우는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 하부 반도체 패턴의 상면은 상기 기판을 향하여 오목하게 라운드진 형태를 갖는 반도체 장치.
  7. 기판 상에, 교대로 적층된 희생막들과 절연막들을 포함하는 몰드 구조체를 형성하는 것;
    상기 몰드 구조체를 관통하는 관통 홀을 형성하는 것;
    상기 관통 홀 내에 하부 반도체 패턴을 형성하는 것; 및
    상기 하부 반도체 패턴 상에 상부 반도체 패턴을 형성하는 것을 포함하되,
    상기 상부 반도체 패턴을 형성하는 것은:
    상기 관통 홀의 측면 및 상기 하부 반도체 패턴의 상면을 덮는 수직 절연막을 형성하는 것;
    상기 수직 절연막 상에 제1 반도체 막을 형성하는 것;
    상기 제1 반도체 막 및 상기 수직 절연막에 대한 제1 식각 공정을 수행하여, 상기 하부 반도체 패턴의 일부를 노출시키는 개구부를 형성하는 것;
    상기 개구부에 의해 노출된 상기 하부 반도체 패턴의 상면에 대한 제2 식각 공정을 수행하는 것;
    상기 하부 반도체 패턴의 상면 및 상기 개구부로 둘러싸인 공간을 채우는 제2 반도체 막을 형성하는 것;
    상기 제2 반도체 막의 형성 후, 제3 식각 공정을 수행하는 것;
    상기 제3 식각 공정 후, 열처리 공정을 수행하는 것; 및
    상기 열처리 공정 후, 제4 식각 공정을 수행하는 것을 포함하되,
    상기 상부 반도체 패턴은 갭필부 및 상기 갭필부로부터 상기 기판과 반대 방향으로 연장되는 측벽부를 포함하고,
    상기 제2 식각 공정에 의해 상기 제1 반도체 막은 제거되고,
    상기 제4 식각 공정에 의해 상기 측벽부의 내측벽들 사이의 거리는 상기 갭필부의 직경보다 크거나 같아지는 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 제3 식각 공정은 등방성 건식 식각 공정을 포함하고,
    상기 제4 식각 공정은 등방성 습식 식각 공정을 포함하는 반도체 장치의 제조 방법.
  9. 제 7 항에 있어서,
    상기 제2 식각 공정에 의해 상기 하부 반도체 패턴의 상면은 상기 기판을 향하여 오목하게 라운드진 형태로 형성되는 반도체 장치의 제조 방법.
  10. 제 7 항에 있어서,
    상기 제2 반도체 막은 상기 수직 절연막의 측벽을 덮고,
    상기 제4 식각 공정 이후, 상기 하부 반도체 패턴의 상면 및 상기 개구부로 둘러싸인 공간에 잔류하는 상기 제2 반도체 막의 일부는 상기 갭필부로 정의되고,
    상기 제4 식각 공정 이후, 상기 수직 절연막의 측벽 상에 잔류하는 상기 제2 반도체 막의 다른 일부는 상기 측벽부로 정의되는 반도체 장치의 제조 방법.
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