CN109417071B - 使用非共形牺牲层在三维存储设备中形成沟道孔的方法 - Google Patents

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Abstract

公开了使用非共形牺牲层在3D存储设备中形成沟道孔的方法的实施例。在一个示例中，在衬底上形成包括交错的第一电介质层和第二电介质层的电介质叠层。形成垂直延伸穿过电介质叠层的开口。沿着开口的侧壁形成非共形牺牲层，使得开口直径的变化减小。去除非共形牺牲层和电介质叠层邻接非共形牺牲层的部分。在去除非共形牺牲层和部分电介质叠层之后，在开口中形成沟道结构。

Description

使用非共形牺牲层在三维存储设备中形成沟道孔的方法
技术领域
本公开内容的实施例涉及三维(3D)存储设备及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储单元的存储密度接近上限。
3D存储器架构可以解决平面存储单元中的密度限制。3D存储器架构包括存储器阵列和用于控制进出存储器阵列的信号的外围设备。
发明内容
本文公开了使用非共形牺牲层在3D存储设备中形成沟道孔的方法的实施例。
在一个示例中，公开了一种用于形成3D存储设备的方法。在衬底上形成包括交错的第一电介质层和第二电介质层的电介质叠层。形成垂直延伸穿过电介质叠层的开口。沿着开口的侧壁形成非共形牺牲层，使得开口直径的变化减小。去除非共形牺牲层和电介质叠层的邻接非共形牺牲层的部分。在去除非共形牺牲层和部分所述电介质叠层之后，在开口中形成沟道结构。
在另一示例中，公开了一种用于在3D存储设备中形成沟道孔的方法。穿过衬底上的交错的氧化硅层和氮化硅层蚀刻开口。沿着开口的侧壁沉积非共形牺牲层。非共形牺牲层的厚度沿着开口的侧壁从顶部到底部减小。通过开口施加在氧化硅和氮化硅之间具有约0.9至约1.1之间的选择性的第一蚀刻剂，以形成沟道孔。
在又一个示例中，一种3D存储设备包括：衬底，包括衬底上的交错的导体层和电介质层的存储器叠层，以及垂直延伸穿过存储器叠层的存储器串。存储器串包括沟道结构。沟道结构直径的变化不大于约25％。
附图说明
并入本文并形成说明书的一部分的附图示出了本公开内容的实施例，并且与说明书一起进一步用于解释本公开内容的原理并且使得相关领域技术人员能够实施和使用本公开内容。
图1示出了3D存储设备中的示例性沟道孔的横截面。
图2示出了根据本公开内容的一些实施例的示例性3D存储设备的横截面。
图3A-3D示出了根据本公开内容的一些实施例的用于形成3D存储设备的示例性制造过程。
图4示出了根据本公开内容的一些实施例的用于形成3D存储设备的示例性方法的流程图。
图5示出了根据本公开内容的一些实施例的用于在3D存储设备中形成沟道孔的示例性方法的流程图。
将参考附图来说明本公开内容的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但应该理解，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开内容的精神和范围的情况下，可以使用其他配置和布置。对于相关领域的技术人员显而易见的是，本公开内容还可以用于各种其他应用中。
应注意到，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。
通常，可以至少部分地从上下文中的用法理解术语。例如，如本文所用的术语“一个或多个”至少部分取决于上下文，可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”、“一个”或“该”的术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在表达一组排他性的因素，而是可以替代地，同样至少部分地取决于上下文，允许存在不一定明确描述的其他因素。
应当容易理解的是，本公开内容中的“在……上”、“在……之上”和“在……上方”的含义应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在……之上”或“在……上方”不仅意味着“在某物之上”或“在某物上方”的含义，而且还可以包括其间没有中间特征或层的“在某物之上”或“在某物上方”的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文使用诸如“在……之下”、“在……下方”、“下”、“在……之上”、“上”等的空间相对术语来描述如图所示的一个元件或特征与另一个或多个元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。该装置可以以其他方式定向(旋转90度或在其他取向)并且同样可以相应地解释本文使用的空间相对描述词。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持未图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。可替换地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或在顶表面和底表面处的任何一对水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成有互连线和/或过孔触点)以及一个或多个电介质层。
如本文所使用的，术语“标称/标称地”是指在产品或过程的设计阶段期间设定的部件或过程操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或公差的轻微变化而引起。如本文所使用的，术语“约”表示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“约”可以表示给定量的值，该给定量例如在该值的10-30％内变化(例如，值的±10％、±20％或±30％)。
如本文所使用的，术语“3D存储设备”是指在横向取向的衬底上具有垂直取向的存储单元晶体管串(在本文中称为“存储器串”，诸如NAND存储器串)的半导体器件，使得存储器串相对于衬底在垂直方向上延伸。如本文所用，术语“垂直/垂直地”表示标称垂直于衬底的横向表面(lateral surface)。
在诸如3D NAND存储设备的一些3D存储设备中，半导体插塞(例如，硅晶体硅插塞)通常形成在沟道孔的下端。在例如通过干法蚀刻工艺蚀刻沟道孔之后，通常使用几种湿法蚀刻工艺清洁沟道孔。因为大多数湿法蚀刻工艺是各向同性蚀刻，所以通过清洁可以显著扩大沟道孔的临界尺寸，从而引起各种问题，包括沟道孔蚀刻中的临界尺寸控制和沟道孔的倾斜轮廓的严格要求。沟道孔顶部中的临界尺寸的增大可以显著影响后面的栅极替换工艺，例如，在横向凹槽中的钨沉积。此外，由于不能应用侵蚀性(aggressive)湿法蚀刻工艺，可能无法完全清除原生(native)氧化物和晶圆碎片，这会影响半导体插塞的形成。
例如，图1示出了处于形成垂直延伸穿过电介质叠层104的沟道孔110的制造阶段的3D存储设备100中的示例性沟道孔110的横截面。电介质叠层104可以包括多个对(在本文中称为“电介质层对”)，各自包括形成在衬底102上方的第一电介质层106和第二电介质层(也称为“牺牲层”)108。一旦完成所有制造工艺，就通过栅极替换工艺用存储器叠层替换电介质叠层104，栅极替换工艺用导体层替换每个牺牲层108。电介质层对的数量可以确定3D存储设备100的“层级”(也称为“级”，例如，32、64、96、128等)的数量。
如图1所示，将开口蚀刻穿过电介质叠层104并延伸到衬底102的一部分中以形成沟道孔110，其中可以形成NAND存储器串。通常用干法蚀刻工艺(例如深反应离子蚀刻(DRIE))来蚀刻沟道孔110。随着3D存储设备100的层级继续增加以获得更高的单元密度，沟道孔110的纵横比也增加，这使得更加难以获得在不同深度处具有均匀直径的沟道孔110的垂直侧壁轮廓。结果，沟道孔110的直径从底部到顶部增加，如图1所示。
一些蚀刻后残留物(未示出)可以在清洁过程之前或甚至之后保留在沟道孔110中，例如来自干法蚀刻工艺的晶圆碎片和聚合物。原生氧化物112也可以形成在沟道孔110的下部中，例如，在衬底102暴露于空气的侧壁和底表面上。为了去除蚀刻后残留物和原生氧化物112，在沟道孔蚀刻和半导体插塞生长的制造阶段之间执行一个或多个清洁过程，例如蚀刻后处理和半导体插塞生长预清洁。清洁过程所使用的各向同性蚀刻可以在所有方向上扩大沟道孔110的尺寸，如沟道孔110的清洁后轮廓114所示。清洁后轮廓114的倾斜侧壁使得沟道孔110的直径在顶部中更大，这对于后续的栅极替换工艺是不希望的。在清洁过程之前和/或之后，沟道孔110的直径的变化(基于沟道孔110的最大和最小直径确定)可以是25％或更多。
根据本公开内容的各种实施例提供了使用非共形牺牲层形成具有较小倾斜轮廓的沟道孔的有效方法。较小倾斜的侧壁轮廓可以降低控制沟道孔临界尺寸的难度，特别是对于高级3D存储设备中具有高纵横比的沟道孔而言。更好地控制沟道孔临界尺寸可以大大改善后续工艺中的工艺余量，例如沟道结构沉积和栅极替换，从而提高产品可靠性和产量。此外，可以在本文所公开的方法中使用更具侵蚀性的清洁过程，以有效地去除沟道孔中的原生氧化物和蚀刻后残留物，这可以为生长半导体插塞创造更好的条件。
图2示出了根据本公开内容的一些实施例的示例性3D存储设备200的横截面。3D存储设备200可以包括衬底202，其可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上的锗(GOI)，或任何其他合适的材料。在一些实施例中，衬底202是减薄的衬底(例如，半导体层)，其通过研磨、蚀刻、化学机械抛光(CMP)或其任何组合而减薄。注意，x和y轴包括在图2中以进一步示出3D存储设备200中的部件的空间关系。3D存储设备200的衬底202包括在x方向(即，横向方向)上横向延伸的两个横向表面(例如，顶表面和底表面)。如本文所使用的，当衬底在y方向上位于3D存储设备的最低平面中时，在y方向(即，垂直方向)上相对于3D存储设备的衬底(例如，衬底202)确定一个部件(例如，层或器件)是在3D存储设备(例如，3D存储设备200)的另一部件(例如，层或器件)“上”、“上方”还是“下方”。在整个本公开内容中应用了用于描述空间关系的相同概念。
3D存储设备200可以是单片3D存储设备的一部分。术语“单片”意味着3D存储设备的部件(例如，外围器件和存储器阵列器件)形成在单个衬底上。对于单片3D存储设备，由于外围器件处理和存储器阵列器件处理的卷绕(convolution)，制造遇到额外的限制。例如，存储器阵列器件(例如，NAND存储器串)的制造受到与已经形成或将要形成在同一衬底上的外围器件相关联的热预算的约束。
可替换地，3D存储设备200可以是非单片3D存储设备的一部分，其中部件(例如，外围器件和存储器阵列器件)可以在不同的衬底上单独形成，然后例如以面对面的方式接合。在一些实施例中，存储器阵列器件衬底(例如，衬底202)保持为接合的非单片3D存储设备的衬底，外围器件(例如，包括用于有助于3D存储设备200的操作的任何合适的数字、模拟和/或混合信号外围电路，例如页缓冲器、解码器和锁存器；未示出)被翻转并面向下朝向存储器阵列器件(例如，NAND存储器串)以用于混合接合。应当理解，在一些实施例中，存储器阵列器件衬底(例如，衬底202)被翻转并面向下朝向外围器件(未示出)以用于混合接合，使得在接合的非单片3D存储设备中，存储器阵列器件位于外围器件上方。存储器阵列器件衬底(例如，衬底202)可以是减薄的衬底(其不是接合的非单片3D存储设备的衬底)，可以在减薄的存储器阵列器件衬底的背面上形成非单片3D存储设备的后段工艺(BEOL)互连。
在一些实施例中，3D存储设备200是NAND闪存设备，其中以NAND存储器串210的阵列的形式提供存储器单元，每个NAND存储器串210在衬底202上方垂直延伸。存储器阵列器件可以包括延伸穿过多个对的NAND存储器串210，每个对包括导体层206和电介质层208(本文称为“导体/电介质层对”)。堆叠的导体/电介质层对在本文中也称为“存储器叠层”204。在一些实施例中，在衬底202和存储器叠层204之间形成绝缘层(未示出)。存储器叠层204中的导体/电介质层对的数量(例如，32、64、96或128)确定3D存储设备200中的存储器单元的数量。存储器叠层204可以包括交错的导体层206和电介质层208。存储器叠层204中的导体层206和电介质层208可以在垂直方向上交替。导体层206可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。电介质层208可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
如图2所示，NAND存储器串210可以包括垂直延伸穿过存储器叠层204的沟道结构214。沟道结构214可以包括填充有半导体材料(例如，作为半导体沟道216)和电介质材料(例如，作为存储器膜218)的沟道孔。在一些实施例中，半导体沟道216包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储器膜218是复合层，包括隧穿层、储存层(也称为“电荷捕获层”)和阻挡层。沟道结构214的剩余空间可以部分或完全填充有包括电介质材料(如氧化硅)的填充层220。沟道结构214可以具有圆柱形状(例如，柱形)。根据一些实施例，填充层220、半导体沟道216、隧穿层、储存层和阻挡层按此顺序从柱的中心朝向外表面径向排列。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。储存层可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储器膜218可以包括氧化硅/氮氧化硅(或氮化硅)/氧化硅(ONO)的复合层。
在一些实施例中，存储器叠层204中的导体层206(各自是字线的一部分)用作NAND存储器串210中的存储器单元的栅极导体。导体层206可以包括多个NAND存储器单元的多个控制栅极，并且可以作为在存储器叠层204的边缘处结束的字线而横向延伸(例如，在存储器叠层204的阶梯结构中)。在一些实施例中，NAND存储器串210中的存储器单元晶体管包括：由钨制成的栅极导体(即，导体层206邻接沟道结构214的部分)，包括钛/氮化钛(Ti/TiN)或钽/氮化钽(Ta/TaN)的粘附层(未示出)，由高k电介质材料制成的栅极电介质层(未示出)，以及包括多晶硅的沟道结构214。
在一些实施例中，NAND存储器串210还包括位于沟道结构214下方的NAND存储器串210的下部(例如，在下端)的半导体插塞212。如本文所使用的，当衬底202位于3D存储设备200的最低平面中时，部件(例如，NAND存储器串210)的“上端”是在y方向上远离衬底202的端部，而部件(例如，NAND存储器串210)的“下端”是在y方向上更靠近衬底202的端部。半导体插塞212可以包括半导体材料，例如硅，其在任何合适的方向上从衬底202外延生长。应当理解，在一些实施例中，半导体插塞212包括与衬底202的材料相同的单晶硅。即，半导体插塞212可以包括与衬底202的材料相同的外延生长的半导体层。在一些实施例中，半导体插塞212的一部分在衬底202的顶表面上方并与半导体沟道216接触。半导体插塞212可以用作由NAND存储器串210的源选择栅极(source select gate)控制的沟道。应当理解，在一些实施例中，3D存储设备200不包括半导体插塞212。
在一些实施例中，NAND存储器串210还包括位于NAND存储器串210的上部中(例如，在上端)的沟道插塞222。沟道插塞222可以与半导体沟道216的上端接触。沟道插塞222可以包括半导体材料(例如，多晶硅)或导电材料(例如，金属)。在一些实施例中，沟道插塞222包括填充有作为粘附层的Ti/TiN或Ta/TaN以及作为导体的钨的开口。通过在3D存储设备200的制造期间覆盖沟道结构214的上端，沟道插塞222可以用作蚀刻停止层以防止蚀刻填充在沟道结构214中的电介质，例如氧化硅和氮化硅。在一些实施例中，沟道插塞222还用作NAND存储器串210的漏极。应当理解，在一些实施例中，3D存储设备200不包括沟道插塞222。
因为如下面详细描述的改进的制造过程，与图1中的沟道孔110的清洁后轮廓114相比，图2中的3D存储设备200中的沟道孔(填充有沟道结构214、沟道插塞222和半导体插塞212的一部分)的侧壁轮廓倾斜较小(更垂直)。具体地，可以在清洁过程之前形成非共形牺牲层(在图2中的3D存储设备200中去除)，接着是具有受控选择性的侵蚀性蚀刻过程，以去除非共形牺牲层和部分电介质叠层，导致清洁之后的沟道孔的侧壁轮廓倾斜较小(更垂直)。在一些实施例中，由清洁过程引起的沟道孔直径扩大的程度在上部比下部小，从而导致刚好在形成半导体插塞212和沟道结构214之前的沟道孔的侧壁轮廓倾斜较小(更垂直)。
在一些实施例中，沟道结构214(及其沟道孔)的直径的变化不大于约25％，例如不大于25％。在一些实施例中，直径的变化在约5％至约25％之间，例如在5％至25％之间(例如，5％、10％、15％、20％、25％，由这些值中的任何一个为下端限制的任何范围，或由这些值中的任何两个限定的任何范围)。在一些实施例中，直径的变化在约15％至约25％之间，例如在15％至25％之间(例如，15％、16％、17％、18％、19％、20％、21％、22％、23％、24％、25％，由这些值中的任何一个为下端限制的任何范围，或由这些值中的任何两个限定的任何范围)。可以基于最大直径和最小直径确定变化，例如，最大直径和最小直径之间的差除以最大直径。沟道孔直径的变化可以通过非共形牺牲层沉积过程和随后的侵蚀性蚀刻过程来减小，如下面详细描述的。在一些实施例中，由于在去除非共形牺牲层和部分电介质叠层时扩大沟道孔的侵蚀性蚀刻过程，沟道结构214的直径大于半导体插塞212的直径。
如图2所示的侧壁轮廓倾斜较小(更垂直)的沟道结构214，例如，直径的变化不大于25％，可以允许3D存储设备200中的相邻沟道孔之间的更大间距，这可以放松后面的制造工艺的压力，所述后面的制造工艺例如在栅极替换过程期间在横向凹槽中沉积钨。沟道孔直径的变化减小也可以增加清洁余量，以允许更具侵蚀性和彻底的清洁过程去除沟道孔底部的蚀刻后残留物和原生氧化物，这可以改善半导体插塞212的生长条件。
图3A-3D示出了根据本公开内容的一些实施例的用于形成3D存储设备的示例性制造过程。图4示出了根据本公开内容的一些实施例的用于形成3D存储设备的示例性方法400的流程图。图5示出了根据本公开内容的一些实施例的用于在3D存储设备中形成沟道孔的示例性方法500的流程图。图3A-3D、4和5中所示的3D存储设备的示例包括图2中所示的3D存储设备200。将一起说明图3A-3D、4和5。应当理解，方法400和500中所示的操作不是详尽的，也可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图4和5中所示不同的顺序执行。
参考图4，方法400开始于操作402，其中在衬底上形成电介质叠层。衬底可以是硅衬底。电介质叠层可以包括交错的第一电介质层和第二电介质层。参考图3A，在硅衬底302上形成包括多对第一电介质层306和第二电介质层(称为“牺牲层”)308(本文统称为“电介质层对”)的电介质叠层304。即，根据一些实施例，电介质叠层304包括交错的牺牲层308和电介质层306。可以在硅衬底302上交替地沉积电介质层306和牺牲层308以形成电介质叠层304。在一些实施例中，每个电介质层306包括氧化硅层，并且每个牺牲层308包括氮化硅层。电介质叠层304可以通过一种或多种薄膜沉积工艺形成，所述工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。在一些实施例中，通过在硅衬底302上沉积诸如氧化硅的电介质材料，在硅衬底302和电介质叠层304之间形成绝缘层(未示出)。
方法400前进到操作404，如图4中所示，其中形成垂直延伸穿过电介质叠层的开口。在图5所示的示例中，在操作502处，穿过衬底上的交错的氧化硅层和氮化硅层蚀刻开口。如图3A所示，通过蚀刻垂直延伸穿过电介质叠层304的开口形成沟道孔310。在一些实施例中，穿过电介质叠层304形成多个开口，使得每个开口成为在后面过程中生长单个NAND存储器串的位置。在一些实施例中，用于形成沟道孔310的制造过程包括湿法蚀刻和/或干法蚀刻，例如DRIE。在一些实施例中，沟道孔310进一步延伸到硅衬底302的顶部中。穿过电介质叠层304的蚀刻过程可以不在硅衬底302的顶表面处停止并且可以继续蚀刻硅衬底302的一部分。在一些实施例中。在蚀刻穿过电介质叠层304之后，使用单独的蚀刻过程来蚀刻硅衬底302的一部分。在蚀刻之后，可以在沟道孔310的下部中，例如在硅衬底302暴露于空气的侧壁和底表面上，形成原生氧化物312。来自形成沟道孔310中的干法蚀刻工艺的蚀刻后残留物(未示出)，例如晶圆碎片和聚合物，可以保留在沟道孔310中，例如，保留在沟道孔310的侧壁和/或底表面上。
在图5所示的示例中，在操作504处，通过开口施加蚀刻剂以去除开口中的蚀刻后残留物。如图3A所示，通过例如通过沟道孔310施加蚀刻剂的湿法蚀刻去除至少一些蚀刻后残留物。可以加热蚀刻剂以增加蚀刻速率。在一些实施例中，用于去除蚀刻后残留物(例如聚合物)的蚀刻剂包括硫酸和过氧化氢(SPM)的混合物。
方法400前进到操作406，如图4所示，其中沿着开口的侧壁形成非共形牺牲层，使得开口直径的变化减小。在图5所示的示例中，在操作506处，沿开口的侧壁沉积非共形牺牲层。非共形牺牲层的厚度可以沿着开口的侧壁从顶部到底部减小。非共形牺牲层可以包括氧化硅或任何其他合适的牺牲材料，例如氮化硅和多晶硅。在一些实施例中，在形成非共形牺牲层之后，开口直径的变化不大于约25％。
如图3B中所示，沿着沟道孔310的侧壁形成非共形牺牲层314。根据一些实施例，非共形牺牲层314的厚度沿着沟道孔310的侧壁从顶部到底部减小。在一些实施例中，非共形牺牲层314的厚度从沟道孔310的上端到例如在其底表面处的沟道孔310的下端逐渐减小。非共形牺牲层314的厚度可以在沟道孔310的下端或下端上方的任何位置减小到约为0(即，不沉积)，例如，在硅衬底302和电介质叠层304之间的界面处。即，非共形牺牲层314可以不覆盖沟道孔310的整个侧壁，因为其厚度沿着沟道孔310的侧壁从顶部到底部减小。在一些实施例中，非共形牺牲层314可以是包括多个子层的非共形复合层，其中至少一个子层是非共形层。一个或多个子层可以是共形层，但是子层沿着沟道孔310的侧壁总体是非共形的。
非共形牺牲层314可以包括电介质材料，例如氧化硅和氮化硅，半导体材料，例如多晶硅，或其任何组合。非共形牺牲层314可以包括任何其他牺牲材料，其可以通过非共形沉积沿着沟道孔310的倾斜侧壁沉积，并且随后被去除。在一个示例中，非共形牺牲层314包括氧化硅。非共形沉积是以不均匀的方式沉积层的沉积，从而导致层厚度的变化。非共形牺牲层314可以通过任何非共形沉积形成，包括但不限于PVD沉积，例如蒸发，离子镀覆和溅射。
通过沉积非共形牺牲层314，可以减小沟道孔310的直径在垂直方向上的变化(例如，比较图3A和3B)。在一些实施例中，在沉积非共形牺牲层314之后，沟道孔310的直径的变化成为不大于约25％。即，非共形牺牲层314可以补偿干法蚀刻之后的沟道孔310的直径的相对大的变化，如图3A所示，并且可以使侧壁轮廓倾斜较小(更垂直)。在一些实施例中，沉积非共形牺牲层314之后的沟道孔310的直径的变化在约5％至约25％之间，例如在5％至25％之间(例如，5％、10％、15％、20％、25％，由这些值中的任何一个为下端限制的任何范围，或由这些值中的任何两个限定的任何范围)。在一些实施例中，直径的变化在约15％至约25％之间，例如在15％至25％之间(例如，15％、16％、17％、18％、19％、20％、21％、22％、23％、24％、25％，由这些值中的任何一个为下端限制的任何范围，或由这些值中的任何两个限定的任何范围)。
方法400前进到操作408，如图4中所示，其中去除非共形牺牲层和电介质叠层邻接非共形牺牲层的部分。在图5所示的示例中，在操作508处，通过开口施加另一蚀刻剂以去除非共形牺牲层和电介质叠层中的部分氧化硅层及氮化硅层。在一些实施例中，通过穿过开口施加蚀刻剂来湿法蚀刻非共形牺牲层和部分电介质叠层，该蚀刻剂在第一电介质层(例如，氧化硅)和第二电介质层(例如，氮化硅)之间具有约0.9至约1.1的选择性。蚀刻剂的选择性可以约为1。在其中第一和第二电介质层分别包括氧化硅和氮化硅的一些实施例中，蚀刻剂包括氢氟酸和硫酸的混合物。在一些实施例中，在去除非共形牺牲层和部分电介质叠层之后，开口的直径具有不大于约25％的变化。
如图3C中所示，通过蚀刻过程去除非共形牺牲层314(图3B中所示)，并且还通过相同的蚀刻过程去除电介质叠层304邻接非共形牺牲层314的部分，以在蚀刻过程前后保持基本相同的侧壁斜率。在图3C中示出在蚀刻过程之前的非共形牺牲层314的侧壁轮廓316和非共形牺牲层314与电介质叠层304的边缘之间的界面轮廓318，以示出通过蚀刻过程去除的结构，其包括整个非共形牺牲层314和电介质叠层304邻接非共形牺牲层314的部分。在一些实施例中，蚀刻剂用于以基本相同的蚀刻速率各向同性湿法蚀刻非共形牺牲层314、电介质层306和牺牲层308，使得蚀刻剂蚀刻掉的材料量沿着沟道孔310的侧壁(例如，在y方向上)基本相同。结果，在去除非共形牺牲层314之后，沟道孔直径的变化可以保持基本相同。在一些实施例中，在去除非共形牺牲层314(在侧壁轮廓316和界面轮廓318之间)和部分电介质叠层304(在界面轮廓318和电介质叠层304的侧壁之间)之后，沟道孔310的直径的变化不大于约25％。在一些实施例中，在去除非共形牺牲层314之后直径的变化在约5％至约25％之间，例如在5％至25％之间(例如，5％、10％、15％、20％、25％，由这些值中的任何一个为下端限制的任何范围，或由这些值中的任何两个限定的任何范围)。在一些实施例中，直径的变化在约15％至约25％之间，例如在15％至25％之间(例如，15％、16％、17％、18％、19％、20％、21％、22％、23％、24％、25％，由这些值中的任何一个为下端限制的任何范围，或由这些值中的任何两个限定的任何范围)。
用于去除非共形牺牲层314的“侵蚀性”湿法蚀刻可以通过施加在电介质层306(例如，氧化硅)和牺牲层308(例如，氮化硅)之间具有约0.9至约1.1之间(例如0.9至1.1之间(例如，0.9、0.95、1、1.05、1.1，由这些值中的任何一个为下端限制的任何范围，或由这些值中的任何两个限定的任何范围))的选择性的蚀刻剂来实现。在一些实施例中，蚀刻剂的选择性约为1，例如1。在一些实施例中，非共形牺牲层314是氧化硅层或氮化硅层，电介质层306是氧化硅层，并且牺牲层308是氮化硅层，蚀刻剂在氧化硅和氮化硅之间的选择性标称上相同。在一些实施例中，蚀刻剂包括氢氟酸和硫酸的混合物。可以调整氢氟酸和硫酸的浓度，使得混合物在氧化硅和氮化硅之间的选择性标称上相同。应当理解，蚀刻剂的成分和/或浓度可以根据非共形牺牲层314、电介质层306和牺牲层308所使用的材料而变化。
如图3C中所示，(图3B中所示的)原生氧化物312也被蚀刻剂去除。与图1中的示例相比，通过应用上述侵蚀性湿法蚀刻过程，可以更有效地从沟道孔310去除原生氧化物312，其更均匀地扩大沟道孔310在不同深度的直径。根据一些实施例，由于蚀刻剂可以具有对硅的高选择性，因此硅衬底302的顶表面下方的沟道孔310的直径(即，延伸到硅衬底302中的部分)不会增大。结果，硅衬底302的顶表面上方的沟道孔310的直径可以大于其下方的直径。在一些实施例中，一个或多个额外的清洁过程，例如蚀刻后处理和半导体插塞生长预清洁过程，以在去除非共形牺牲层314之前和之后进一步去除任何剩余的蚀刻后残留物。
方法400前进到操作410，如图4中所示，其中在开口的下部中形成半导体插塞。半导体插塞可以在开口的下部从衬底外延生长。在一些实施例中，半导体插塞是外延生长的硅插塞。如图3D中所示，可以通过用在任何合适的方向(例如，从底表面和/或侧表面)上从硅衬底302外延生长的单晶硅填充沟道孔310的下部来形成硅插塞320。外延生长硅插塞320的制造工艺可以包括但不限于气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或其任何组合。应当理解，在一些实施例中，可以跳过操作410，因为得到的3D存储设备可以不包括半导体插塞320。
方法400前进到操作412，如图4中所示，其中在半导体插塞上方形成沟道结构。在一些实施例中，沟道结构包括存储器膜和半导体沟道。如图3D中所示，沟道结构322形成在沟道孔310中的硅插塞320上方(如图3C中所示)。沟道结构322可以包括存储器膜324(例如，包括阻挡层、储存层和隧穿层)和形成在硅插塞320上方的半导体沟道326。在一些实施例中，首先沿着沟道孔310的侧壁和底表面沉积存储器膜324，然后，在存储器膜324和接触硅插塞320上方沉积半导体沟道326。然后使用一个或多个薄膜沉积工艺(例如ALD、CVD、PVD，任何其他合适的工艺或其任何组合)依顺序沉积阻挡层、储存层和隧穿层，以形成存储器膜324。然后可以使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD，任何其他合适的工艺或其任何组合)在隧穿层上沉积半导体沟道326。在一些实施例中，在沉积半导体沟道326之后，通过沉积诸如氧化硅的电介质材料，将填充层328填充在沟道孔310的剩余空间中。
如图3D中所示，在沟道孔310的上部中形成沟道插塞330。在一些实施例中，存储器膜324、半导体沟道326和填充层328的位于电介质叠层304的顶表面上和沟道孔310的顶部中的部分可以通过CMP、研磨、湿法蚀刻和/或干法蚀刻去除，以在沟道孔310的上部中形成凹槽。然后可以通过借助一种或多种薄膜沉积工艺(例如CVD、PVD、ALD、电镀、无电镀覆或其任何组合)将诸如金属的导电材料沉积到凹槽中来形成沟道插塞330。由此形成NAND存储器串。
尽管未示出，但应理解，在形成如图3A-3D所示的NAND存储器串之后，可以通过用导体层替换电介质叠层304中的牺牲层308来形成存储器叠层。因此，存储器叠层可以包括多个导体/电介质层对。在一些实施例中，为了形成存储器叠层，可以穿过电介质叠层304形成狭缝开口(例如，栅极线狭缝)，可以通过穿过狭缝开口施加蚀刻剂来蚀刻电介质叠层304中的牺牲层308，以形成多个横向凹槽，并且可以将导体层沉积在横向凹槽中。
根据本公开内容的一个方面，公开了一种用于形成3D存储设备的方法。在衬底上形成包括交错的第一电介质层和第二电介质层的电介质叠层。形成垂直延伸穿过电介质叠层的开口。沿着开口的侧壁形成非共形牺牲层。去除非共形牺牲层和电介质叠层邻接非共形牺牲层的部分。在去除非共形牺牲层和部分电介质叠层之后，在开口的下部中形成半导体插塞。在去除非共形牺牲层和部分电介质叠层之后，在开口中形成沟道结构。
在一些实施例中，非共形牺牲层的厚度沿着开口的侧壁从顶部到底部减小。
在一些实施例中，为了去除非共形牺牲层和部分电介质叠层，通过开口施加在第一电介质层和第二电介质层之间具有在约0.9至约1.1之间的选择性的第一蚀刻剂。第一蚀刻剂的选择性可以约为1。在一些实施例中，第一电介质层和第二电介质层分别包括氧化硅和氮化硅，第一蚀刻剂包括氢氟酸和硫酸的混合物。
在一些实施例中，非共形牺牲层包括氧化硅。
在一些实施例中，在形成非共形牺牲层之前，通过开口施加第二蚀刻剂以去除开口中的蚀刻后残留物。第二蚀刻剂可以包括硫酸和过氧化氢的混合物。
在一些实施例中，在形成非共形牺牲层之后，开口直径的变化不大于约25％。在一些实施例中，在去除非共形牺牲层和部分电介质叠层之后，开口直径的变化不大于约25％。
在一些实施例中，在去除非共形牺牲层和部分电介质叠层之后，在开口的下部中形成半导体插塞。
根据本公开内容的另一方面，公开了一种用于在3D存储设备中形成沟道孔的方法。穿过衬底上的交错氧化硅层和氮化硅层蚀刻开口。沿着开口的侧壁沉积非共形牺牲层。非共形牺牲层的厚度沿着开口的侧壁从顶部到底部减小。通过开口施加在氧化硅和氮化硅之间具有约0.9至约1.1之间的选择性的第一蚀刻剂，以形成沟道孔。
在一些实施例中，第一蚀刻剂的选择性约为1。在一些实施例中，第一蚀刻剂包括氢氟酸和硫酸的混合物。
在一些实施例中，非共形牺牲层包括氧化硅。
在一些实施例中，通过第一蚀刻剂去除非共形牺牲层以及氧化硅层和氮化硅层的邻接非共形牺牲层的部分。
在一些实施例中，在沉积非共形牺牲层之前，通过开口施加第二蚀刻剂以去除开口中的蚀刻后残留物。第二蚀刻剂可以包括硫酸和过氧化氢的混合物。
在一些实施例中，在沉积非共形牺牲层之后，开口直径的变化不大于约25％。在一些实施例中，在施加第一蚀刻剂之后，开口直径的变化不大于约25％。
根据本公开内容的又一方面，一种3D存储设备包括衬底，包括衬底上的交错导体层和电介质层的存储器叠层，以及垂直延伸穿过存储器叠层的存储器串。存储器串包括沟道结构。沟道结构直径的变化不大于约25％。
在一些实施例中，直径的变化在约5％至约25％之间。在一些实施例中，直径的变化在约15％至约25％之间。
在一些实施例中，存储器串还包括在沟道结构下方的半导体插塞。根据一些实施例，沟道结构的直径大于半导体插塞的直径。
在一些实施例中，沟道结构包括存储器膜和半导体沟道。
以上对具体实施例的描述将揭示本公开内容的一般性质，以使得其他人可以通过应用本领域技术内的知识容易地修改和/或适应这些具体实施例的各种应用，而无需过度实验，且不脱离本公开内容的一般概念。因此，基于本文给出的教导和指导，这样的适应和修改旨在处于所公开的实施例的等同变换的含义和范围内。应该理解的是，本文中的措辞或术语是出于描述的目的而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据教导和指导来解释。
上面已经借助于功能构件块描述了本公开内容的实施例，该功能构件块示出了特定功能及其关系的实施方式。为了描述的方便，本文任意定义了这些功能构件块的边界。只要适当地执行了其特定功能和关系，就可以定义可替换的边界。
发明内容和摘要部分可以阐述由发明人设想的本公开内容的一个或多个但不是全部的示例性实施例，并且因此不旨在以任何方式限制本公开内容和所附权利要求书。
本公开内容的广度和范围不应受任何上述示例性实施例的限制，而应仅根据所附权利要求及其等同变换来限定。

Claims (34)

1.一种用于形成三维(3D)存储设备的方法，包括：
在衬底上形成包括交错的第一电介质层和第二电介质层的电介质叠层；
形成垂直延伸穿过所述电介质叠层的开口；
沿着所述开口的侧壁形成非共形牺牲层，使得所述开口的直径的变化减小；
去除所述非共形牺牲层和所述电介质叠层邻接所述非共形牺牲层的部分；以及
在去除所述非共形牺牲层和部分所述电介质叠层之后，在所述开口中形成沟道结构。
2.根据权利要求1所述的方法，其中，所述非共形牺牲层的厚度沿着所述开口的侧壁从顶部到底部减小。
3.根据权利要求1或2所述的方法，其中，去除所述非共形牺牲层和部分所述电介质叠层包括通过所述开口施加第一蚀刻剂，所述第一蚀刻剂在所述第一电介质层和所述第二电介质层之间具有在约0.9至约1.1之间的选择性。
4.根据权利要求3所述的方法，其中，所述第一蚀刻剂的选择性约为1。
5.根据权利要求3所述的方法，其中：
所述第一电介质层和所述第二电介质层分别包括氧化硅和氮化硅；并且
所述第一蚀刻剂包括氢氟酸和硫酸的混合物。
6.根据权利要求1所述的方法，其中，所述非共形牺牲层包括氧化硅。
7.根据权利要求1所述的方法，还包括在形成所述非共形牺牲层之前，通过所述开口施加第二蚀刻剂以去除所述开口中的蚀刻后残留物。
8.根据权利要求7所述的方法，其中，所述第二蚀刻剂包括硫酸和过氧化氢的混合物。
9.根据权利要求1所述的方法，其中，在形成所述非共形牺牲层之后，所述开口的直径的变化等于约25％。
10.根据权利要求1所述的方法，其中，在形成所述非共形牺牲层之后，所述开口的直径的变化小于25％。
11.根据权利要求9或10所述的方法，其中，在去除所述非共形牺牲层和部分所述电介质叠层之后，所述开口的直径的变化等于约25％。
12.根据权利要求9或10所述的方法，其中，在去除所述非共形牺牲层和部分所述电介质叠层之后，所述开口的直径的变化小于25％。
13.根据权利要求1所述的方法，还包括在去除所述非共形牺牲层和部分所述电介质叠层之后，在所述开口的下部中形成半导体插塞。
14.一种用于在三维(3D)存储设备中形成沟道孔的方法，包括：
穿过衬底上的交错的氧化硅层和氮化硅层蚀刻开口；
沿着所述开口的侧壁沉积非共形牺牲层，所述非共形牺牲层的厚度沿着所述开口的侧壁从顶部到底部减小；以及
通过所述开口施加第一蚀刻剂，所述第一蚀刻剂在氧化硅和氮化硅之间具有在约0.9至约1.1之间的选择性，以形成所述沟道孔。
15.根据权利要求14所述的方法，其中，所述第一蚀刻剂的选择性约为1。
16.根据权利要求14或15所述的方法，其中，所述第一蚀刻剂包括氢氟酸和硫酸的混合物。
17.根据权利要求14所述的方法，其中，所述非共形牺牲层包括氧化硅。
18.根据权利要求14所述的方法，其中，通过所述第一蚀刻剂去除所述非共形牺牲层以及所述氧化硅层和所述氮化硅层的邻接所述非共形牺牲层的部分。
19.根据权利要求14所述的方法，还包括在沉积所述非共形牺牲层之前，通过所述开口施加第二蚀刻剂以去除所述开口中的蚀刻后残留物。
20.根据权利要求19所述的方法，其中，所述第二蚀刻剂包括硫酸和过氧化氢的混合物。
21.根据权利要求14所述的方法，其中，在沉积所述非共形牺牲层之后，所述开口的直径的变化等于约25％。
22.根据权利要求14所述的方法，其中，在沉积所述非共形牺牲层之后，所述开口的直径的变化小于25％。
23.根据权利要求21或22所述的方法，其中，在施加所述第一蚀刻剂之后，所述开口的直径的变化等于约25％。
24.根据权利要求21或22所述的方法，其中，在施加所述第一蚀刻剂之后，所述开口的直径的变化小于约25％。
25.一种三维(3D)存储设备，包括：
衬底；
存储器叠层，所述存储器叠层包括所述衬底上的交错的导体层和电介质层，以及
存储器串，所述存储器串垂直延伸穿过所述存储器叠层并且包括沟道结构，其中，所述沟道结构是至少通过对侧壁上附有非共形牺牲层的开口进行蚀刻而形成的，并且其中，所述非共形牺牲层能够使得用于所述沟道结构的开口的直径变化减小。
26.根据权利要求25所述的三维存储设备，其中，所述沟道结构的直径的变化等于约25％。
27.根据权利要求25所述的三维存储设备，其中，所述沟道结构的直径的变化小于25％。
28.根据权利要求27所述的三维存储设备，其中，所述直径的变化大于5％并小于25％。
29.根据权利要求27所述的三维存储设备，其中，所述直径的变化等于约5％。
30.根据权利要求28所述的三维存储设备，其中，所述直径的变化大于15％并小于25％。
31.根据权利要求28所述的三维存储设备，其中，所述直径的变化等于约15％。
32.根据权利要求25-31中任意一项所述的三维存储设备，其中，所述存储器串还包括在所述沟道结构下方的半导体插塞。
33.根据权利要求32所述的三维存储设备，其中，所述沟道结构的直径大于所述半导体插塞的直径。
34.根据权利要求25-31中任意一项所述的三维存储设备，其中，所述沟道结构包括存储器膜和半导体沟道。
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