CN108206188B - 三维存储器元件及其制作方法 - Google Patents

Abstract

本发明公开了一种三维存储器元件及其制作方法，该三维存储器元件包括：基材、脊状叠层、存储层、通道层以及覆盖层。脊状叠层包括多个导电条带，沿着第一方向堆栈于基材上。存储层沿着第二方向堆栈于脊状叠层的立壁上，其中第一方向与第二方向夹一个非平角。通道层沿着第二方向堆栈于存储层上，且包括一个窄侧壁，具有一个沿着第一方向延伸的长边。覆盖层沿着第三方向堆栈于侧壁上，第三方向与第二方向夹一个非平角。

Description

三维存储器元件及其制作方法

技术领域

本发明是有关于一种高密度存储器元件及其制作方法，特别是有关于一种三维(Three-Dimensional，3D)存储器元件及其制作方法。

背景技术

非易失性存储器(Non-Volatile Memory，NVM)元件，例如闪存，具有在移除电源时亦不丢失储存于存储单元中的信息的特性。已广泛运用于用于便携式音乐播放器、移动电话、数字相机等的固态大容量存储应用。三维存储器元件，例如单栅极垂直通道式(single-gate vertical-channel，SGVC)三维NAND闪存元件，具有许多层堆栈结构，可达到更高的储存容量，更具有优异的电子特性，例如具有良好的数据保存可靠性和操作速度。

典型的单栅极垂直通道式三维NAND闪存元件的制作，是先以蚀刻工艺在多层堆栈结构中形成字线沟道(word line trench)；之后再于字线沟道的底部和侧壁上依序形成包含氧化硅(silicon oxide)层、氮化硅(silicon nitride)层和氧化硅层(即，ONO复合层)的存储层和由多晶硅材质所构成的通道层，藉以在沟道的侧壁上定义出多个垂直串接的存储单元。

然而，随着存储器元件的集成密度增加，元件关键尺寸(critical size)和间隔(pitch)缩小，使位于存储层两侧角落的电场所引发的导角效应(corner effect)越来越明显，容易使被写入的存储单元在读取时提早开启，进而导致的操作错误或电子特性恶化的问题。

因此有需要提供三维存储器元件及其制作方法，以解决已知技术所面临的问题。

发明内容

本说明书的一实施例是揭露一种三维存储器元件。此三维存储器元件包括：基材、脊状叠层、存储层、通道层以及覆盖层。脊状叠层包括多个导电条带，沿着第一方向堆栈于基材上。存储层沿着第二方向堆栈于脊状叠层的立壁上，其中第一方向与第二方向夹一个非平角。通道层沿着第二方向堆栈于存储层上，且具有一个窄侧壁，此窄侧壁包括一个沿着第一方向延伸的长边。覆盖层沿着第三方向堆栈于窄侧壁之上，第三方向与第二方向夹一个非平角。

本说明书的另一实施例是揭露一种三维存储器元件的制作方法。此三维存储器元件的制作方法包括下述步骤：首先形成一个脊状叠层，其包括多个导电条带沿着第一方向堆栈于一基材上。接着，于脊状叠层的立壁上形成一个存储层，使存储层沿着第二方向堆栈于立壁上，其中第一方向与第二方向夹一个非平角。之后，于存储层上形成一个通道层，使通道层沿着第二方向堆栈于存储层上，且包括一个窄侧壁具有沿着第一方向延伸的一个长边。后续，于两窄侧壁上形成一个覆盖层，沿着第三方向堆栈于通道层上，第三方向实质与第二方向夹一个非平角。

根据上述实施例，本发明是在提供一种三维存储器元件及其制作方法。其系在具有多个导电条带的脊状叠层的立壁上依序形成存储层和通道层。之后，对通道层两侧的窄侧壁进行回蚀，并于窄侧壁之上形成一个覆盖层。通过使通道层两侧的窄侧壁远离存储层的两侧角落，以即以覆盖层来捕捉更多的电子两种方式，来降低存储层两侧导角的电场所引发的导角效应，进而解决已知技术写入/读取操作错误或电子特性恶化的问题。

附图说明

为了对本发明的上述实施例及其他目的、特征和优点能更明显易懂，特举数个较佳实施例，并配合所附图式，作详细说明如下:

图1系根据本发明的一实施例所绘示的多层堆栈结构的结构透视图；

图2系绘示对图1的多层堆栈结构进行图案化工艺之后的结构透视图；

图3系绘示在图2的结构上依序形成存储层、导电材质层和绝缘材质层之后的结构透视图；

图4A系绘示在图3的结构上进行平坦化工艺之后的结构透视图；

图4B系沿着图4A的切线S4所绘示的结构剖面示意图；

图5A系绘示在图4A的结构上进行开口蚀刻工艺之后的结构透视图；

图5B系绘示图5A的结构上视图；

图6A系绘示在图5A的结构上进行通道回蚀工艺之后的结构透视图；

图6B系绘示图6A的结上视构图；

图7A系绘示在图6B的结构上形成硅氧化物衬底层之后的结构透视图；

图7B系绘示图7A的结上视构图；

图8A系绘示在图7A的结构上形成氮化硅覆盖层之后的结构透视图；

图8B系沿着图8A的切线S8所绘示的结构剖面示意图；

图9A系绘示在图8A的结构上形成绝缘材料并进行平坦化工艺之后的结构透视图；

图9B系沿着图9A的切线S9所绘示的结构剖面示意图；

图10系根据本说明书的一实施例绘示位于三维存储器元件脊状叠层不同阶层的存储单元的写入电压/阈值电压关系分布图；以及

图11系根据本说明书的另一实施例绘示位于三维存储器元件脊状叠层不同阶层的存储单元的写入电压/阈值电压关系分布图。

【符号说明】

100：三维存储器元件 101：基材

110：多层堆栈结构 110a：沟道

110b：脊状叠层 110b1：脊状叠层的立壁

111-115：导电层 121-125：绝缘层

120：硅氧化物衬底层 126：氮化硅覆盖层

127：绝缘材料 130：图案化硬掩模层

130a：沟道开口 140：存储材料层

140a：第一硅氧化物层 140b：氮化硅层

140c：第二硅氧化物层 141：存储层

150：导电材质层 151：通道层

151a：窄侧壁 160：绝缘层

170：开口 170a：开口的侧壁

180：存储单元 190：长形凹室

190a：长形凹室的底面 190b：长形凹室的侧壁

190c：长形凹室的长轴 S4-S4：切线

G0-G15：曲线 Z：第一方向

X：第三方向 Y：第二方向

θ1、θ2、θ3：非平角

具体实施方式

本发明提供一种存储器元件及其制作方法，可解决已知三维存储器元件，因为的存储层两侧角落的导角效应，进导致写入/读取操作错误或电子特性恶化的问题。为了对本发明的实施例及其他目的、特征和优点能更明显易懂，下文特举数较佳实施例，并配合所附图式作详细说明。

但必须注意的是，这些特定的实施案例与方法，并非用以限定本发明。本发明仍可采用其他特征、元件、方法及参数来加以实施。较佳实施例的提出，仅系用以例示本发明的技术特征，并非用以限定本发明的申请专利范围。该技术领域中具有通常知识者，将可根据以下说明书的描述，在不脱离本发明的精神范围内，作均等的修饰与变化。在不同实施例与图式之中，相同的元件，将以相同的元件符号加以表示。

制作三维存储器元件100的方法，包括下述步骤：首先在基材101的表面上形成多层堆栈结构(multi-layer stack)110。请参照图1，图1系根据本发明的一实施例所绘示的多层堆栈结构110的结构透视图。在本发明的一些实施例中，多层堆栈结构110系形成于基材101上。多层堆栈结构110包括多个导电层111-115以及多个绝缘层121-125，沿着第一方向(例如Z轴方向)堆栈于基材101上。在本实施例中，绝缘层121-125与导电层111-115系沿着图1所绘示的Z轴方向，在基材101上彼此交错堆栈，使导电层111位于多层堆栈结构110的底层，而绝缘层125位于多层堆栈结构110的顶层。

导电层111-115可以由导电半导体材料，例如掺杂有磷或砷的n型多晶硅，或n型外延单晶硅所构成。此外，导电层111-115也可以由掺杂有硼的p型多晶硅，或p型外延单晶硅所构成。另一方面，导电层111-115也可以由无掺杂的半导体材料，例如无掺杂的多晶硅，所构成。在本实施例中，导电层111-115系由无掺杂多晶硅所构成。

绝缘层121-125可以由介电材料，例如硅氧化物(oxide)、硅氮化物(nitride)、硅氮氧化物(oxynitride)、硅酸盐(silicate)或其他材料，所构成。每一绝缘层121-125的厚度可以实质介于20纳米到40纳米之间。在本发明的一些实施例中，导电层111-115和绝缘层121-125可通过，例如低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)工艺，制作而成。

接着，对多层堆栈结构110进行一图案化工艺，以形成多个脊状叠层110b。请参照图2，图2系绘示对图1的多层堆栈结构110进行图案化工艺之后的结构透视图。在本发明的一些实施例中，多层堆栈结构110的图案化工艺，包括先在多层堆栈结构110顶部形成一图案化硬掩模层130。在本实施例中，图案化硬掩模层130系形成于绝缘层125的顶部表面。其中，图案化硬掩模层130包括多个沿着第一方向(实质平行Z轴方向)向下延伸的沟道开口130a。这些沟道开口130a的长轴沿着第三方向(实质平行X轴方向)延伸，并将一部份的绝缘层125的顶部表面暴露于外。其中，第一方向和第三方向夹一个非平角θ1，例如约90度。

在本发明的一些实施例中，图案化硬掩模层130可以是一种通过化学气相沉积(Chemical Vapor Deposition，CVD)工艺，在多层堆栈结构110的顶部表面所形成的先进图案化膜(Advanced Patterning Film，APF)。这些沟道开口130a，则系通过光刻(photolithography)工艺来移除一部分的先进图案化膜所形成。在本实施例中，每一沟道开口130a都以具有相同尺寸，且每一沟道开口130a皆为长方孔型式(但不以此为限)。

然后，以图案化硬掩模层130为蚀刻掩模，通过非等向蚀刻工艺(anisotropicetching process)，例如反应离子蚀刻(Reactive Ion Etching，RIE)工艺，对多层堆栈结构110进行蚀刻。藉以在多层堆栈结构之中形成多个沿着第一方向(Z轴方向)向下延伸，将基材101的部分区域经由沟道110a曝露于外的沟道110a。其中，这些沟道110a沿着第三方向(X轴方向)横向延伸，将多层堆栈结构110分割成多个脊状叠层110b。在本实施例中，每一脊状叠层110b都包含一部份条状的导电层111-115(以下称为导电条带105)，分别用来在同一脊状叠层110b的不同阶层中定义多个存储单元。

接着，在这些脊状叠层110b的表面上形成存储材料层140、导电材质层150和绝缘材质层160。请参照图3，图3系绘示在图2的结构上依序形成存储材料层140、导电材质层150和绝缘材质层160之后的结构透视图。在本发明的一些实施例中，存储材料层140、导电材质层150和绝缘材质层160可以分别通过不同的化学气相沉积工艺所制作而成，并共形地毯覆于脊状叠层110b的表面上。

其中，存储材料层140至少包括由第一硅氧化物(silicon oxide)层140a、氮化硅(silicon nitride)层140b和第二硅氧化物层140c所构成的复合层(即，ONO层)。在本实施例中，存储材料层140覆盖于脊状叠层110的顶部和立壁110b1以及沟道110a的底部(即被沟道110a暴露于外的基材101)上。但存储材料层140的结构并不以此为限。例如，在本说明书的一些实施例中，存储材料层140的复合层还可以选自于由一硅氧化物-氮化硅-硅氧化物-氮化硅-硅氧化物(oxide-nitride-oxide-nitride-oxide，ONONO)结构、一硅-硅氧化物-氮化硅-硅氧化物-硅(silicon-oxide-nitride-oxide-silicon，SONOS)结构、一能隙工程硅-硅氧化物-氮化硅-硅氧化物-硅(bandgap engineered silicon-oxide-nitride-oxide-silicon，BE-SONOS)结构、一氮化钽-氧化铝-氮化硅-硅氧化物-硅(tantalum nitride,aluminum oxide,silicon nitride,silicon oxide,silicon，TANOS)结构以及一金属高介电系数能隙工程硅-硅氧化物-氮化硅-硅氧化物-硅(metal-high-k bandgap-engineeredsilicon-oxide-nitride-oxide-silicon，MA BE-SONOS)结构所组成的一族群。

构成导电材质层150的材质，可以包括掺杂有磷或砷的n型多晶硅(或n型外延单晶硅)、掺杂有硼的p型多晶硅(或p型外延单晶硅)、无掺杂的多晶硅、金属硅化物(silicides)，例如硅化钛(TiSi)、硅化钴(CoSi)或硅锗(SiGe)、氧化物半导体(oxidesemiconductors)，例如氧化铟锌(InZnO)或氧化铟镓锌(InGaZnO)或两种或多种上述材质的组合物。构成绝缘材质层160的材料可以包括二氧化硅。

接着，进行平坦化工艺，请参照图4A和图4B，图4A系绘示在图3的结构上进行平坦化工艺之后的结构透视图；图4B系沿着图4A的切线S4所绘示的结构剖面示意图。在本实施例中，平坦化工艺是以脊状叠层110b顶部的绝缘层125为停止层，采用化学机械研磨(Chemical-Mechanical Polishing，CMP)工艺，来移除位于脊状叠层110b顶部绝缘层125上方的一部分绝缘层160、导电材质层150和存储材料层140，仅余留下位于沟道110a中的一部分绝缘层160、导电材质层150和存储材料层140。余留下来的一部分绝缘层160、导电材质层150和存储材料层140可以视为是沿着第二方向(Y方向)依续堆栈于脊状叠层110b的立壁110b1上。

然后，再进行一开口蚀刻工艺移除这些沟道110a之中一部分的剩余存储材料层140、导电材质层150和绝缘层160，藉以定义出至少一开口170。请参照图5A和图5B，图5A系绘示在图4A的结构上进行开口蚀刻工艺之后的结构透视图；图5B系绘示图5A的结构上视图。

在本实施例中，开口170一方面沿着第一方向(Z轴方向)向下延伸，另一方面沿着第三方向(例如实质平行X轴的方向)延伸，以移除位于沟道110a之中的一部分剩余存储材料层140、导电材质层150和绝缘层160，将基材101的部分区域经由沟道110a曝露于外的沟道110a。余留下来的存储材料层140、导电材质层150和绝缘层160则被开口170，沿着第三方向(X轴方向)，区隔成多个排列成行的区域。其中，第二方向(Y轴方向)分别与第一方向(Z轴方向)以及第三方向(X轴方向)夹一个非平角θ2和θ3，例如皆为约90度。

每一个区域中余留下来的一部分存储材料层140(以下称做存储层141)和导电材质层150(以下称做通道层151)，分别与脊状叠层110b每一阶层的导电条带105交叉，并分别在这些交叉位置上(intersection point)形成一个存储单元180，且通过余留下来的导电材质层150沿着第一方向(Z轴方向)方向彼此串接，而在相邻的两个脊状叠层110b之间构成一个U形存储单元串行。

后续，对通道层151进行一个通道回蚀工艺。请参照图6A和图6B，图6A系绘示在图5A的结构上进行通道回蚀工艺之后的结构透视图；图6B系绘示图6A的结构上视图。其中，通道蚀刻工艺由开口170沿着第三方向(X轴方向)移除被暴露于外的一部分通道层151，并将的窄侧壁151a暴露于外。在余留下来的绝缘层160、通道层151的窄侧壁151a以及存储层141三者之间定义出一个长形凹室190。其中，长形凹室190具有平行第一方向(Z轴方向)延伸的长轴190c，且通道层151的窄侧壁151a系做为长形凹室190的底面190a。换言之，通道层151的窄侧壁151a具有一个沿着第一方向(Z轴方向)延伸的长边。在本实施例中，每一个存储单元180的通道层151沿着第三方向(X轴方向)的宽度H1，小于存储层141沿着第三方向(X轴方向)的宽度H2。

之后，可选择性地(optionally)于开口170的侧壁170a上形成一个硅氧化物衬底层120。请参照图7A和图7B，图7A系绘示在图6A的结构上形成硅氧化物衬底层120之后的结构透视图；图7B系绘示图7A的结构上视图。为了方便描述起见，图7A和图7B省略了位于脊状叠层110b顶部绝缘层125上方的一部分硅氧化物衬底层120。在本说明书的一些实施例中，形成硅氧化物衬底层120的方式，可以是通过热氧化工艺或沉积工艺所制作而成的二氧化硅层。其中，硅氧化物衬底层120覆盖一部分的存储层141、通道层151和绝缘层160的侧壁，并延伸进入长形凹室190的侧壁190b和底面190a。

再于硅氧化物衬底层120上形成氮化硅覆盖层126。请参照图8A和图8B，图8A系绘示在图7A的结构上形成氮化硅覆盖层126之后的结构透视图；图8B系绘示图8A的结构上视图。为了方便描述起见，图8A和图8B省略了位于脊状叠层110b顶部绝缘层125上方的一部分硅氧化物衬底层120和氮化硅覆盖层126。在本说明书的一些实施例中，氮化硅覆盖层126的形成方式，包括采用另一沉积工艺，例如化学气相沉积，形成一个氮化硅层，至少覆盖位于开口170之侧壁上的硅氧化物衬底层120，并延伸进入长形凹室190之中。其中，位于凹室190之中的一部分硅氧化物衬底层120和氮化硅覆盖层126沿着第三方向(实质平行)依序堆栈于长形凹室190的底面190a上。

后续，形成绝缘材料127并进行平坦化工艺。请参照图9A和图9B，图9A系绘示在图8A的结构上形成绝缘材料127并进行平坦化工艺之后的结构透视图；图9B系绘示图9A的结构上视图。在本实施例中，绝缘材料127可以包括硅氧化物，且填满开口170。平坦化工艺系移除位于脊状叠层110b顶部绝缘层125上方的一部分绝缘材料127，将脊状叠层110b以及一部分的存储层141和通道层151暴露于外。

再进行一连串后段工艺(未绘示)，于脊状叠层110b和暴露于外的一部分存储层141和通道层151上形成金属接触结构和其他布线，例如位线、共同源极线和字线(未绘示)，完成三维存储器元件100的制备。

在本实施例之中，由于每一个存储单元180通道层151的两侧窄侧壁150b都沿着第三方向(X轴方向)内缩，进而形成两个长形凹室190具有与第一方向(Z轴方向)平行的长轴190c，可使通道层151的两侧窄侧壁151a远离存储层141的两侧导角，降低存储单元180在写入/读取操作时，受到存储层141两侧转之角导角效应的影响，改善决已知技术写入/读取操作错误或电子特性恶化的问题。

在本说明书的一些实施例中，由于长形凹室190是通过通道回蚀工艺以内缩通道层151的方式所形成，其深度由底面190a开始沿着第三方向(X轴方向)计算的深度，会沿着第一方向(Y轴方向)往基材101递减。因此，通过形成凹室190来降低存储单元180之导角效应的效果，会随着不同存储单元180之导电条带所在的阶层位置不同而有所差异。

例如，请参照图10，图10系根据本说明书的一实施例绘示位于三维存储器元件100脊状叠层110b不同阶层的存储单元180的写入电压/阈值电压关系分布图。曲线G0至G7分别代表由基材101沿着Z轴方向往上计数的不同导电条带阶层的存储单元电压/阈值电压关系分布状态。其中，曲线G0和G1所绘示的存储单元电压/阈值电压关系分布状态偏离曲线G2至G7所绘示的存储单元电压/阈值电压关系分布状态。显示，越靠近基材101的存储单元180因为凹室190的蚀刻深度较浅，较不易改善导角效应的负面影响。在本说明书的一些实施例中，凹室190从底面190a开始沿着第三方向(实质平行X轴方向)计算的蚀刻深度，实质介于5纳米(nm)至10纳米之间；较佳的蚀刻深度实质为6纳米。

另外，由于每一个存储单元180之通道层151两侧凹室190的侧壁190b被一部份的硅氧化物衬底层120和氮化硅覆盖层126所覆盖，会和存储层141的第一硅氧化物层140a形成一个ONO复合层结构，可以捕捉更多电子以抑制栅极注入效应，提高存储单元180的阈值电压，防止存储单元180被提前开启所导致的写入/读取操作错误问题的发生。

例如，请参照图11，图11系根据本说明书的另一实施例绘示位于三维存储器元件100脊状叠层110b不同阶层的存储单元180的写入电压/阈值电压关系分布图。曲线G0至G15分别代表由基材101沿着Z轴方向往上计数的不同导电条带阶层的存储单元电压/阈值电压关系分布状态。其中，位于每一阶层的存储单元180，因为覆盖有硅氧化物衬底层120和氮化硅覆盖层126，写入电压/阈值电压关系几乎相同。显示，通过覆盖具有较平均厚度的硅氧化物衬底层120和氮化硅覆盖层126来降低存储单元180的导角效应，其效果并不会随着不同存储单元180的导电条带所在阶层的不同而有所差异。

根据上述实施例，本发明是在提供一种三维存储器元件及其制作方法。其系在具有多个导电条带的脊状叠层的立壁上依序形成存储层和通道层。之后，对通道层两侧的窄侧壁进行回蚀，并于窄侧壁之上形成一个氮化硅覆盖层。通过使通道层两侧的窄侧壁远离存储层的两侧角落，以即以氮化硅覆盖层来捕捉更多的电子两种方式，来降低存储层两侧导角的电场所引发的导角效应，进而解决已知技术写入/读取操作错误或电子特性恶化的问题。

Claims (8)

1.一种三维存储器元件，包括：

一基材；

一脊状叠层，包括多个导电条带，沿着一第一方向(Z)堆栈于该基材上；

一存储层，沿着一第二方向(Y)堆栈于该脊状叠层的一立壁上，其中该第一方向与该第二方向夹一非平角；该存储层包括一第一硅氧化物层、一氮化硅层和一第二硅氧化物层沿着一第二方向(Y)堆栈于该立壁上；

一通道层，沿着该第二方向堆栈于该存储层上，且包括一窄侧壁具有沿着该第一方向延伸的一长边；

一绝缘材质层，沿着该第二方向堆栈于该通道层上，并与该通道层以及该第二硅氧化物层定义出一凹室沿着该第一方向延伸，且该窄侧壁系做为该凹室的一底面；以及

一覆盖层，沿着一第三方向(X)堆栈于该窄侧壁上，该第三方向与该第二方向夹一非平角。

2.根据权利要求1所述的三维存储器元件，其中该通道层具有沿着该第三方向的一第一宽度；该存储层具有沿着该第三方向的一第二宽度；且该第一宽度小于该第二宽度。

3.根据权利要求2所述的三维存储器元件，更包括：

一硅氧化物衬底层，位于该覆盖层与该通道层之间。

4.根据权利要求3所述的三维存储器元件，其中该覆盖层沿着该第一方向和该第二方向延伸以覆盖该通道层和该存储层，并延伸进入该凹室之中；该凹室具有由该底面开始沿着该第三方向计算的一深度，该深度实质介于5纳米(nm)至10纳米之间。

5.一种三维存储器元件的制作方法，包括：

于一基材上形成一脊状叠层，包括多个导电条带，沿着一第一方向(Z)堆栈于该基材上；

于该脊状叠层的一立壁上形成一存储层，使该存储层沿着一第二方向(Y)堆栈于该立壁上，其中该第一方向与该第二方向夹一非平角；

于该存储层上形成一通道层，使该通道层沿着该第二方向堆栈于该存储层上，且包括一窄侧壁具有沿着该第一方向延伸的一长边；以及

于该窄侧壁之上形成一覆盖层，沿着一第三方向(X)堆栈于该通道层上，该第三方向实质与该第二方向夹一非平角；

其中形成该存储层的步骤包括：于这些沟道之中进行多个沉积工艺，以至少形成一第一硅氧化物层、一氮化硅层和一第二硅氧化物层沿着该第二方向堆栈于该立壁上形成该脊状叠层的步骤包括：

于一基材上形成一多层堆栈结构；以及

图案化该多层堆栈结构，以形成多条沟道沿着该第一方向和第三方向延伸形成该通道层的步骤包括：

于这些沟道之中进行一沉积工艺，形成一导电材质层沿着该第二方向(Y)堆栈于该存储层上；

形成一绝缘材质层，沿着该第二方向堆栈于该通道层上；其中该通道蚀刻工艺于该绝缘材质层、该通道层以及该存储层三者之间定义出一凹室沿着该第一方向延伸，且该窄侧壁系做为该凹室的一底面；以及

进行一通道蚀刻工艺，沿着该第三方向移除一部分该导电材质层。

6.根据权利要求5所述的三维存储器元件的制作方法，在该通道蚀刻工艺之前，更包括进行一开口蚀刻工艺，沿着该第三方向移除一部分该存储层、该通道层和该绝缘材质层，藉以在这些沟道之中定义出至少一开口；其中形成该覆盖层的步骤包括：进行一沉积工艺，于该开口的一侧壁上形成一氮化硅层，覆盖该通道层、该存储层和该绝缘材质层，并延伸进入该凹室。

7.根据权利要求6所述的三维存储器元件的制作方法，形成该覆盖层之前，更包括于该开口的一侧壁上形成一硅氧化物衬底层，覆盖一部分该通道层、该存储层和该绝缘材质层，并延伸进入该凹室；其中该硅氧化物衬底层系由一二氧化硅沉积工艺或一热氧化工艺所形成。

8.根据权利要求6所述的三维存储器元件的制作方法，形成该覆盖层之后，更包括以一绝缘材料填充该开口。

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