TW201628165A

TW201628165A - 記憶體元件的製作方法

Info

Publication number: TW201628165A
Application number: TW104102628A
Authority: TW
Inventors: 賴二琨
Original assignee: 旺宏電子股份有限公司
Priority date: 2015-01-27
Filing date: 2015-01-27
Publication date: 2016-08-01
Also published as: TWI544609B

Abstract

一種記憶體元件的製作方法包括下述步驟：首先於基材上形成多層堆疊結構(multi-layer stack)。然後，圖案化多層堆疊結構，以形成沿著第一方向延伸的複數條溝槽，藉以定義出複數個脊狀多層疊層。其中，每一個脊狀多層疊層至少包括一條導電條帶。之後，於溝槽的底部和側壁上依序形成記憶層和通道層。再形成犧牲層，以填滿溝槽。後續，移除位於溝槽中的一部分通道層、記憶層和犧牲層，而形成複數個開口，將一部分基材暴露於外。移除剩餘的犧牲層之後，圖案化位於脊狀多層疊層上的通道層和記憶層，藉以連通位於相鄰溝槽中的開口。

Description

記憶體元件的製作方法

【0001】

本揭露書是有關於一種半導體元件的製作方法，且特別是有關於一種記憶體元件的製作方法。

【0002】

非揮發性記憶體(Non-Volatile Memory，NVM)元件，例如快閃記憶體，具有在移除電源時亦不丟失儲存於記憶單元中之資訊的特性。已廣泛運用於用於可擕式音樂播放器、移動電話、數位相機等的固態大容量存儲應用。三維記憶體元件，例如單閘極垂直通道式(single-gate vertical-channel，SGVC)三維NAND快閃記憶體元件，具有多層堆疊結構，可達到更高的儲存容量，更具有優異的電子特性，例如具有良好的資料保存可靠性和操作速度。

【0003】

然而，隨著記憶體元件的積集密度增加，元件關鍵尺寸(critical size)和間隔(pitch)縮小，由記憶胞之間的干擾(inter-cell interference)所導致的操作錯誤或電子特性惡化的問題越來越嚴重。為了解決此一方法，目前已有採用在相鄰記憶體元件的閘極之間形成空氣間隙(air gap)的方式被提出，用來降低記憶胞之間的相互干擾。

【0004】

習知技術製作具有閘極空氣間隙之單閘極垂直通道式三維NAND快閃記憶體元件的方法，包括下述步驟：首先以蝕刻製程在多層堆疊結構中形成字元線溝槽(word line trench)，再於字元線溝槽的底部和側壁上依序形成記憶層和通道層，使通道層之間形成空氣間隙。之後，形成位元線開口(bit line cutting)，藉以移除一部分位於字元線溝槽之中的通道層和記憶層，在溝槽的側壁上定義出複數個垂直串接的記憶胞。由於，形成位元線開口的蝕刻氣體會受到空氣間隙的導引而溢散，進而損傷位於字元線溝槽側壁上，用來定義記憶胞的一部分通道層和記憶層，造成位元線圖案失準，最後更可能導致元件失效。

【0005】

因此，有需要提供一種更先進的記憶體元件的製作方法，以改善習知技術所面臨的問題。

【0006】

本說明書的一實施例是在提供一種記憶體元件的製作方法，此方法包括下述步驟：首先於基材上形成多層堆疊結構(multi-layer stack)。然後，圖案化多層堆疊結構，以形成沿著第一方向延伸的複數條溝槽，藉以定義出複數個脊狀多層疊層。其中，每一個脊狀多層疊層至少包括一條導電條帶。之後，於溝槽的底部和側壁上依序形成記憶層和通道層。再形成犧牲層，以填滿溝槽。後續，移除位於溝槽中的一部分通道層、記憶層和犧牲層，而形成複數個開口，以將一部分基材暴露於外。之後，移除剩餘的犧牲層，以在溝槽中定義出複數個空氣間隙。再圖案化位於脊狀多層疊層上的通道層和記憶層，藉以連通位於相鄰溝槽中的開口。

【0007】

根據上述實施例，本發明是在提供一種記憶體元件的製作方法，其係在多層堆疊結構中形成複數條溝槽，藉以定義出包括至少一條導電條帶的脊狀多層疊層。之後，在溝槽的底部和側壁上形成記憶層和通道層，並以犧牲層填充溝槽中的空氣間隙。再形成複數個位元線開口，以移除一部分位於溝槽之中的記憶層和通道層，藉以在溝槽的側壁上定義出複數個垂直串接的記憶胞。後續，再移除犧牲層以在溝槽中定義出複數個空氣間隙。

【0008】

藉由先在溝槽之中的空氣間隙填充後續可移除的犧牲層，可防止用來形成位元線開口的蝕刻劑(氣體)，受到溝槽中的空氣間隙導引而溢散，損傷位於溝槽側壁上用來定義記憶胞的一部分記憶層和和通道層。可解決習知單閘極垂直通道式三維NAND快閃記憶體元件，在形成位元線開口的蝕刻製程中，因為蝕刻劑溢散所導致的位元線圖案失準與元件失效的問題。

【0037】

100‧‧‧立體記憶體元件
101‧‧‧基材
105‧‧‧導電條帶
106‧‧‧記憶胞
110‧‧‧多層堆疊結構
110a‧‧‧溝槽
110b‧‧‧脊狀多層疊層
110c‧‧‧溝槽的側壁
110d‧‧‧間隙
111-115‧‧‧導電層
121-125‧‧‧絕緣層
120‧‧‧氧化矽薄層
130‧‧‧圖案化硬罩幕層
130a‧‧‧溝槽開口
140‧‧‧記憶層
150‧‧‧通道層
160‧‧‧犧牲層
161‧‧‧空氣間隙
162‧‧‧連通開口
170‧‧‧介電隔離層
180‧‧‧開口
190‧‧‧圖案化硬罩幕層
190a‧‧‧開口圖案
190b‧‧‧延伸部
S4‧‧‧切線
6B-6B’‧‧‧切線
6C-6C’‧‧‧切線
7B-7B’‧‧‧切線
7C-7C’‧‧‧切線
8B-8B’‧‧‧切線
8C-8C’‧‧‧切線
9B-9B’‧‧‧切線
9C-9C’‧‧‧切線
10B-10B’‧‧‧切線
10C-10C’‧‧‧切線
11B-11B’‧‧‧切線
D‧‧‧距離

【0009】

為了對本發明之上述實施例及其他目的、特徵和優點能更明顯易懂，特舉數個較佳實施例，並配合所附圖式，作詳細說明如下:
第1圖係根據本發明的一實施例所繪示之多層堆疊結構的結構透視圖；
第2圖係繪示對第1A圖的多層堆疊結構進行圖案化製程之後的結構透視圖；
第3圖係繪示在第2圖的結構上依序形成記憶層和通道層之後的結構透視圖
第4A圖係繪示在第3圖的結構上形成犧牲層之後的結構透視圖；
第4B圖係沿著第4A圖的切線S4所繪示的結構剖面示意圖；
第5圖係繪示在第4B圖的結構上進行平坦化及回蝕製程之後的結構剖面示意圖；
第6A圖係繪示在第5圖的結構上形成圖案化硬罩幕層之後的結構上視圖；
第6B圖係沿著第6A圖的切線6B-6B’所繪示的結構剖面示意圖；
第6C圖係沿著第6A圖的切線6C-6C’所繪示的結構剖面示意圖；
第7A圖係繪示在第6A圖的結構上進行蝕刻製程之後的結構上視圖；
第7B圖係沿著第7A圖的切線7B-7B’所繪示的結構剖面示意圖；
第7C圖係沿著第7A圖的切線7C-7C’所繪示的結構剖面示意圖
第8A圖係繪示在第7A圖的結構上移除剩餘的犧牲層之後的結構上視圖；
第8B圖係沿著第8A圖的切線8B-8B’所繪示的結構剖面示意圖；
第8C圖係沿著第8A圖的切線8C-8C’所繪示的結構剖面示意圖；
第9A圖係繪示在第8A圖的結構上形成非共形的氧化矽薄層之後的結構上視圖；
第9B圖係沿著第9A圖的切線9B-9B’所繪示的結構剖面示意圖；
第9C圖係沿著第9A圖的切線9C-9C’所繪示的結構剖面示意圖；
第10A圖係繪示在第9A圖的結構上進行圖案化之後的結構上視圖；
第10B圖係沿著第10A圖的切線10B-10B’所繪示的結構剖面示意圖；
第10C圖係沿著第10A圖的切線10C-10C’所繪示的結構剖面示意圖；
第11A圖係繪示在第10A圖的結構上進行另一次平坦化製程之後的結構上視圖；
第11B圖係沿著第11A圖的切線11B-11B’所繪示的結構剖面示意圖；以及
第11C圖係沿著第11A圖的切線11C-11C’所繪示的結構剖面示意圖。

【0010】

本發明提供一種記憶體元件的製作方法，可解決習知記憶體元件，因為蝕刻劑溢散所導致的位元線圖案失準與元件失效的問題。為了對本發明之上述實施例及其他目的、特徵和優點能更明顯易懂，下文特舉數較佳實施例，並配合所附圖式作詳細說明。

【0011】

但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。

【0012】

製作立體記憶體元件100的方法，包括下述步驟：首先在基材101的表面上形成多層堆疊結構(multi-layer stack)110。請參照第1圖，第1圖係根據本發明的一實施例所繪示之多層堆疊結構110的結構透視圖。在本發明的一些實施例中，多層堆疊結構110係形成於基材101上。多層堆疊結構110包括複數個導電層111-115以及複數個絕緣層121-125。在本實施例中，絕緣層121-125與導電層111-115係沿著第1A圖所繪示的Z軸方向，在基材101上彼此交錯堆疊，使通道層111位於多層堆疊結構110的底層，而絕緣層125位於多層堆疊結構110的頂層。

【0013】

導電層111-115可以由導電半導體材料，例如摻雜有磷或砷的n型多晶矽，或n型磊晶單晶矽所構成。此外，導電層111-115也可以由摻雜有硼的p型多晶矽，或p型磊晶單晶矽所構成。另一方面，導電層111-115也可以由無摻雜的半導體材料，例如無摻雜的多晶矽，所構成。在本實施例中，導電層111-115較佳係由p+型濃摻雜的多晶矽所構成。原因是，使用p+型濃摻雜多晶矽的導電層111-115，可以因為較少的電子注入(elelfron injection)而獲得較低的抹除電壓。

【0014】

絕緣層121-125可以由介電材料，例如矽氧化物(oxide)、矽氮化物(nitride)、矽氮氧化物(oxynitride)、矽酸鹽(silicate)或其他材料，所構成。每一絕緣層121-125的厚度可以實質介於20奈米到40奈米之間。在本發明的一些實施例中，導電層111-115和絕緣層121-125可藉由，例如低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition，LPCVD)製程，製作而成。

【0015】

接著，對多層堆疊結構110進行一圖案化製程，以形成複數個脊狀多層疊層110b。請參照第2圖，第2圖係繪示對第1A圖的多層堆疊結構110進行圖案化製程之後的結構透視圖。在本發明的一些實施例中，多層堆疊結構110的圖案化製程，包括先在多層堆疊結構110頂部形成一圖案化硬罩幕層130。在本實施例中，圖案化硬罩幕層130係形成於絕緣層125的頂部表面。其中，圖案化硬罩幕層130包括複數個沿著Z軸方向向下延伸的溝槽開口130a。這些溝槽開口130a的長軸沿著X軸方向延伸，並將一部份的絕緣層125的頂部表面暴露於外。

【0016】

在本發明的一些實施例中，圖案化硬罩幕層130可以是一種藉由化學氣相沉積(Chemical Vapor Deposition，CVD)製程，在多層堆疊結構110的頂部表面所形成的先進圖案化膜(Advanced Patterning Film，APF)。這些溝槽開口130a，則係藉由光微影(photolithography)製程來移除一部分的先進圖案化膜所形成。在本實施例中，每一溝槽開口130a都以具有相同尺寸，且每一溝槽開口130a皆為長方孔型式(但不以此為限)。

【0017】

然後，以圖案化硬罩幕層130為蝕刻罩幕，藉由非等向蝕刻製程(anisotropic etching process)，例如反應離子蝕刻(Reactive Ion Etching，RIE)製程，對多層堆疊結構110進行蝕刻。藉以在多層堆疊結構之中形成沿著Z軸方向延伸的溝槽110a，將多層堆疊結構110分割成複數個脊狀多層疊層110b，並將基材101的部分區域經由溝槽110a曝露於外。在本實施例中，每一脊狀多層疊層110b都包含一部份條狀的導電層111-115，可作為串連立體記憶體元件100中位於同一脊狀多層疊層110b之同一階層的複數個記憶胞的導電條帶105。

【0018】

接著，請參照第3圖，第3圖係繪示在第2圖的結構上依序形成記憶層140和通道層150之後的結構透視圖。在本發明的一些實施例中，記憶層140可以藉由低壓化學氣相沉積製程所製作而成。記憶層140可以由包含氧化矽(silicon oxide)層、氮化矽(silicon nitride)層和氧化矽層的複合層(即，ONO層)所構成。在本實施例中，記憶層140覆蓋位於脊狀疊層110之頂部以及溝槽110a的底部(即被暴露於外的基材101)和側壁110c上。

【0019】

在形成記憶層140之後，再於這些脊狀多層疊層110b上形成通道層150，覆蓋記憶層140。其中，記憶層140和通道層150並未填滿溝槽110a。而是在每一條溝槽110a之中形成一個間隙110d。在本發明的一些實施例中，可以藉由低壓化學氣相沉積製程來製作通道層150。構成通道層150的材質，可以包含金摻雜有磷或砷的n型多晶矽(或n型磊晶單晶矽)、摻雜有硼的p型多晶矽(或p型磊晶單晶矽)、無摻雜的多晶矽或本質多晶矽(intrinsic polysilicon)。較佳為無摻雜的多晶矽或本質多晶矽。另外，通道層150也可以是由氧化物半導體(oxide semiconductors)，例如氧化銦鋅(InZnO)、氧化銦鎵鋅(InGaZnO)或上述材質之組合物所構成。構成通道層150的材質還可以包括其他半導體材料，例如砷化鎵(GaAs)、氮化鎵(GaN)、鍺(Ge)、矽鍺(SiGex)或上述材質之任意組合。

【0020】

接著，在通道層150上形成犧牲層160，並填滿溝槽110a。請參照第4A圖和第4B圖，第4A圖係繪示在第3圖的結構上形成犧牲層160之後的結構透視圖。第4B圖係沿著第4A圖的切線S4所繪示的結構剖面示意圖。在本發明的一些實施例中，構成犧牲層160的材料可以是一種半導體材料，例如鍺(Ge)、矽鍺(SiGe)或其他合適的半導體材料。犧牲層160可以藉由低壓化學氣相沉積製程來製作。在本發明的另一些實施例中，構成犧牲層160的材料也可以是一種熱可降解聚合物(Thermal Degradable Polymer，TDP)材料，例如二丙烯酸(diacrylate)、二甲基丙烯酸(dimethacrylate)或二者的組合。在本發明的又一些實施例之中，犧牲層160可以是一種光阻層。另外，犧牲層160可以是一種類鑽石(Diamond-Like Carbon，DLC)鍍層、有機介電層(Organic Dielectric Layer，ODL)，或是由應用材料公司(Applied Materials, Inc.，AMAT)所提供的先進圖膜(Advanced Patterning Film，APF)、Kodiak或Topaz材料層。

【0021】

另外，在形成犧牲層160之前，可以選擇性地於通道層150上形成介電隔離層170(如第4A圖和第4B圖所繪示)。例如在本發明的一實施例中，可採用熱氧化製程，直接在材質為多晶矽的通道層150表面形成氧化矽材質的介電隔離層170。而在本發明的另一些實施例之中，亦可低壓化學氣相沉積製程來製作各種不同材質的介電隔離層170。

【0022】

在形成犧牲層160之後，以介電隔離層170為停止層，進行平坦化製程，例如化學機械研磨(Chemical-Mechanical Polishing，CMP)製程，藉以移除位於溝槽110a以外的一部分犧牲層160。並對位於溝槽110a中的一部分犧牲層160進行回蝕，使犧牲層160的頂部與溝槽110a的開口之間具有一段距離D。請參照第5圖，第5圖係繪示在第4B圖的結構上進行平坦化及回蝕製程之後的結構剖面示意圖。

【0023】

後續，移除位於溝槽110中的一部分通道層150、記憶層140和犧牲層160，而形成複數個開口180，將位於溝槽110a中的一部分基材101暴露於外。藉以在溝槽110a的側壁110c上定義出複數個記憶胞106。在本實施例中，每一個記憶106胞係由脊狀多層疊層110b的導電條帶105以及與導電條帶105重疊的一部分通道層150和記憶層140所組成。

【0024】

在本發明的一些實施例中，形成開口180的方式包含下述步驟：首先形成圖案化硬罩幕層190，覆蓋脊狀多層疊層和犧牲層160。請參照第6A圖和第6B圖。第6A圖係繪示在第5圖的結構上形成圖案化硬罩幕層190之後的結構上視圖。第6B圖係沿著第6A圖的切線6A-6A’所繪示的結構剖面示意圖。第6C圖係沿著第6A圖的切線6B-6B’所繪示的結構剖面示意圖。其中，圖案化硬罩幕層190具有複數個開口圖案190a，可將一部分犧牲層160和介電隔離層170 (若無介電隔離層170，則將通道層150)暴露於外。另外，圖案化硬罩幕層190具有複數個延伸部 190b，延伸進入溝槽110a之中，並與犧牲層160的頂部以及鄰近溝槽110a開口的一部分介電隔離層170接觸。

【0025】

之後，以圖案化硬罩幕層190為蝕刻罩幕進行蝕刻製程，移除未被圖案化硬罩幕層190所覆蓋的一部分犧牲層160、通道層150和記憶層140，進而形成複數個開口180，將位於溝槽110a中的一部分基材101暴露於外。在本發明的一些實施例之中，係採用乾式蝕刻製程來形成開口180。請參照第7A圖、第7B圖和第7C圖，第7A圖係繪示在第6A圖的結構上進行蝕刻製程之後的結構上視圖。第7B圖係沿著第7A圖的切線7A-7A’所繪示的結構剖面示意圖。第7C圖係沿著第7A圖的切線7B-7B’所繪示的結構剖面示意圖。由於，位於溝槽110a之中的間隙110d已被犧牲層160所填滿。因此，形成開口180的乾式蝕刻氣體不會受到間隙110d的導引，而使開口180以外的通道層150和記憶層140受到損傷。

【0026】

接著，移除剩餘的犧牲層160，藉以在溝槽110a中定義出複數個空氣間隙161。請參照第8A圖、第8B圖和第8C圖，第8A圖係繪示在第7A圖的結構上移除剩餘的犧牲層160之後的結構上視圖。第8B圖係沿著第8A圖的切線8A-8A’所繪示的結構剖面示意圖。第8C圖係沿著第8A圖的切線8B-8B’所繪示的結構剖面示意圖。

【0027】

在本發明的一些實施例之中，移除剩餘犧牲層160的方式，隨著犧牲層160的材質不同，而可以採用不同的方法。例如，當犧牲層160是由半導體材料，例如鍺或矽鍺，所構成時，可以採用等向蝕刻(isotropic etch)製程，以含氟蝕刻劑，例如氫氟酸(HF)，經由開口180來移除位於溝槽110a之中的剩餘犧牲層160。而當犧牲層160是由熱可降解聚合物材料，例如二丙烯酸、二甲基丙烯酸或二者的組合，所構成時，可以採用加熱移除製程，來移除位於溝槽110a之中的剩餘犧牲層160。又例如，當犧牲層160是由光阻、類鑽石鍍層、有機藉電層、先進圖膜、Kodiak或Topaz材料，所構成時，可以採用光阻剝除製程，或以包括含有氧原子的反應氣體亦或使用雷射光照等方式，來移除位於溝槽110a之中的剩餘犧牲層160。

【0028】

之後，以沉積製程，例如低壓化學氣相沉積製程，形成一個非共形(un-conformal)的氧化矽薄層120，覆蓋於圖案化硬罩幕層190以及開口180上，藉以封閉開口180，並且部分地覆蓋於開口180的側壁和底部。請參照第9A圖、第9B圖和第9C圖，第9A圖係繪示在第8A圖的結構上形成非共形的氧化矽薄層120之後的結構上視圖。第9B圖係沿著第9A圖的切線9B-9B’所繪示的結構剖面示意圖。第9C圖係沿著第9A圖的切線9C-9C’所繪示的結構剖面示意圖。

【0029】

值得注意的是，形成非共形的氧化矽薄層120的步驟係可選擇的(optional)。且在本發明的一些實施例之中，非共形的氧化矽薄層120可以使用非共形的低介電系數(low-k)材質層來加以取代。

【0030】

後續，對位於脊狀多層疊層110b上的通道層150和記憶層140進行圖案化，以使位於相鄰溝槽110a中的開口180相互連通。請參照第10A 圖、第10B 圖和第10C 圖，第10A 圖係繪示在第9A 圖的結構上進行圖案化之後的結構上視圖。第10B 圖係沿著第10A 圖的切線10B-10B’所繪示的結構剖面示意圖。第10C 圖係沿著第10A 圖的切線10C-10C ’所繪示的結構剖面示意圖。

【0031】

在本實施例中，通道層150和記憶層140的圖案化包括，以微影蝕刻的方式，移除位於相鄰兩開口180之間之脊狀多層疊層110b上的一部分的介電隔離層170、氧化矽薄層120、圖案化硬罩幕層190、通道層150和記憶層140，形成複數個連通開口162，以藉由連通開口162和相鄰兩開口180來連通相鄰兩條溝槽110a。

【0032】

後續，再於氧化矽薄層120上形成內層介電層(Inter Layer Dielectric，ILD)163，並填滿連通開口162和開口180，再進行另一次平坦化製程。請參照第11A 圖、第11B 圖和第11C 圖，第11A 圖係繪示在第10A 圖的結構上進行另一次平坦化製程之後的結構上視圖。第11B 圖係沿著第11A 圖的切線11A-11A’所繪示的結構剖面示意圖。第11C 圖係沿著第11A 圖的切線11B-11B’所繪示的結構剖面示意圖。

【0033】

在本實施例之中，平坦化製程移除了位於脊狀多層疊層110b上的一部介電隔離層170、氧化矽薄層120、圖案化硬罩幕層190、通道層150和記憶層140，僅於留下圖案化硬罩幕層190的一部分延伸部 190b。但本發明並不以此為限。平坦化製程，例如化學機械研磨製程，可以根據製程需要而停止於絕緣層125上；或停止於圖案化硬罩幕層190上；或停止於氧化矽薄層120上；亦或餘留一部分位於圖案化硬罩幕層190上的內層介電層163。後續，再進行一連串後段製程，例如佈線(未繪示)，完成立體記憶體元件100的製備。

【0034】

根據上述實施例，本發明是在提供一種記憶體元件的製作方法，其係在多層堆疊結構中形成複數條溝槽，藉以定義出包括至少一條導電條帶的脊狀多層疊層；之後，在溝槽的底部和側壁上形成記憶層和通道層，並以犧牲層填充溝槽中的空氣間隙。再形成複數個位元線開口，以移除一部分位於溝槽之中的記憶層和通道層，藉以在溝槽的側壁上定義出複數個垂直串接的記憶胞。後續，再移除犧牲層以在溝槽中定義出複數個空氣間隙。

【0035】

【0036】

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

101‧‧‧基材

105‧‧‧導電條帶

106‧‧‧記憶胞

110‧‧‧多層堆疊結構

110a‧‧‧溝槽

111-115‧‧‧導電層

120‧‧‧氧化矽薄層

121-125‧‧‧絕緣層

140‧‧‧記憶層

150‧‧‧通道層

161‧‧‧空氣間隙

170‧‧‧介電隔離層

190‧‧‧圖案化硬罩幕層

190b‧‧‧延伸部

Claims

【第1項】

一種記憶體元件的製作方法，包括:
於一基材上形成一多層堆疊結構(multi-layer stack)；
圖案化該多層堆疊結構，以形成複數條溝槽沿著一第一方向延伸，以定義出複數個脊狀多層疊層；其中，每一該些脊狀多層疊層至少包括一導電條帶；
於該些溝槽的一底部和側壁上依序形形成一記憶層以及一通道層；
形成一犧牲層，填滿該溝槽；
移除位於該溝槽中的一部分該記憶層，該通道層及該犧牲層，而形成複數個開口，將一部分該基材暴露於外；
移除剩餘的該犧牲層，藉以在該些溝槽中定義出複數個空氣間隙；
圖案化位於該脊狀多層疊層上的該通道層和該記憶層，以連通位於相鄰溝槽中的該些開口。
【第2項】

如申請專利範圍第1項所述之記憶體元件的製作方法，其中於該溝槽中形成該些開口的步驟包括：
形成一圖案化硬罩幕層，覆蓋該脊狀多層疊層和該犧牲層；其中該圖案化硬罩幕層具有複數個開口圖案，將位於該些溝槽中的一部分該犧牲層和該通道層暴露於外；以及
進行一蝕刻，移除未被圖案化硬罩幕層覆蓋的一部分該犧牲層、該通道層和該記憶層。
【第3項】

如申請專利範圍第2項所述之記憶體元件的製作方法，其中在形成該圖案化硬罩幕層之前，更包括：
進行一平坦化製程，以移除位於該溝槽外部的一部分該犧牲層；以及
對位於該溝槽中的一部分該犧牲層進行一回蝕。
【第4項】

如申請專利範圍第1項所述之記憶體元件的製作方法，其中在圖案化位於該脊狀多層疊層上之該記憶層和該通道層的步驟之前，更包括形成一氧化矽層，以覆蓋該圖案化硬罩幕層以及該些開口。
【第5項】

如申請專利範圍第1項所述之記憶體元件的製作方法，在連通位於相鄰溝槽中的該些開口之後，更包括：
形成一內層介電層(Inter Layer Dielectric，ILD)，以填滿該些開口；以及
進行一平坦化製程，移除位於該脊狀多層疊層上的一部分該記憶層和該通道層。
【第6項】

如申請專利範圍第1項所述之記憶體元件的製作方法，其中在形成該犧牲層之前，更包括於該通道層上形成一介電隔離層。
【第7項】

如申請專利範圍第1項所述之記憶體元件的製作方法，其中該犧牲層包括一半導體材料，而該經由開些開口移除剩餘的該犧牲層的步驟，包括一等向蝕刻(isotropic etch)製程。
【第8項】

如申請專利範圍第1項所述之記憶體元件的製作方法，其中該犧牲層包括一熱可降解聚合物(Thermal Degradable Polymer，TDP)材料層，而該經由開些開口移除剩餘的該犧牲層的步驟，包括一加熱移除製程。
【第9項】

如申請專利範圍第1項所述之記憶體元件的製作方法，其中該犧牲層包括一光阻材料，而該經由開些開口移除剩餘的該犧牲層的步驟，包括一光阻剝除製程。
【第10項】

如申請專利範圍第1項所述之記憶體元件的製作方法，其中該光阻剝除製程包含使用一含氧氣體來移除該光阻材料。