KR20080039025A - 비휘발성 메모리 소자의 제조 방법 - Google Patents

비휘발성 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 비휘발성 메모리 소자(non-volatile memory device)에 관한 것으로, 보다 자세하게는 플로팅 게이트(Floating Gate)용 제1 도전막 식각 전 하드 마스크막의 임계치수(Critical Dimension; CD)를 줄여 제1 도전막의 일부분만 식각한 후 스페이서를 식각 마스크로 하여 제1 도전막, 터널 절연막 및 반도체 기판을 식각하여 '
Figure 112006079819206-PAT00001
'형태의 플로팅 게이트를 형성함으로써, X축 방향으로 플로팅 게이트 간 거리를 넓힘과 동시에 Y축 방향으로 플로팅 게이트 간 마주보는 면적(gate to gate)을 줄여 X축 방향 및 Y축 방향으로의 간섭 커패시터(Interference Capacitor)를 감소시켜 인접한 워드 라인 간 간섭 효과를 최소화하고, 플로팅 게이트와 컨트롤 게이트(Control Gate) 간 커플링 비(Coupling Ratio)를 증가시켜 동작전압을 낮추거나 프로그램/소거 속도를 향상시킬 수 있는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
플로팅 게이트, 셀 간섭(cell interference), 커플링 비

Description

비휘발성 메모리 소자의 제조 방법{Method of manufacturing a non-volatile memory device}
도 1은 종래의 낸드 플래시 메모리 소자를 도시한 사시도이다.
도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
200 : 반도체 기판 210 : 터널 절연막
220 : 제1 도전막 230 : 하드 마스크막
232 : 버퍼 산화막 234 : 제1 질화막
236 : 산화막 238 : 폴리실리콘막
240 : 아모퍼스 카본막 242 : 제2 질화막
250 : 스페이서 255 : 트렌치
260 : 소자분리막 270 : 유전체막
280 : 플로팅 게이트 290 : 컨트롤 게이트
본 발명은 비휘발성 메모리 소자(non-volatile memory device)에 관한 것으로, 특히 플로팅 게이트(Floating Gate)의 모양을 변형시켜 X축 방향 및 Y축 방향으로의 간섭 커패시터(Interference Capacitor)는 감소시키면서 커플링 비(Coupling Ratio)는 향상시킬 수 있는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
비휘발성 메모리 소자의 셀에 저장된 정보는 전원이 차단될지라도 소멸되지 않는다. 이러한 비휘발성 메모리 소자는 실리콘 기판 상에 형성된 박막의 터널 산화막(tunnel oxide), 플로팅 게이트 및 컨트롤 게이트(control gate)와 두 게이트 사이를 격리시키는 절연체로 이루어진다.
도 1은 종래의 낸드 플래시 메모리 소자를 도시한 사시도이다.
도 1을 참조하면, STI(Shallow Trench Isolation) 공정에 의해 형성되어 소자분리 영역과 활성 영역을 정의하는 소자분리막(110)이 형성된 반도체 기판(100) 상부에 터널 산화막(120)이 형성되고, 터널 산화막(120) 상부에는 제1 도전막(130a) 및 제2 도전막(130b)으로 적층되며 소자분리막(110)의 가장 자리와 중첩되는 플로팅 게이트(130)가 형성된다.
플로팅 게이트(130)와 그 사이의 소자 분리막(110) 상부에는 ONO(Oxide-Nitride-Oxide) 유전체막(140)과 컨트롤 게이트(150)가 적층 구조로 형성된다.
이때, Y축 방향으로의 인접한 워드 라인 간의 거리가 가깝고, 각각의 워드 라인 사이에서 인접한 플로팅 게이트 간에 마주보는 면적(gate to gate)이 증가하여 간섭 커패시터(CFGY)가 발생하게 된다. 또한, X축 방향으로의 플로팅 게이트(130) 간 거리가 가까워 간섭 커패시터(CFGX)가 발생하게 된다. 이러한 X축 방향 및 Y축 방향으로의 간섭 커패시터로 인해 간섭 효과(interference effect)가 심화되어 문턱 전압(Threshold Voltage; Vth) 쉬프트(shift) 발생 등으로 인해 정상적인 셀 동작이 어려워진다.
본 발명은 플로팅 게이트의 모양을 변화시켜 X축 방향 및 Y축 방향으로의 간섭 커패시터를 감소시킴으로써 인접한 워드 라인 간 간섭 효과를 극복하고, 플로팅 게이트와 컨트롤 게이트 간 커플링 비를 증가시킬 수 있다.
상기한 목적을 달성하기 위하여 본 발명에 따른 비휘발성 메모리 소자의 제조 방법은, 반도체 기판 상에 터널 절연막, 도전막 및 하드 마스크막을 순차적으로 적층하여 형성하는 단계, 감광막 패턴을 식각 마스크로 하여 상기 하드 마스크막의 일부 영역을 식각하는 단계, 식각된 하드 마스크막 하부가 리세스되도록 식각된 하드 마스크막 하부의 일부 영역을 식각하는 단계, 리세스 영역 상부의 하드 마스크막이 제거되도록 식각하는 단계, 리세스된 하드 마스크막을 식각 마스크로 하여 하 부의 하드 마스크막 및 상기 도전막의 일부 영역을 일부 두께만큼 식각하는 단계, 상기 하드 마스크막 및 도전막의 측벽에 스페이서를 형성하는 단계, 및 상기 하드 마스크막 및 스페이서를 식각 마스크로 하여 잔류된 도전막, 터널 절연막 및 반도체 기판을 일부 영역 식각하는 단계를 포함한다.
또한, 상기한 목적을 달성하기 위하여 본 발명에 따른 비휘발성 메모리 소자의 제조 방법은, 반도체 기판 상에 터널 절연막, 도전막 및 버퍼 산화막, 제1 질화막, 산화막, 폴리실리콘막, 아포퍼스 카본막 및 제2 질화막으로 적층된 하드 마스크막을 순차적으로 형성하는 단계, 상기 하드 마스크막의 제2 질화막, 아모퍼스 카본막 및 폴리실리콘막의 일부 영역을 식각하는 단계, 식각된 아모퍼스 카본막 하부에 리세스 영역이 발생하도록 상기 폴리실리콘막을 식각하는 단계, 상기 아모퍼스 카본막을 제거하는 단계, 리세스된 폴리실리콘막을 식각 마스크로 하여 하드 마스크막의 산화막, 제1 질화막 및 버퍼 산화막의 일부 영역을 식각하는 단계, 상기 리세스된 폴리실리콘막 및 버퍼 산화막, 제1 질화막 및 산화막이 적층된 하드 마스크막을 식각 마스크로 하여 상기 도전막을 일부 두께만큼 식각하는 단계, 상기 도전막 및 버퍼 산화막, 제1 질화막 및 산화막이 적층된 하드 마스크막의 측벽에 스페이서를 형성하는 단계, 및 트렌치가 형성되도록 상기 스페이서 및 하드 마스크막을 식각 마스크로 하여 잔류된 도전막, 터널 절연막 및 반도체 기판의 일부 영역을 식각하는 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정단면도이다.
도 2a를 참조하면, 반도체 기판(200) 상부에 터널 절연막(210), 플로팅 게이트용 제1 도전막(220) 및 하드 마스크막(230)을 순차적으로 적층하여 형성한다. 터널 절연막(210)은 실리콘 산화막(SiO2)으로 형성할 수 있으며, 이 경우 산화(Oxidation) 공정에 의해 형성할 수 있다.
플로팅 게이트용 제1 도전막(220)은 폴리실리콘막(poly silicon layer), 금속막 또는 이들의 적층막으로 형성할 수 있다. 바람직하게, 상기 제1 도전막(220)은 표면 접착성이 우수한 폴리실리콘막으로 형성한다. 제1 도전막(220)은 화학기상증착(Chemical Vapor Deposition; CVD) 또는 물리기상증착(Physical Vapor Deposition; PVD) 방법으로 증착하여 형성할 수 있으며, 바람직하게 저압화학기상증착(Low Pressure CVD; LPCVD) 방법으로 형성한다.
하드 마스크막(230)은 버퍼 산화막(Buffer Oxide layer; 232), 제1 질화막(234), 산화막(236), 폴리실리콘막(238), 아모퍼스 카본막(amorphous carbon; 240) 및 제2 질화막(242)을 순차적으로 적층하여 형성한다. 제1 질화막(234) 및 제 2 질화막(242)은 실리콘 질화막(SixNy) 또는 실리콘 산화질화막(SiON)과 같은 질화물 계열의 물질로 형성한다. 이때, 제1 질화막(234)은 후속한 화학적기계적연마(Chemical Mechanical Polishing; CMP) 공정에서 식각정지막으로 사용된다. 한편, 버퍼 산화막(232)은 후속 공정의 제1 질화막(232)을 식각하는 과정에서 제1 도전막(220)의 손실(loss)을 방지하기 위하여 형성되며, 실리콘 산화막(SiO2)으로 형성될 수 있다. 그리고, 산화막(236)은 실리콘 산화막(SiO2)으로 형성할 수 있다. 버퍼 산화막(232), 제1 질화막(234), 산화막(236), 폴리실리콘막(238), 아모퍼스 카본막(240) 및 제2 질화막(242)은 CVD 방법으로 형성할 수 있다.
도 2b를 참조하면, 감광막 패턴(미도시)을 식각 마스크로 하여 하드 마스크막(230)의 제2 질화막(242), 아모퍼스 카본막(240) 및 폴리실리콘막(238)의 일부 영역을 식각한다. 하드 마스크막(230)의 제1 질화막(242), 아모퍼스 카본막(240) 및 폴리실리콘막(238)의 식각은 건식 식각(dry etch) 방법으로 실시하며, 이 과정에서 제2 질화막(242)도 일부 두께만큼 식각된다. 이로써, 제2 질화막 패턴(242a), 아모퍼스 카본막 패턴(240a) 및 폴리실리콘막 패턴(238a)이 형성되며, 이들을 포함하는 하드 마스크막 패턴(230a)이 형성된다.
도 2c를 참조하면, 아모퍼스 카본막 패턴(240a) 하부에 리세스(recess) 영역이 형성되도록 하드 마스크막 패턴(230a)의 폴리실리콘막 패턴(238a)을 일부 식각한다. 리세스 영역은 아모퍼스 카본막 패턴(240a), 폴리실리콘막 패턴(238a) 및 산화막(236) 간 서로 다른 선택비를 이용한 습식 식각(wet etch) 또는 건식 식각 방 법으로 폴리실리콘막 패턴(238a)을 식각하여 형성한다. 이로써, 리세스된 폴리실리콘막 패턴(238b)이 형성된다. 여기서, 리세스된 폴리실리콘막 패턴(238b)은 플로팅 게이트용 제1 도전막(220)을 식각하기 전에 하드 마스크막(230)의 임계치수(Critical Dimension; CD)를 줄여 후속한 플로팅 게이트용 제1 도전막(220) 식각 공정 시 제1 도전막(220)의 상부 폭을 줄일 수 있다.
한편, 폴리실리콘막 패턴(238a) 식각 과정에서 잔류된 제2 질화막 패턴(242a)이 제거되어 버퍼 산화막(232), 제1 질화막(234), 산화막(236), 리세스된 폴리실리콘막 패턴(238b) 및 아모퍼스 카본막 패턴(240a)을 포함하는 하드 마스크막 패턴(230b)이 형성된다.
도 2d 및 도 2e를 참조하면, 하드 마스크막 패턴(230b)의 아모퍼스 카본막 패턴(240a)을 제거한다. 이 경우, 아모퍼스 카본막 패턴(240a)은 플라즈마(Plasma)를 이용한 에싱(Ashing)으로 제거할 수 있다. 이후, 하드 마스크막 패턴(230c)의 리세스된 폴리실리콘막 패턴(238b)을 식각 마스크로 하여 산화막(236), 제1 질화막(234) 및 버퍼 산화막(323)의 일부 영역을 식각한다. 식각 과정에서 리세스된 폴리실리콘막 패턴(238b)도 일부 두께만큼 식각되며, 이로써 산화막 패턴(236a), 제1 질화막 패턴(234a) 및 버퍼 산화막 패턴(232a)이 형성되며, 이들 패턴을 포함하는 하드 마스크막 패턴(280d)이 형성된다.
도 2f를 참조하면, 하드 마스크막 패턴(280d)을 식각 마스크로 하여 플로팅 게이트용 제1 도전막(220)을 일부 두께만큼 식각한다. 바람직하게, 제1 도전막(220)은 절반 정도의 두께가 되도록 식각한다. 이로써, 제1 도전막 패턴(220a)이 형성되며, 제1 도전막 패턴(220a)은 돌출부를 갖는다. 이렇듯, 제1 도전막 패턴(220a)은 돌출부가 형성된 상부 폭이 하드 마스크막용 폴리실리콘막 패턴(238a)이 리세스된 영역만큼 하부 폭보다 작게 형성된다. 따라서, 제1 도전막 패턴(220a)의 돌출부가 형성된 영역은 X축 방향으로 폴리실리콘막 패턴(238a)이 리세스된 영역만큼 제1 도전막 패턴(220a) 사이의 거리가 넓어지고, Y축 방향으로 제1 도전막 패턴(220a)의 마주보는 면적이 감소된다.
한편, 제1 도전막(220)을 식각하는 과정에서 하드 마스크막 패턴(280d)의 리세스된 폴리실리콘막 패턴(238b)이 제거되고, 산화막 패턴(236a)도 일부 두께만큼 제거되어 하드 마스크막 패턴(280e)이 형성된다.
도 2g를 참조하면, 제1 도전막 패턴(220a) 및 하드 마스크막 패턴(280e)의 측벽에 스페이서(spacer; 250)를 형성한다. 스페이서(250)는 측벽 산화막(wall oxide layer)(미도시) 및 라이너 산화막(liner oxide layer)(미도시)의 적층 구조, 측벽 산화막 및 라이너 질화막(미도시)의 적층 구조 또는 측벽 산화막, 산화막 및 질화막의 적층구조로 형성할 수 있다. 여기서, 측벽 산화막은 하드 마스크막(230) 및 돌출부를 갖는 제1 도전막(220a)이 식각 공정으로부터 발생한 손상(damage)을 치유하기 위하여 산화 공정을 실시하여 실리콘 산화막(SiO2)으로 형성할 수 있다. 라이너 산화막은 실리콘 산화막(SiO2)으로 형성할 수 있고, 라이너 질화막은 실리콘 질화막(SixNy) 또는 실리콘 산화질화막(SiON)으로 형성할 수 있다. 산화막은 실리콘 산화막(SiO2)으로 형성할 수 있고, 질화막은 실리콘 질화막(SixNy) 또는 실리콘 산화질화막(SiON)으로 형성할 수 있다.
도 2h를 참조하면, 스페이서(250) 및 하드 마스크막 패턴(230e)를 식각 마스크로 하여 제1 도전막 패턴(220a), 터널 절연막(210) 및 반도체 기판(200)의 일부 영역을 식각한다. 따라서, 스페이서(250) 사이 하부의 제1 도전막 패턴(220a), 터널 절연막(210) 및 반도체 기판(200)의 일부 영역이 식각되어 터널 절연막 패턴(210a)이 형성되고, 반도체 기판(200) 내에 트렌치(255)가 형성된다. 이렇게, 트렌치(255)는 반도체 기판(200)에 SA-STI(Self Align-Shallow Trench Isolation) 공정을 실시하여 형성하는 것이 바람직하다. 한편, 제1 도전막 패턴(220a), 터널 절연막(210) 및 반도체 기판(200)을 식각하는 과정에서 하드 마스크막 패턴(280e)의 산화막 패턴(236a) 및 스페이서(250)도 일부 제거된다.
도 2i를 참조하면, 트렌치(255)를 절연 물질로 채워 소자 분리 영역에 소자분리막(260)을 형성한다. 바람직하게, 소자분리막(260)은 후속한 공정에서 형성되는 유전체막과의 표면적을 증가시켜 컨트롤 게이트와의 커플링 비를 향상시키기 위해 제1 도전막 패턴(220a)의 외벽의 일부를 노출시키도록 형성한다.
보다 자세하게, 트렌치(255)를 포함한 전체 구조 상부에 트렌치(255)를 갭 필링(gap filling)하도록 절연 물질을 채워 절연막(미도시)을 형성한 후 하드 마스크막 패턴(230e)의 제1 질화막 패턴(234a)의 표면이 노출되는 시점까지 CMP 공정으로 연마한 다음 절연막을 제1 도전막 패턴(220a) 하부까지 제거하여 소자 분리 영역의 트렌치(255) 상에 소자분리막(260)을 형성한다. 절연막은 SOG(Spin On Glass), USG(Undoped Silicate Galss), BPSG(Boron-Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), PETEOS(Plasma Enhanced Tetra Ortho Silicate Glass) 및 IPO(Inter Poly Oxide) 중에서 선택되는 어느 하나를 이용하여 CVD 방법으로 형성할 수 있다. 이때, CMP 후 제1 도전막 패턴(220a)의 외벽의 일부를 노출시키도록 절연막을 일부 두께만큼 제거하는 과정에서 스페이서(250)가 제거된다. 이후, 하드 마스크막 패턴(230e)의 제1 질화막 패턴(234a), 버퍼 산화막 패턴(232a)을 제거한다. 이렇게 돌출부를 갖는 제1 도전막 패턴(220a)의 외벽의 일부를 노출시킴으로써, 후속 공정에서 형성될 컨트롤 게이트와의 커플링 비를 증가시킬 수 있다.
도 2j를 참조하면, 제1 도전막 패턴(220a)을 포함한 소자분리막(260) 상부에 유전체막(270)을 형성한다. 유전체막(270)은 산화막-질화막-산화막(Oxide-Nitride-Oxide)으로 형성한다. 유전체막(270)은 CVD 방법에 의해 형성할 수 있으며, 바람직하게 LPCVD 방법에 의해 형성할 수 있다.
이어서, 유전체막(270) 상부에 컨트롤 게이트용 제2 도전막을 형성한다. 제2 도전막은 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성할 수 있다. 제2 도전막은 CVD 또는 PVD 방법에 의해 형성할 수 있다.
이후, 통상적인 공정으로 제2 도전막, 유전체막(270) 및 제1 도전막 패턴(220a)을 순차적으로 패터닝한다. 이로써, 제1 도전막 패턴(220a)으로 이루어진 '
Figure 112006079819206-PAT00002
'형태의 플로팅 게이트(280) 및 제2 도전막으로 이루어진 컨트롤 게이트(290)가 형성된다.
상기한 바와 같이, 플로팅 게이트용 제1 도전막(220) 식각 전 하드 마스크 막(230)의 폴리실리콘막 패턴(238a)을 리세스하여 제1 도전막(220)의 일부분만 식각한 후 스페이서(250)를 식각 마스크로 하여 제1 도전막 패턴(220a), 터널 절연막 (210) 및 반도체 기판(200)을 식각하여 '
Figure 112006079819206-PAT00003
'형태의 플로팅 게이트(280)를 형성함으로써, 폴리실리콘막 패턴(238a)의 리세스된 영역만큼 X축 방향으로 플로팅 게이트(280) 간 거리를 넓힘과 동시에 Y축 방향으로 플로팅 게이트(280) 간 마주보는 면적(gate to gate)을 줄여 X축 방향 및 Y축 방향으로의 간섭 커패시터를 감소시킬 수 있다.
본 발명에서는 설명의 편의를 위하여 소자분리막 형성 시 스페이서를 제거하는 것으로 설명하였으나 이에 한정되지 않으며, 스페이서를 제거한 후 소자분리막을 형성할 수도 있다. 또한, 소자분리막용 절연막을 증착한 후 잔류된 하드 마스크막의 질화막이 노출되는 시점까지 CMP로 평탄화한 다음 하드 마스크막을 제거하고, 그 후 플로팅 게이트용 도전막의 외벽 일부를 노출시키도록 절연막을 일부 두께만큼 제거하여 소자분리막을 형성할 수도 있다. 이때, 소자분리막 형성을 위한 절연막 제거시 스페이서도 함께 제거된다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자라면 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
본 발명은 플로팅 게이트용 제1 도전막 식각 전 하드 마스크막의 임계치수를 줄여 제1 도전막의 일부분만 식각한 후 스페이서를 식각 마스크로하여 제1 도전막 패턴, 터널 절연막 및 반도체 기판을 식각하여 '
Figure 112006079819206-PAT00004
'형태의 플로팅 게이트를 형성함으로써, X축 방향의 플로팅 게이트 간 거리를 넓힘과 동시에 Y축 방향의 플로팅 게이트 간 마주보는 면적을 줄여 X축, Y축 방향으로의 간섭 커패시터를 감소시켜 인접한 워드 라인 간 간섭 효과를 최소화하여 워드 라인 간의 프로그램 문턱 전압(Vth) 쉬프트를 억제할 수 있다.
본 발명은 플로팅 게이트의 모양을 변형시켜 플로팅 게이트와 콘트롤 게이트의 커플링 비를 증가시킴으로써, 동작전압을 낮추거나 프로그램/소거 효율을 향상시킬 수 있다.

Claims (20)

  1. 반도체 기판 상에 터널 절연막, 도전막 및 하드 마스크막을 순차적으로 적층하여 형성하는 단계;
    감광막 패턴을 식각 마스크로 하여 상기 하드 마스크막의 일부 영역을 식각하는 단계;
    식각된 하드 마스크막 하부가 리세스되도록 식각된 하드 마스크막 하부의 일부 영역을 식각하는 단계;
    리세스 영역 상부의 하드 마스크막이 제거되도록 식각하는 단계;
    리세스된 하드 마스크막을 식각 마스크로 하여 하부의 하드 마스크막 및 상기 도전막의 일부 영역을 일부 두께만큼 식각하는 단계;
    상기 하드 마스크막 및 도전막의 측벽에 스페이서를 형성하는 단계; 및
    상기 하드 마스크막 및 스페이서를 식각 마스크로 하여 잔류된 도전막, 터널 절연막 및 반도체 기판을 일부 영역 식각하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 하드 마스크막은 산화막, 질화막 및 산화막이 순차적으로 적층되어 형성되는 비휘발성 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 리세스된 하드 마스크막은 질화막으로 형성되는 비휘발성 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 도전막은
    Figure 112006079819206-PAT00005
    형태를 갖는 플로팅 게이트로 형성되는 비휘발성 메모리 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 스페이서는 측벽 산화막 및 라이너 산화막의 적층 구조, 측벽 산화막 및 라이너 질화막의 적층 구조 또는 측벽 산화막, 산화막 및 질화막의 적층구조로 형성되는 비휘발성 메모리 소자의 제조 방법.
  6. 제 1 항에 있어서, 상기 잔류된 도전막, 터널 절연막 및 반도체 기판을 일부 영역 식각하는 단계 이후에,
    상기 트렌치를 절연 물질로 채워 상기 도전막의 외벽 일부를 노출시키는 소자분리막을 형성하는 단계;
    상기 하드 마스크막을 제거하는 단계; 및
    상기 도전막을 포함한 전체 구조 상부에 유전체막 및 제2 도전막을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조 방법.
  7. 제 6 항에 있어서, 상기 소자분리막을 형성하는 단계는,
    상기 트렌치를 채우도록 상기 트렌치를 포함하는 반도체 기판 상부에 절연 물질을 증착하여 절연막을 형성하는 단계;
    상기 하드 마스크막의 질화막이 노출되는 시점까지 상기 절연막을 화학적기계적연마 공정을 실시하여 평탄화하는 단계;
    상기 도전막의 외벽 일부를 노출시키도록 상기 절연막을 일부 두께만큼 식각하는 단계; 및
    잔류된 하드 마스크막을 제거하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  8. 제 6 항에 있어서, 상기 소자분리막을 형성하는 단계는,
    상기 트렌치를 채우도록 상기 트렌치를 포함하는 반도체 기판 상부에 절연 물질을 증착하여 절연막을 형성하는 단계;
    상기 하드 마스크막의 질화막이 노출되는 시점까지 상기 절연막을 화학적기계적연마 공정을 실시하여 평탄화하는 단계;
    잔류된 하드 마스크막의 질화막을 제거하는 단계; 및
    상기 도전막의 외벽 일부를 노출시키도록 상기 절연막을 일부 두께만큼 식각하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  9. 제 6 항에 있어서,
    상기 소자분리막 형성 시 상기 스페이서가 제거되는 비휘발성 메모리 소자의 제조 방법.
  10. 제 6 항에 있어서,
    상기 소자분리막을 형성하는 단계 이전에 상기 스페이서를 제거하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조 방법.
  11. 반도체 기판 상에 터널 절연막, 도전막 및 버퍼 산화막, 제1 질화막, 산화막, 폴리실리콘막, 아포퍼스 카본막 및 제2 질화막으로 적층된 하드 마스크막을 순차적으로 형성하는 단계;
    상기 하드 마스크막의 제2 질화막, 아모퍼스 카본막 및 폴리실리콘막의 일부 영역을 식각하는 단계;
    식각된 아모퍼스 카본막 하부에 리세스 영역이 발생하도록 상기 폴리실리콘막을 식각하는 단계;
    상기 아모퍼스 카본막을 제거하는 단계;
    리세스된 폴리실리콘막을 식각 마스크로 하여 하드 마스크막의 산화막, 제1 질화막 및 버퍼 산화막의 일부 영역을 식각하는 단계;
    상기 리세스된 폴리실리콘막 및 버퍼 산화막, 제1 질화막 및 산화막이 적층된 하드 마스크막을 식각 마스크로 하여 상기 도전막을 일부 두께만큼 식각하는 단 계;
    상기 도전막 및 버퍼 산화막, 제1 질화막 및 산화막이 적층된 하드 마스크막의 측벽에 스페이서를 형성하는 단계; 및
    트렌치가 형성되도록 상기 스페이서 및 하드 마스크막을 식각 마스크로 하여 잔류된 도전막, 터널 절연막 및 반도체 기판의 일부 영역을 식각하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  12. 제 11 항에 있어서,
    상기 리세스 영역은 건식 식각 또는 습식 식각 방법으로 형성되는 비휘발성 메모리 소자의 제조 방법.
  13. 제 12 항에 있어서,
    상기 건식 식각 및 습식 식각 방법 각각은 아모퍼스 카본막, 폴리실리콘막 및 산화막이 서로 다른 식각 선택비를 갖는 비휘발성 메모리 소자의 제조 방법.
  14. 제 10 항에 있어서,
    상기 도전막은
    Figure 112006079819206-PAT00006
    형태를 갖는 플로팅 게이트로 형성되는 비휘발성 메모리 소자의 제조 방법.
  15. 제 10 항에 있어서,
    상기 스페이서는 측벽 산화막 및 라이너 산화막의 적층 구조, 측벽 산화막 및 라이너 질화막의 적층 구조 또는 측벽 산화막, 산화막 및 질화막의 적층구조로 형성되는 비휘발성 메모리 소자의 제조 방법.
  16. 제 10 항에 있어서, 상기 잔류된 도전막, 터널 절연막 및 반도체 기판의 일부 영역을 식각하는 단계 이후에,
    상기 트렌치를 절연 물질로 채워 상기 도전막의 외벽 일부를 노출시키는 소자분리막을 형성하는 단계;
    상기 하드 마스크막을 제거하는 단계; 및
    상기 도전막을 포함한 전체 구조 상부에 유전체막 및 제2 도전막을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조 방법.
  17. 제 16 항에 있어서, 상기 소자분리막을 형성하는 단계는,
    상기 트렌치를 채우도록 상기 트렌치를 포함하는 반도체 기판 상부에 절연 물질을 증착하여 절연막을 형성하는 단계;
    상기 하드 마스크막의 제1 질화막이 노출되는 시점까지 상기 절연막을 화학적기계적연마 공정을 실시하여 평탄화하는 단계;
    상기 도전막의 외벽 일부를 노출시키도록 상기 절연막을 일부 두께만큼 식각하는 단계; 및
    잔류된 하드 마스크막을 제거하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  18. 제 16 항에 있어서, 상기 소자분리막을 형성하는 단계는,
    상기 트렌치를 채우도록 상기 트렌치를 포함하는 반도체 기판 상부에 절연 물질을 증착하여 절연막을 형성하는 단계;
    상기 하드 마스크막의 제1 질화막이 노출되는 시점까지 상기 절연막을 화학적기계적연마 공정을 실시하여 평탄화하는 단계;
    잔류된 하드 마스크막의 제1 질화막을 제거하는 단계; 및
    상기 도전막의 외벽 일부를 노출시키도록 상기 절연막을 일부 두께만큼 식각하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  19. 제 16 항에 있어서,
    상기 소자분리막 형성 시 상기 스페이서가 제거되는 비휘발성 메모리 소자의 제조 방법.
  20. 제 16 항에 있어서,
    상기 소자분리막을 형성하는 단계 이전에 스페이서를 제거하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조 방법.
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