CN106601744A - 一种嵌入式闪存及其制造方法和电子装置 - Google Patents
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Abstract
本发明提供一种嵌入式闪存及其制造方法和电子装置，涉及半导体技术领域。包括：提供半导体衬底，在半导体衬底中形成有浅沟槽隔离结构以及通过浅沟槽隔离结构相隔离的若干有源区；形成覆盖若干有源区的第一浮栅材料层；回蚀刻部分的浅沟槽隔离结构，以形成开口；沉积形成硬掩膜层，以填充开口；去除第一浮栅材料层，以暴露半导体衬底的顶面以上的浅沟槽隔离结构的侧壁；回蚀刻暴露的浅沟槽隔离结构的侧壁；沉积第二浮栅材料层，并平坦化第二浮栅材料层停止于硬掩膜层的表面上，以形成浮栅；去除硬掩膜层和浅沟槽隔离结构高于半导体衬底的部分。根据本发明的嵌入式闪存的制造方法，可以显著增加浮栅和控制栅之间的接触面积，提高了器件的耦合比。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种嵌入式闪存及其制造方法和电子装置。
背景技术
在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。而在存储器件中，近年来闪速存储器(flash memory，简称闪存)的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有集成度高、较快的存取速度、易于擦除和重写等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
随着半导体技术发展，对存储器件进行更为广泛的应用，需要将所述存储器件与其他器件区同时形成在一个芯片上，以形成嵌入式半导体存储装置。例如将所述存储器件内嵌置于中央处理器，则需要使得所述存储器件与嵌入的中央处理器平台进行兼容，并且保持原有的存储器件的规格及对应的电学性能。一般地，需要将所述存储器件与嵌入的标准逻辑装置进行兼容。
嵌入式闪存技术是将逻辑工艺和闪存工艺集成，但是由于两种工艺的不同需求需要对工艺过程进行权衡，为了使器件具有更好的可靠性，需要严格的高耦合比(Higher coupling ratio)。
然而随着闪存器件尺寸的不断缩小，耦合比降低。通过使用具有高介电常数的介电材料和增加结构设计中的浮栅和控制栅之间的接触面积来提高耦合比是非常有效的方法。
因此，有必要提出一种新的嵌入式闪存的制造方法，以提高耦合比。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提供一种嵌入式闪存的制造方法，所述方法包括：
步骤S1：提供半导体衬底，在所述半导体衬底中形成有浅沟槽隔离结构以及通过所述浅沟槽隔离结构相隔离的若干有源区，所述浅沟槽隔离结构的顶面高于所述半导体衬底的顶面；
步骤S2：形成覆盖所述若干有源区的第一浮栅材料层，其中所述第一浮栅材料层的顶面与所述浅沟槽隔离结构的顶面齐平；
步骤S3：回蚀刻部分的所述浅沟槽隔离结构，以形成开口，其中，剩余的所述浅沟槽隔离结构的顶面高于所述半导体衬底的顶面，低于所述第一浮栅材料层的顶面；
步骤S4：沉积形成硬掩膜层，以填充所述开口；
步骤S5：去除所述第一浮栅材料层，以暴露所述半导体衬底的顶面以上的所述浅沟槽隔离结构的侧壁；
步骤S6：回蚀刻暴露的所述浅沟槽隔离结构的侧壁，以减小暴露的所述浅沟槽隔离结构的关键尺寸；
步骤S7：沉积第二浮栅材料层，以覆盖暴露的所述半导体衬底以及所述硬掩膜层，并平坦化所述第二浮栅材料层停止于所述硬掩膜层的表面上，以形成浮栅；
步骤S8：去除所述硬掩膜层和所述浅沟槽隔离结构高于所述半导体衬底的部分。
进一步，在所述步骤S8之后，还包括以下步骤：
步骤S9：在所述浮栅上和所述浅沟槽隔离结构上沉积形成栅间介电层；
步骤S10：在所述栅间介电层上形成控制栅。
进一步，所述浮栅为倒T形，所述控制栅位于相邻所述浮栅之间的部分为正T形。
进一步，所述步骤S4包括以下步骤：
步骤S41：沉积硬掩膜材料于所述第一浮栅材料层上和所述开口内；
步骤S42：平坦化所述硬掩膜材料停止于所述第一浮栅材料层的顶面上，以形成所述硬掩膜层。
进一步，在所述步骤S7中，在形成所述第二浮栅材料层之前，还包括在暴露的所述半导体衬底上以及所述硬掩膜层上沉积形成隧道氧化层的步骤。
进一步，在所述步骤S6中，通过湿法刻蚀的方法实现对暴露的所述浅沟槽隔离结构的侧壁的回蚀刻。
进一步，所述栅间介电层为ONO层。
本发明实施例二提供一种嵌入式闪存，包括：
半导体衬底；
多个浮栅，其形成在所述半导体衬底上，呈倒T形；
浅沟槽隔离结构，其形成在相邻的所述浮栅之间的所述半导体衬底中，其顶面与所述半导体衬底的顶面齐平；
栅间介电层，其形成在所述浅沟槽隔离结构上和所述浮栅上；
控制栅，其形成在所述栅间介电层上，其中，所述控制栅位于相邻所述浮栅之间的部分呈正T形。
进一步，在所述浮栅与所述半导体衬底之间还形成有隧道氧化层。
本发明实施例三提供一种电子装置，包括嵌入式闪存以及与所述嵌入式闪存相连接的电子组件，其中所述嵌入式闪存包括：
半导体衬底；
多个浮栅，其形成在所述半导体衬底上，呈倒T形；
浅沟槽隔离结构，其形成在相邻的所述浮栅之间的所述半导体衬底中，其顶面与所述半导体衬底的顶面齐平；
栅间介电层，其形成在所述浅沟槽隔离结构上和所述浮栅上；
控制栅，其形成在所述栅间介电层上，其中，所述控制栅位于相邻所述浮栅之间的部分呈正T形。
综上所述，根据本发明的嵌入式闪存的制造方法，可以显著增加浮栅和控制栅之间的接触面积，提高了器件的耦合比，进而改善了器件的性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A至图1I为本发明实施例一的嵌入式闪存的制造方法的相关步骤形成的结构的剖视图；
图2为本发明的实施例一的嵌入式闪存的制造方法的示意性流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤及结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面，参照图1A至图1I以及图2来描述本发明实施例提出的嵌入式闪存的制造方法。其中，图1A至图1I为本发明实施例一的嵌入式闪存的制造方法的相关步骤形成的结构的剖视图；图2为本发明的实施例一的嵌入式闪存的制造方法的示意性流程图。
本发明实施例的嵌入式闪存的制造方法，可以包括如下步骤：
首先，如图1A所示，提供半导体衬底100，在所述半导体衬底100中形成有浅沟槽隔离结构101以及通过所述浅沟槽隔离结构101相隔离的若干有源区，所述浅沟槽隔离结构101的顶面高于所述半导体衬底100的顶面。
具体地，其中所述半导体衬底100可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等等。所述半导体衬底100内已经定义有源区(AA)。
可采用本领域技术人员熟知的任何方法形成所述浅沟槽隔离结构101，示例性地，可现在半导体衬底上沉积形成硬掩膜层，图案化所述硬掩膜层，以定义浅沟槽隔离结构的位置，尺寸等，接着，对图案化的硬掩膜层暴露的半导体衬底进行刻蚀，形成具有一定深度的沟槽，之后，沉积浅沟隔离材料于所述沟槽内和硬掩膜层上，对浅沟槽隔离材料进行CMP停止于硬掩膜层上，最后去除硬掩膜层，进而形成浅沟槽隔离结构，该所述浅沟槽隔离结构101的顶面高于所述半导体衬底100的顶面。其中，所述浅沟槽隔离材料可以为氧化硅、氮氧化硅、氟掺杂玻璃和/或其它现有的低介电常数材料。
接着，继续参考图1A，形成覆盖所述若干有源区的第一浮栅材料层102，其中所述第一浮栅材料层102的顶面与所述浅沟槽隔离结构101的顶面齐平。
其中第一浮栅材料层102可以选用半导体材料，例如硅、多晶硅或者Ge等，并不局限于某一种材料，在该实施例中第一浮栅材料层101选用多晶硅。
可选地，第一浮栅材料层102的沉积方法可以选择分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。
具体地，可首先于相邻浅沟槽隔离101之间的半导体衬底100之上沉积第一浮栅材料层102，并进行CMP停止于浅沟槽隔离101的表面上。
接着，如图1B所示，回蚀刻部分的所述浅沟槽隔离结构101，以形成开口103，其中，剩余的所述浅沟槽隔离结构101的顶面高于所述半导体衬底100的顶面，低于所述第一浮栅材料层102的顶面。
回蚀刻部分的所述浅沟槽隔离结构101所采用的方法可以为刻蚀或其他合适的方法。刻蚀既可以采用干蚀刻法也可以采用湿蚀刻法。干蚀刻法能够采用基于氟化碳气体的各向异性蚀刻法。湿蚀刻法能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂(buffer oxide etchant(BOE))或氢氟酸缓冲溶液(buffer solution of hydrofluoric acid(BHF))。本实施例中，较佳地选用湿法刻蚀进行回蚀刻，该湿法刻蚀具有浅沟槽隔离材料对第一浮栅材料层的高蚀刻选择比。
接着，如图1D所示，沉积形成硬掩膜层104，以填充所述开口103。
在一个示例中，形成硬掩膜层104的步骤还包括：首先，如图1C所示，沉积硬掩膜材料104a于所述第一浮栅材料层102上和所述开口103内；接着，平坦化所述硬掩膜材料104a停止于所述第一浮栅材料层102的顶面上，以形成所述硬掩膜层104。硬掩膜材料104a可以为氮化硅、碳氮化硅、碳化硅等材料。可采用任何合适的方法进行硬掩膜材料的沉积，例如化学气相沉积等。
可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。化学机械抛光平坦化方法更常用。
接着，如图1E所示，去除所述第一浮栅材料层102，以暴露所述半导体衬底100的顶面以上的所述浅沟槽隔离结构101的侧壁。
去除所述第一浮栅材料层102的方法可以为干法刻蚀或者湿法刻蚀。本实施例中，较佳地使用湿法刻蚀去除第一浮栅材料层102。当第一浮栅材料层102的材料为多晶硅时，可采用多晶硅刻蚀液进行湿法刻蚀，所述多晶硅刻蚀液可以由硝酸和氢氟酸混合而成，混合比例可以为氢氟酸：硝酸＝1:1～1:8。
接着，如图1F所示，回蚀刻暴露的所述浅沟槽隔离结构101的侧壁，以减小暴露的所述浅沟槽隔离结构101的关键尺寸。
本实施例中，较佳地，采用湿法刻蚀进行所述回蚀刻。该湿法刻蚀具有对浅沟槽隔离结构材料的高的蚀刻选择比，例如湿法刻蚀能够采用氢氟酸溶液，例如缓冲氧化物刻蚀剂(buffer oxide etchant(BOE))或氢氟酸缓冲溶液(buffer solution of hydrofluoric acid(BHF))。
也可使用一干法刻蚀制造工艺，例如以氟化硫(SF6)、氮及氯作为刻蚀剂且对氧化物具有高选择性的选择性反应性离子蚀刻(RIE)制造工艺，进行回蚀刻制造工艺。
在本步骤中，对暴露的所述浅沟槽隔离结构101的侧壁的回蚀刻宽度小于所述浅沟槽隔离结构的宽度的二分之一。
接着，如图1G所示，沉积第二浮栅材料层，以覆盖暴露的所述半导体衬底100以及所述硬掩膜层104，并平坦化所述第二浮栅材料层105停止于所述硬掩膜层104的表面上，以形成浮栅105。进一步地，所述浮栅为倒T形。
可选地，在形成所述第二浮栅材料层之前，还包括在所述半导体衬底100上形成隧道氧化层的步骤，隧道氧化层的材料可以为氧化硅，形成隧道氧化层的方法为热氧化法，形成的隧道氧化层的厚度在几十埃左右，在一个示例中，所述隧道氧化层的厚度为80埃至110埃。
在所述隧道氧化层上形成第二浮栅材料层，第二浮栅材料层可以包括各个材料，所述各个材料包含但不限于：某些金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。第二浮栅材料层也可以包括掺杂的多晶硅和多晶硅-锗合金材料以及多晶硅金属硅化物材料(掺杂的多晶硅/金属硅化物叠层材料)。类似地，也可以采用数种方法中的任何一个形成前述材料。非限制性实例包括化学气相沉积方法和物理气相沉积方法，在本实施例中第二浮栅材料层的材料为多晶硅层。
可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。本实施例中，较佳地使用化学机械抛光(CMP)平坦化方法。
接着，如图1H所示，去除所述硬掩膜层104和所述浅沟槽隔离结构101高于所述半导体衬底100的部分。
去除硬掩膜层104的方法，可以根据硬掩膜层104的具体材质选择合适的方法，例如刻蚀工艺等。在一个示例中，所述硬掩膜层的材料为氮化硅时，则可选用热磷酸作为刻蚀剂。
去除浅沟槽隔离101高于半导体衬底100的部分所采用的方法可以为刻蚀或其他合适的方法。刻蚀既可以采用干蚀刻法也可以采用湿蚀刻法。干蚀刻法能够采用基于氟化碳气体的各向异性蚀刻法。湿蚀刻法能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂(buffer oxide etchant(BOE))或氢氟酸缓冲溶液(buffer solution of hydrofluoric acid(BHF))。
去除所述硬掩膜层104和所述浅沟槽隔离结构101高于所述半导体衬底100的部分后，在相邻浮栅之间形成正T形沟槽。
接着，如图1I所示，在所述浮栅105上和所述浅沟槽隔离结构101上沉积形成栅间介电层106，在所述栅间介电层106上形成控制栅107。
所述栅间介电层106可以为ONO介电层。具体的，栅间介电层106可以为氧化物-氮化物-氧化物总共三层ONO三明治结构，本领域的技术人员应当理解的是，栅间介电层106也可以为一层氮化物、或者一层氧化物、或者一层氮化物上形成一层氧化物等绝缘结构。可以使用包括但不限于：低压化学气相沉积方法、化学气相沉积方法和物理气相沉积方法形成栅间介电层106。因闪存存储器要求与浮置栅极接触的栅间介电层106须具备良好的电性，以避免在正常电压下，用来存储电荷的浮栅发生漏电或者过早崩溃的问题，以栅间介电层106的材质是ONO为例，以低压化学气相沉积方法形成一层均匀的氧化硅层，接着，以低压化学气相沉积方法在氧化硅层上形成氮化硅层，然后，再以低压化学气相沉积方法形成另一层氧化硅层。
在所述栅间介电层106上形成控制栅107。进一步，所述控制栅位于相邻所述浮栅之间的部分为正T形。正T形的控制栅和倒T形的浮栅之间的接触面积明显增大，提高了耦合比。
控制栅107的材料可以包括各个材料，所述各个材料包含但不限于：某些金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。控制栅107的材料也可以包括掺杂的多晶硅和多晶硅-锗合金材料以及多晶硅金属硅化物材料(掺杂的多晶硅/金属硅化物叠层材料)。类似地，也可以采用数种方法的任何一个形成前述材料。非限制性实例包括化学气相沉积方法和物理气相沉积方法，在本实施例中控制栅107的材料为多晶硅层。
多晶硅的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅的工艺条件包括：反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫米汞柱(mTorr)，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。
至此，完成了本发明实施例的嵌入式闪存的制造方法的关键步骤的介绍。在本发明实施例中，在形成控制栅之后还可以包括其他步骤，在此并不进行限定。
综上所述，根据本发明的嵌入式闪存的制造方法，可以显著增加浮栅和控制栅之间的接触面积，提高了器件的耦合比，进而改善了器件的性能。
参照图2，为本发明的一个实施例的一种嵌入式闪存的制造方法的示意性流程图，用于简要示出整个制造工艺的流程。
步骤S201：提供半导体衬底，在所述半导体衬底中形成有浅沟槽隔离结构以及通过所述浅沟槽隔离结构相隔离的若干有源区，所述浅沟槽隔离结构的顶面高于所述半导体衬底的顶面；
步骤S202：形成覆盖所述若干有源区的第一浮栅材料层，其中所述第一浮栅材料层的顶面与所述浅沟槽隔离结构的顶面齐平；
步骤S203：回蚀刻部分的所述浅沟槽隔离结构，以形成开口，其中，剩余的所述浅沟槽隔离结构的顶面高于所述半导体衬底的顶面，低于所述第一浮栅材料层的顶面；
步骤S204：沉积形成硬掩膜层，以填充所述开口；
步骤S205：去除所述第一浮栅材料层，以暴露所述半导体衬底的顶面以上的所述浅沟槽隔离结构的侧壁；
步骤S206：回蚀刻暴露的所述浅沟槽隔离结构的侧壁，以减小暴露的所述浅沟槽隔离结构的关键尺寸；
步骤S207：沉积第二浮栅材料层，以覆盖暴露的所述半导体衬底以及所述硬掩膜层，并平坦化所述第二浮栅材料层停止于所述硬掩膜层的表面上，以形成浮栅；
步骤S208：去除所述硬掩膜层和所述浅沟槽隔离结构高于所述半导体衬底的部分。
实施例二
本发明还提供一种采用前述实施一种方法制造的嵌入式闪存。具体地，参考图1I，对本发明实施二的嵌入式闪存做详细描述。
如图1I所示，本发明的嵌入式闪存包括：半导体衬底100。具体地，其中所述半导体衬底100可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等等。所述半导体衬底100内已经定义有源区(AA)。
还包括多个浮栅105，其形成在所述半导体衬底100上，呈倒T形。
浮栅105的材料可以包括各个材料，所述各个材料包含但不限于：某些金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。浮栅105的材料也可以包括掺杂的多晶硅和多晶硅-锗合金材料以及多晶硅金属硅化物材料(掺杂的多晶硅/金属硅化物叠层材料)。类似地，也可以采用数种方法中的任何一个形成前述材料。非限制性实例包括化学气相沉积方法和物理气相沉积方法，在本实施例中浮栅105的材料为多晶硅层。
进一步地，在所述浮栅与所述半导体衬底之间还形成有隧道氧化层。示例性地，隧道氧化层的材料可以为氧化硅，形成隧道氧化层的方法为热氧化法，形成的隧道氧化层的厚度在几十埃左右，在一个示例中，所述隧道氧化层的厚度为80埃至110埃。
还包括浅沟槽隔离结构101，其形成在相邻的所述浮栅105之间的所述半导体衬底100中，其顶面与所述半导体衬底100的顶面齐平。
还包括栅间介电层106，其形成在所述浅沟槽隔离结构101上和所述浮栅105上。
所述栅间介电层106可以为ONO介电层。具体的，栅间介电层106可以为氧化物-氮化物-氧化物总共三层ONO三明治结构，本领域的技术人员应当理解的是，栅间介电层106也可以为一层氮化物、或者一层氧化物、或者一层氮化物上形成一层氧化物等绝缘结构。可以使用包括但不限于：低压化学气相沉积方法、化学气相沉积方法和物理气相沉积方法形成栅间介电层106。因闪存存储器要求与浮置栅极接触的栅间介电层106须具备良好的电性，以避免在正常电压下，用来存储电荷的浮栅发生漏电或者过早崩溃的问题。
还包括控制栅107，其形成在所述栅间介电层106上，其中，所述控制栅107位于相邻所述浮栅106之间的部分呈正T形。
控制栅107的材料可以包括各个材料，所述各个材料包含但不限于：某些金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。控制栅107的材料也可以包括掺杂的多晶硅和多晶硅-锗合金材料以及多晶硅金属硅化物材料(掺杂的多晶硅/金属硅化物叠层材料)。类似地，也可以采用数种方法的任何一个形成前述材料。非限制性实例包括化学气相沉积方法和物理气相沉积方法，在本实施例中控制栅107的材料为多晶硅层。
由于正T形的控制栅和倒T形的浮栅之间的接触面积明显增大，因此提高了嵌入式闪存的耦合比，提高了器件的性能。
实施例三
本发明还提供了一种电子装置，包括实施例二所述的嵌入式闪存。或根据实施例一所述的制造方法得到的嵌入式闪存。
该电子装置包括嵌入式闪存以及与所述嵌入式闪存相连接的电子组件，其中所述嵌入式闪存包括：
半导体衬底；
多个浮栅，其形成在所述半导体衬底上，呈倒T形；
浅沟槽隔离结构，其形成在相邻的所述浮栅之间的所述半导体衬底中，其顶面与所述半导体衬底的顶面齐平；
栅间介电层，其形成在所述浅沟槽隔离结构上和所述浮栅上；
控制栅，其形成在所述栅间介电层上，其中，所述控制栅位于相邻所述浮栅之间的部分呈正T形。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述嵌入式闪存的中间产品。本发明实施例的电子装置，由于使用了上述的嵌入式闪存，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (10)
1.一种嵌入式闪存的制造方法，包括：
步骤S1：提供半导体衬底，在所述半导体衬底中形成有浅沟槽隔离结构以及通过所述浅沟槽隔离结构相隔离的若干有源区，所述浅沟槽隔离结构的顶面高于所述半导体衬底的顶面；
步骤S2：形成覆盖所述若干有源区的第一浮栅材料层，其中所述第一浮栅材料层的顶面与所述浅沟槽隔离结构的顶面齐平；
步骤S3：回蚀刻部分的所述浅沟槽隔离结构，以形成开口，其中，剩余的所述浅沟槽隔离结构的顶面高于所述半导体衬底的顶面，低于所述第一浮栅材料层的顶面；
步骤S4：沉积形成硬掩膜层，以填充所述开口；
步骤S5：去除所述第一浮栅材料层，以暴露所述半导体衬底的顶面以上的所述浅沟槽隔离结构的侧壁；
步骤S6：回蚀刻暴露的所述浅沟槽隔离结构的侧壁，以减小暴露的所述浅沟槽隔离结构的关键尺寸；
步骤S7：沉积第二浮栅材料层，以覆盖暴露的所述半导体衬底以及所述硬掩膜层，并平坦化所述第二浮栅材料层停止于所述硬掩膜层的表面上，以形成浮栅；
步骤S8：去除所述硬掩膜层和所述浅沟槽隔离结构高于所述半导体衬底的部分。
2.根据权利要求1所述的制造方法，其特征在于，在所述步骤S8之后，还包括以下步骤：
步骤S9：在所述浮栅上和所述浅沟槽隔离结构上沉积形成栅间介电层；
步骤S10：在所述栅间介电层上形成控制栅。
3.根据权利要求2所述的制造方法，其特征在于，所述浮栅为倒T形，所述控制栅位于相邻所述浮栅之间的部分为正T形。
4.根据权利要求1所述的制造方法，其特征在于，所述步骤S4包括以下步骤：
步骤S41：沉积硬掩膜材料于所述第一浮栅材料层上和所述开口内；
步骤S42：平坦化所述硬掩膜材料停止于所述第一浮栅材料层的顶面上，以形成所述硬掩膜层。
5.根据权利要求1所述的制造方法，其特征在于，在所述步骤S7中，在形成所述第二浮栅材料层之前，还包括在暴露的所述半导体衬底上以及所述硬掩膜层上沉积形成隧道氧化层的步骤。
6.根据权利要求1所述的制造方法，其特征在于，在所述步骤S6中，通过湿法刻蚀的方法实现对暴露的所述浅沟槽隔离结构的侧壁的回蚀刻。
7.根据权利要求1所述的制造方法，其特征在于，所述栅间介电层为ONO层。
8.一种嵌入式闪存，包括：
半导体衬底；
多个浮栅，其形成在所述半导体衬底上，呈倒T形；
浅沟槽隔离结构，其形成在相邻的所述浮栅之间的所述半导体衬底中，其顶面与所述半导体衬底的顶面齐平；
栅间介电层，其形成在所述浅沟槽隔离结构上和所述浮栅上；
控制栅，其形成在所述栅间介电层上，其中，所述控制栅位于相邻所述浮栅之间的部分呈正T形。
9.根据权利要求8所述的嵌入式闪存，其特征在于，在所述浮栅与所述半导体衬底之间还形成有隧道氧化层。
10.一种电子装置，其特征在于，包括嵌入式闪存以及与所述嵌入式闪存相连接的电子组件，其中所述嵌入式闪存包括：
半导体衬底；
多个浮栅，其形成在所述半导体衬底上，呈倒T形；
浅沟槽隔离结构，其形成在相邻的所述浮栅之间的所述半导体衬底中，其顶面与所述半导体衬底的顶面齐平；
栅间介电层，其形成在所述浅沟槽隔离结构上和所述浮栅上；
控制栅，其形成在所述栅间介电层上，其中，所述控制栅位于相邻所述浮栅之间的部分呈正T形。
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