CN109727984A - 嵌入式闪存及其制造方法 - Google Patents

Abstract

一种嵌入式闪存及其制造方法，该闪存包括：半导体衬底；位于所述半导体衬底内的若干间隔排列的隔离结构；位于所述半导体衬底上的浮栅层，所述浮栅层包括若干浮栅、以及位于相邻两个所述浮栅之间的露出所述隔离结构的开口，所述开口的顶端口径大于底端口径；填充在所述开口内的控制栅。本发明的技术方案中，开口的深宽比减小，提高了控制栅的填充能力，减少了控制栅内部形成空洞的可能。

Description

嵌入式闪存及其制造方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种嵌入式闪存及其制造方法。

背景技术

在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。而在存储器件中，近年来闪速存储器(flash memory，简称闪存)的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有集成度高、较快的存取速度、易于擦除和重写等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。随着半导体技术发展，对闪存有着更为广泛的应用，需要将其与其他器件区同时形成在一个芯片上，以形成嵌入式闪存。

图1是现有一种嵌入式闪存的剖面结构示意图，如图1所示，该闪存包括半导体衬底1，半导体衬底1内形成有若干间隔排列的隔离结构2。浮栅层3形成在半导体衬底1上，并包括若干浮栅30、以及位于相邻两个浮栅30之间的露出隔离结构2的开口31，控制栅4填充在开口31内。然而，经检测发现，控制栅4内常常形成有空洞40(void)，影响了闪存的性能。

发明内容

本发明要解决的技术问题是：现有嵌入式闪存的控制栅内形成有空洞。

为了解决上述问题，本发明的一个实施例提供了一种嵌入式闪存，其包括：半导体衬底；位于所述半导体衬底内的若干间隔排列的隔离结构；位于所述半导体衬底上的浮栅层，所述浮栅层包括若干浮栅、以及位于相邻两个所述浮栅之间的露出所述隔离结构的开口，所述开口的顶端口径大于底端口径；填充在所述开口内的控制栅。

可选地，所述开口为阶梯孔，并包括位于顶端的第一窗口和位于底端的第二窗口，所述第一窗口的口径大于所述第二窗口的口径。

可选地，所述第一窗口的高度与所述开口的深度之比等于(2～40)： (97～80)。

可选地，所述第一窗口与所述第二窗口口径之差、和所述开口的深度之比等于(3～20)：(97～80)。

另外，本发明还提供了一种嵌入式闪存的制作方法，其包括：提供半导体衬底；形成位于所述半导体衬底内的若干间隔排列的隔离结构；形成位于所述半导体衬底上的浮栅层，所述浮栅层包括若干浮栅、以及位于相邻两个所述浮栅之间的露出所述隔离结构的开口，所述开口的顶端口径大于底端口径；形成填充在所述开口内的控制栅。

可选地，所述开口为阶梯孔，并包括位于顶端的第一窗口和位于底端的第二窗口，所述第一窗口的口径大于所述第二窗口的口径。

可选地，所述第一窗口的高度与所述开口的深度之比等于(2～40)： (97～80)。

可选地，所述第一窗口与所述第二窗口口径之差、和所述开口的深度之比等于(3～20)：(97～80)。

可选地，所述浮栅层的形成方法包括：

形成位于所述半导体衬底上的初始浮栅层，所述初始浮栅层包括若干初始浮栅、以及位于相邻两个所述初始浮栅之间的露出所述隔离结构的初始开口；

对所述初始浮栅进行刻蚀，以形成所述浮栅层，所述初始开口经所述刻蚀后顶端口径增大形成所述第一窗口、底端口径保持不变构成所述第二窗口。

可选地，所述隔离结构的形成方法包括：

形成所述初始浮栅层之前，形成初始隔离结构，所述初始隔离结构的底端位于所述半导体衬底内、顶端突出于所述半导体衬底；

形成所述初始浮栅层之后，去除所述初始隔离结构的顶部，以使所述初始浮栅层突出于所述初始隔离结构；

对所述初始浮栅层突出于所述初始隔离结构的部分进行所述刻蚀，以形成所述浮栅层之后，去除所述初始隔离结构突出于所述半导体衬底的部分，以形成所述隔离结构。

可选地，所述刻蚀为湿法刻蚀。

可选地，所述湿法刻蚀所采用的刻蚀剂为TMAH溶液。

与现有技术相比，本发明的技术方案具有下述优点：

浮栅层中相邻两个浮栅之间的用于填充控制栅的开口露出衬底内的隔离结构，开口的顶端口径大于底端口径，即，开口呈上宽下窄的漏斗状，故开口的深宽比减小，提高了控制栅的填充能力，减少了控制栅内部形成空洞的可能。

另外，虽然本发明的技术方案中控制栅所在的开口形状相对于现有技术发生了变化，但控制栅与浮栅的相对面积仍保持不变，因此，嵌入式闪存的耦合率保持不变。

通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征、方面及其优点将会变得清楚。

附图说明

附图构成本说明书的一部分，其描述了本发明的示例性实施例，并且连同说明书一起用于解释本发明的原理，在附图中：

图1是现有一种嵌入式闪存的剖面结构示意图；

图2是本发明的一个实施例中嵌入式闪存的剖面结构示意图；

图3是本发明的一个实施例中嵌入式闪存的制作流程图；

图4至图10是本发明的一个实施例中嵌入式闪存在不同制作阶段的剖面结构示意图。

具体实施方式

承上所述，本发明要解决的技术问题是：现有嵌入式闪存的控制栅内形成有空洞。

为了解决该问题，本发明提供了一种改进的嵌入式闪存，其相邻两个浮栅之间的用于填充控制栅的开口的顶端口径大于底端口径，即，开口呈上宽下窄的漏斗状，故开口的深宽比减小，提高了控制栅的填充能力，减少了控制栅内部形成空洞的可能。

现在将参照附图来详细描述本发明的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本发明范围的限制。

此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制，例如某些层的厚度或宽度可以相对于其他层有所夸大。

以下对示例性实施例的描述仅仅是说明性的，在任何意义上都不作为对本发明及其应用或使用的任何限制。

对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。

应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义或说明，则在随后的附图的说明中将不需要对其进行进一步讨论。

图2是本发明的一个实施例中嵌入式闪存的剖面结构示意图，如图2所示，本实施例的嵌入式闪存包括半导体衬底10，半导体衬底10 内形成有若干间隔排列的隔离结构20。浮栅层30c位于半导体衬底10 上，并包括若干浮栅30b、以及位于相邻两个浮栅30b之间的露出隔离结构20的开口31，开口31的顶端口径大于底端口径，使得开口31呈上宽下窄的漏斗状。所谓口径是指在隔离结构20排列方向上的尺寸(即图中水平方向的尺寸)。控制栅50填充在开口31内。

由于开口31的顶端口径大于底端口径，即，开口31呈上宽下窄的漏斗状，故开口31的深宽比减小，提高了控制栅50的填充能力，减少了控制栅50内部形成空洞的可能。

另外，虽然本发明的技术方案中控制栅50所在的开口31形状相对于现有技术发生了变化，但控制栅50与浮栅30b的相对面积仍保持不变，因此，嵌入式闪存的耦合率(coupling ratio)保持不变。

进一步地，在本实施例中，开口31为阶梯孔，其包括位于顶端的第一窗口K1和位于底端的第二窗口K2，第一窗口K1的口径大于第二窗口K2的口径，在第一窗口K1和第二窗口K2的临界位置形成有台阶。

更进一步地，第一窗口K1、第二窗口K2的截面均为矩形，使得开口31呈T字形，相适应的，控制栅50也呈T字形。当然，在本实施例的变换例中，第一窗口K1、第二窗口K2的截面也可以设置为其他形状，如倒锥形。另外，第二窗口K1的侧壁也可以设置为弧形。需说明的是，在本发明的技术方案中，对第一窗口K1、第二窗口K2的截面形状并没有具体限制要求，只要第一窗口K1的口径大致大于第二窗口K2的口径即可。

在本实施例中，第一窗口K1的高度与开口31的深度之比等于 (2～40)：(97～80)，第一窗口K1与第二窗口K2口径之差、和开口31 的深度之比等于(3～20)：(97～80)。

在本实施例中，隔离结构20为浅沟槽隔离结构，浮栅30b、控制栅 50的材料为多晶硅。在本实施例的变换例中，隔离结构20为LOCOS (Local Oxidation of Silicon)隔离结构。

在本实施例中，嵌入式闪存还包括ONO层40，其覆盖于浮栅30b 的上表面，以及开口31的底壁和侧壁，控制栅50与浮栅30b被侧壁上的ONO层40隔开。浮栅30b与半导体衬底10之间被氧化物层11隔开，具体地，氧化物层11作为栅介质层，可以为氧化硅。

图3是本发明的一个实施例中嵌入式闪存的制作流程图，图4至图10、图2是本发明的一个实施例中嵌入式闪存在不同制作阶段的剖面结构示意图，下面结合图2至图10对本实施例嵌入式闪存的制作方法做详细介绍。

首先，执行图3中的步骤S1，结合图4至图5所示，提供半导体衬底10，形成初始隔离结构20a，初始隔离结构20a的底端位于半导体衬底10内、顶端突出于半导体衬底10。即，初始隔离结构20a仅有部分埋设于半导体衬底10内，另一部分露于半导体衬底10之外。

在本实施例中，初始隔离结构20a为浅沟槽隔离结构(即STI)，其形成方法包括：

首先，参考图4，在半导体衬底10上形成氧化物层11、位于氧化物层11上的氮化物层12以及位于氮化物层12上的图形化光刻胶层(未图示)，该图形化光刻胶层具有用于定义初始隔离结构20a位置的窗口，具体地，氧化物层11可以为氧化硅，其可以通过氧化工艺形成，氮化物层12可以为氮化硅，其可以通过化学气相沉积、原子层沉积等工艺形成；

然后，以该图形化光刻胶层为掩膜，对氮化物层12和氧化物层11 进行刻蚀，以形成贯穿氮化物层12和氧化物层11的沟槽(未标识)；

接着，去除该图形化光刻胶层之后，以氮化物层12为掩膜进行刻蚀，以在半导体衬底10内形成浅沟槽(未标识)；形成覆盖氮化物层12 并填满该浅沟槽的绝缘材料层，具体地，该绝缘材料层可以为氧化硅；

然后，对该绝缘材料层进行平坦化处理，以去除超出氮化物层12 上表面的绝缘材料层，剩余的残留在该浅沟槽以及沟槽内的绝缘材料层形成初始隔离结构20a，具体地，所述平坦化处理可以为化学机械研磨、回刻蚀等；

接着，参考图4至图5，去除氮化物层12，初始隔离结构20a突出于氧化物层11。

需说明的是，在本发明的技术方案中，初始隔离结构20a的形成方法并不应局限于所给实施例，例如，其还可以利用硅局部氧化隔离 (LOCOS)技术形成。

然后，执行图3中的步骤S2，结合图6至图7所示，形成位于半导体衬底10上的初始浮栅层30，初始浮栅层30包括若干初始浮栅 30a、以及位于相邻两个初始浮栅30a之间的初始开口31a，初始隔离结构20a突出于半导体衬底10的部分位于初始开口31a内。即，各个初始浮栅30a彼此之间被初始隔离结构20a分隔开来。

在本实施例中，初始浮栅30a的上表面与初始隔离结构20a的上表面齐平，初始浮栅层30的形成方法包括：如图6所示，形成位于半导体衬底10上并覆盖初始隔离结构20a上表面的初始浮栅材料层300，初始浮栅材料层300的上表面呈现凹凸不平的形貌，具体地，初始浮栅材料层300的材料为多晶硅；结合图6至图7所示，对初始浮栅材料层300 进行平坦化处理，直至露出初始隔离结构20a，经所述平坦化处理之后，多余的初始浮栅材料层300被去除，剩余的初始浮栅材料层300构成初始浮栅层30，所述平坦化处理可以为化学机械研磨、回刻蚀等。

在本实施例的变换例中，步骤S1和S2也可以颠倒过来，即，先形成位于半导体衬底10上的初始浮栅层30，再形成初始隔离结构20a。具体地，先在半导体衬底10上形成浮栅材料层，对该浮栅材料层进行刻蚀以形成初始浮栅层。然后，对初始开口31a下方的半导体衬底10 进行刻蚀，以在半导体衬底10内形成沟槽。接着，向该沟槽和初始开口31a内填充绝缘材料形成初始隔离结构20a。

接着，执行图3中的步骤S3，结合图7至图8所示，去除初始隔离结构20a的顶部，以使初始浮栅层30突出于初始隔离结构20a。即，初始隔离结构20a的顶部被去除之后，其上表面低于初始浮栅层30的上表面。

在本实施例中，初始隔离结构20a的顶部去除方法为湿法刻蚀，所采用刻蚀剂为氢氟酸溶液或BOE(Buffer Oxide Etch)溶液。当然，在其它实施例中，也可以干法刻蚀的方法来去除初始隔离结构20a的顶部。

在本实施例中，在本步骤中，初始隔离结构20a被去除部分的厚度 h占初始浮栅30a厚度的5％至60％。

然后，执行图3中的步骤S4，结合图8至图9所示，对初始浮栅层30突出于初始隔离结构20a的部分进行刻蚀(被刻蚀去除的部分如图9中虚线所示的部分)，以形成浮栅层30c。

浮栅层30c包括若干浮栅30b、以及位于相邻两个浮栅30b之间的开口31。开口31为阶梯孔，并包括位于顶端(即图中的上端)的第一窗口K1和位于底端(即图中的下端)的第二窗口K2，初始隔离结构 20a突出于半导体衬底10的部分位于第二窗口K2内。第一窗口K1的口径大于第二窗口K2的口径，因而在第一窗口K1和第二窗口K2的临界位置形成有台阶，且开口31的顶端口径大于底端口径。

以初始隔离结构20a的上表面所在表面(图中双点划线所示)为界，浮栅30b视作两部分组成，上部分为高于初始隔离结构20a上表面的部分，下部分为低于初始隔离结构20a上表面的部分。相邻两个浮栅30b 之间的所述上部分之间的间隔为第一窗口K1，相邻两个浮栅30b之间的所述下部分之间的间隔为第二窗口K2。

由上述形成方法可知，本实施例开口31的形成原理为：先形成口径等于第二窗口K2的初始开口31a，然后通过本步骤的所述刻蚀增大初始开口31a的顶端口径，使得初始开口31a中口径增大的部分构成第一窗口K1，而口径保持不变的部分构成第二窗口K2。

进一步地，在本实施例中，第一窗口K1、第二窗口K2的截面均为矩形，使得开口31呈T字形。当然，在本实施例的变换例中，第一窗口K1、第二窗口K2的截面也可以设置为其他形状，如倒锥形。另外，第二窗口K1的侧壁也可以设置为弧形。需说明的是，在本发明的技术方案中，对第一窗口K1、第二窗口K2的截面形状并没有具体限制，只要第一窗口K1的口径大致大于第二窗口K2的口径即可。

在本实施例中，对初始浮栅层30突出于初始隔离结构20a的部分进行刻蚀的方法为湿法刻蚀。所述湿法刻蚀为各向同性刻蚀，如图中虚线所示的部分所示，经刻蚀之后，初始浮栅层30的上表层，以及初始浮栅层30突出于初始隔离结构20a的部分的侧壁均会被刻蚀，使得初始浮栅层30不仅被减薄，而且，初始开口31a的口径增大。

另外，在湿法刻蚀过程中，由于初始浮栅层30未突出于初始隔离结构20a的部分被初始隔离结构20a覆盖住，故初始浮栅层30未突出于初始隔离结构20a的部分不会被刻蚀剂刻蚀，使得初始开口31a中仅有顶端口径增大，而底端口径保持不变。

由此可见，在本实施例的技术方案中，通过先湿法刻蚀(下文称之为第一湿法刻蚀)去除初始隔离结构20a的顶部，以使初始浮栅层30 突出于初始隔离结构20a，然后再进行本步骤的所述湿法刻蚀(下文称之为第二湿法刻蚀)，以在相邻两个浮栅30b之间形成顶端口径比底端口径更大的开口31，并定义出开口31中第一窗口K1的高度。由于所述第一湿法刻蚀很容易控制初始隔离结构20a的顶部去除量，所述第二湿法刻蚀很容易控制初始浮栅层30的去除厚度，因此能够简单、可靠地获得设定尺寸(包括深度和口径)的第一窗口K1以及开口31。

进一步地，在本实施例中，所述湿法刻蚀所采用的刻蚀剂为 TMAH(四甲基氢氧化铵)溶液，初始浮栅层30中被减薄部分的厚度 d占初始浮栅30a厚度的3％至20％(初始浮栅层30突出于初始隔离结构20a的部分的侧壁在图中水平方向上的刻蚀量也占初始浮栅30a厚度的3％至20％)。根据前面所述的第一窗口K1、第二窗口K2形成方法，以及承前所述的初始隔离结构20a被去除部分的厚度h占初始浮栅30a 厚度的5％至60％可知，在本实施例中，第一窗口K1的高度与开口31 的深度之比等于(2～40)：(97～80)，第一窗口K1与第二窗口K2口径之差、和开口31的深度之比等于(3～20)：(97～80)。

接着，执行图3中的步骤S5，结合图9至图10所示，去除初始隔离结构20a突出于半导体衬底10的部分，以形成隔离结构20，开口 31露出隔离结构20。

在本实施例中，去除初始隔离结构20a突出于半导体衬底10的部分的方法为湿法刻蚀，所采用刻蚀剂为氢氟酸溶液或BOE(Buffer Oxide Etch)溶液。

最后，执行图3中的步骤S6，形成填充在开口31内的控制栅。

在本实施例中，在形成控制栅之前，形成ONO(Oxide-Nitride-Oxide) 层，ONO层覆盖于浮栅层30c的上表面，并覆盖开口31的底壁和侧壁。 ONO层的形成方法可以为化学气相沉积、原子层沉积等等。

在本实施例中，通过在炉管内热生长的方式在开口31内形成控制栅。

由于开口31的顶端口径大于底端口径，即，开口31呈上宽下窄的漏斗状，故开口31的深宽比减小，提高了控制栅的填充能力，减少了控制栅内部形成空洞的可能。

控制栅的填充能力直接受开口31的深宽比影响，经研究发现，当开口31依据本实施例的下述参数(在前面步骤S3至S4中已经提及) 获得深宽比时，能够在最大程度地改善控制栅内部形成空洞的问题的同时，尽可能减少上述步骤S3中初始隔离结构20a被去除部分的厚度，并减少上述步骤S4中初始浮栅层30中被减薄部分的厚度：第一窗口 K1的高度与开口31的深度之比等于(2～40)：(97～80)，第一窗口K1 与第二窗口K2口径之差、和开口31的深度之比等于(3～20)：(97～80)。

另外，虽然本发明的技术方案中控制栅所在的开口31形状相对于现有技术发生了变化，但控制栅与浮栅30b的相对面积仍保持不变，因此，嵌入式闪存的耦合率(couplingratio)保持不变。

需说明的是，在本发明的技术方案中，在相邻两个浮栅之间形成上宽下窄的开口的方法并不应局限于所给实施例。例如，在本实施例的变换例中，形成初始浮栅层之后，直接去除初始隔离结构超出半导体衬底的部分以形成隔离结构，相邻两个初始浮栅之间的初始开口露出隔离结构，然后，去除初始浮栅层的顶端边角，以使初始开口的顶端口径增大，从而形成上宽下窄的开口。

至此，已经详细描述了根据本发明实施例的半导体装置及其制造方法。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节，本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。另外，本说明书公开所教导的各实施例可以自由组合。本领域的技术人员应该理解，可以对上面说明的实施例进行多种修改而不脱离如所附权利要求限定的本发明的精神和范围。

Claims (12)

1.一种嵌入式闪存，其特征在于，包括：

半导体衬底；

位于所述半导体衬底内的若干间隔排列的隔离结构；

位于所述半导体衬底上的浮栅层，所述浮栅层包括若干浮栅、以及位于相邻两个所述浮栅之间的露出所述隔离结构的开口，所述开口的顶端口径大于底端口径；

填充在所述开口内的控制栅。

2.如权利要求1所述的嵌入式闪存，其特征在于，所述开口为阶梯孔，并包括位于顶端的第一窗口和位于底端的第二窗口，所述第一窗口的口径大于所述第二窗口的口径。

3.如权利要求2所述的嵌入式闪存，其特征在于，所述第一窗口的高度与所述开口的深度之比等于(2～40)：(97～80)。

4.如权利要求2所述的嵌入式闪存，其特征在于，所述第一窗口与所述第二窗口口径之差、和所述开口的深度之比等于(3～20)：(97～80)。

5.一种嵌入式闪存的制作方法，其特征在于，包括：

提供半导体衬底；

形成位于所述半导体衬底内的若干间隔排列的隔离结构；

形成位于所述半导体衬底上的浮栅层，所述浮栅层包括若干浮栅、以及位于相邻两个所述浮栅之间的露出所述隔离结构的开口，所述开口的顶端口径大于底端口径；

形成填充在所述开口内的控制栅。

6.如权利要求5所述的制作方法，其特征在于，所述开口为阶梯孔，并包括位于顶端的第一窗口和位于底端的第二窗口，所述第一窗口的口径大于所述第二窗口的口径。

7.如权利要求6所述的制作方法，其特征在于，所述第一窗口的高度与所述开口的深度之比等于(2～40)：(97～80)。

8.如权利要求6所述的制作方法，其特征在于，所述第一窗口与所述第二窗口口径之差、和所述开口的深度之比等于(3～20)：(97～80)。

9.如权利要求6所述的制作方法，其特征在于，所述浮栅层的形成方法包括：

形成位于所述半导体衬底上的初始浮栅层，所述初始浮栅层包括若干初始浮栅、以及位于相邻两个所述初始浮栅之间的露出所述隔离结构的初始开口；

对所述初始浮栅进行刻蚀，以形成所述浮栅层，所述初始开口经所述刻蚀后顶端口径增大形成所述第一窗口、底端口径保持不变构成所述第二窗口。

10.如权利要求9所述的制作方法，其特征在于，所述隔离结构的形成方法包括：

形成所述初始浮栅层之前，形成初始隔离结构，所述初始隔离结构的底端位于所述半导体衬底内、顶端突出于所述半导体衬底；

形成所述初始浮栅层之后，去除所述初始隔离结构的顶部，以使所述初始浮栅层突出于所述初始隔离结构；

对所述初始浮栅层突出于所述初始隔离结构的部分进行所述刻蚀，以形成所述浮栅层之后，去除所述初始隔离结构突出于所述半导体衬底的部分，以形成所述隔离结构。

11.如权利要求10所述的制作方法，其特征在于，所述刻蚀为湿法刻蚀。

12.如权利要求11所述的制作方法，其特征在于，所述湿法刻蚀所采用的刻蚀剂为TMAH溶液。