JPH1050963A - トレンチ構造の均一に切除されたフィルを形成する方法 - Google Patents
トレンチ構造の均一に切除されたフィルを形成する方法Info
- Publication number
- JPH1050963A JPH1050963A JP9121359A JP12135997A JPH1050963A JP H1050963 A JPH1050963 A JP H1050963A JP 9121359 A JP9121359 A JP 9121359A JP 12135997 A JP12135997 A JP 12135997A JP H1050963 A JPH1050963 A JP H1050963A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- fill material
- layer
- sacrificial layer
- fill
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 40
- 238000005530 etching Methods 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 6
- 239000010703 silicon Substances 0.000 claims abstract description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 5
- 239000000463 material Substances 0.000 claims description 21
- 239000011248 coating agent Substances 0.000 claims description 11
- 238000000576 coating method Methods 0.000 claims description 11
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 3
- 238000009966 trimming Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 44
- 238000001039 wet etching Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000002679 ablation Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000004377 microelectronic Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 241000252506 Characiformes Species 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000003085 diluting agent Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000000265 homogenisation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/05—Etch and refill
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Element Separation (AREA)
- Semiconductor Memories (AREA)
- Drying Of Semiconductors (AREA)
- ing And Chemical Polishing (AREA)
- Weting (AREA)
Abstract
ション技術を必要とせずにトレンチ構造の均一に切除さ
れたフィルを形成する方法を提供する。 【解決手段】 基板上に少なくとも1つの犠牲層を有す
る初期構造を準備し、前記犠牲層からフィル材料を除去
するために、但し該犠牲層の界面の下には達しないよう
に前記フィル材料を等方性エッチングし、フィル材料の
突出スタッドを残すためにフィル材料に対して選択的な
等方性エッチングにより前記犠牲層を除去し、かつ前記
トレンチの各々に均一な深さを生じるために前記ウエー
ハに対して高選択性であるエッチングによりフィル材料
の突出スタッドを等方性エッチングする。
Description
ウエーハのような半導体基板にマイクロエレクトロニッ
ク回路の製造、詳細には非プレーナ表面から出発して如
何なる中間的もしくは最終的プラナリゼーション技術を
必要とせずに均一なトレンチフィル凹所を達成するする
方法に関する。
マイクロエレクトロニックデバイスを製造する際には、
しばしば不均一な凹所トレンチフィルに対する必要性が
ある。このような構造の適用は、高度のダイナミック・
ランダム・アクセス・メモリー(DRAM)構造におけ
るトレンチキャパシタのポリシリコンフィルを含む。こ
のようなポリシリコンフィルの凹所は、例えばウエーハ
表面(即ち活性領域)近くのカラーアイソレーションを
行うため、又は高濃度ドープされた層を形成するために
必要である。
l recess process)は、均一化するためにウエーハ表面
の予めのプラナリゼーションを必要とする。従来の技術
においては、表面の均一性は無視され、ウエーハ及び異
なったチップ領域上の重要な変動を伴う不均一切除法が
行われたか、又は切除法を実施する前にプレーナ(plan
ar)表面を補償するために数工程が実施されねばならな
かった。これは例えばフィルを隣接した層まで研磨する
化学機械的研磨(CMP)工程、引き続いての隣接した
層のエッチング及び下にある層まで研磨しプレーナ表面
を確保する最終的CMP工程からなる一連の工程であ
る。この方法は、数回の水洗浄工程並びにむしろ冗長な
工程シーケンスを含む。
は、予めのプラナリゼーション工程を必要とせずに、均
一なトレンチフィル凹所を形成するための新規方法を提
供することである。
的又は最終的プラナリゼーション技術を必要とせずにプ
レーナウエーハ表面を維持する均一に切除されたトレン
チ構造のフィル形成する方法を提供することである。
り解決される。本発明は、所望の凹所深さの2倍よりも
小さい少なくとも1つの寸法を有する均一に切除された
トレンチ構造のフィルを得るための方法を提供する。本
発明は、高い選択性及び犠牲層の存在を基礎とする。唯
一の構成上の必要性は、全てのトレンチは少なくとも凹
所深さの2倍よりも小さい1つの寸法を有するべきこと
である。この必要性は、例えばDRAMトレンチキャパ
シタ構造において満足される。
その他の目的、態様及び利点を詳細に説明する。
レーナウエーハ基板10からなる構造が示されている。
該ウエーハ基板10はシリコンであり、かつ層11及び
12は例えばそれぞれ犠牲層としての酸化物もしくはシ
リカガラス及び窒化ケイ素であってよい。図1におい
て、左側の図面は右側の図面とは層11の非プレーナ表
面を表す層11の厚さが異なっている。層11及び12
は両者ともトレンチ形成[例えば反応性イオンエッチン
グ(RIE)のような非等方性乾式エッチングを使用す
る]のためのマスク及びまた以下に説明するような引き
続いての等方性エッチング[例えば湿式エッチング又は
化学的乾式エッチング(CDE)]のためのバリア層と
して働く。層11及び12は単一層、二重層又は3重以
上の層からなる多重層であってもよい。以下の記載にお
いては、二重層であると仮定する。
ウエーハ基板の塊状シリコンとトレンチ境界面(side w
all)の間に境界面不動態層14、例えば(再酸化され
た)窒化シリコンを形成する。フィル15及びウエーハ
基板10の材料に依存して、ウエーハ基板10に対して
フィル15の選択的エッチングを行うためにフィル15
が必要となることもある。フィル15は、例えばポリシ
リコン又はフォトレジストであってもよい。不動態層1
4は実際には多重の層であってもよいことに留意すべき
である。
あるが、層11はトレンチエッチング(即ち例えば腐食
により惹起される)前又は後では不均一な厚さ(図示の
ように)を有していてもよい。更に、フィル15は幾分
かの過剰充填状態で完全にトレンチ13内に充満してお
り、かつ、フィルは後で切除されべき少なくともトレン
チの上面部分には空所もしくはシームを有していないも
のと仮定する。層11を覆う充填被膜15aの厚さは基
本的には最小のトレンチ寸法及び幾分かの過剰充填のた
めの必要性によって決定される。充填被膜15aの表面
トポグラフィーは、例えばエッチングマスク11の腐食
又は被膜の析出における微細負荷(microloading)に基
づき非プレーナであってもよい。
上面上の充填被膜15aをその下の層11(又は層11
の上面の層14)まで高い選択性をもって等方性エッチ
ングする。この等方性エッチングは、湿式エッチング
(即ちタンクツール又はスピンエッチングツール)とし
て又はCDEにより実施することができる。エッチング
速度及びエッチング時間は、被膜15aは層11から除
去されるが、但しそれぞれ層11と12の間、又は層1
1とウエーハ10の間の界面の下までエッチングされな
いように調整すべきである。層11の最小厚さは、第一
にはそのトレンチエッチングマスクとして使用するため
の要求により決定される。しかしながら、前記の基準が
満足されることを保証するために、層11のより大きな
厚さを選択することもできる。
トレンチフィル15に対して選択的に等方性エッチング
により除去する。トレンチ境界面被膜14が存在し、層
11を覆っている場合には、この境界面は層11をエッ
チングする前に除去するべきである。このエッチングは
湿式エッチング又はCDEにより実施することができ
る。結果として、上面層12と共に、残留構造の表面の
上にトレンチフィル15の小さなスタッドが残るべきで
ある。次の工程における最も良好な結果のためには、全
てのフィルスタッド表面地点は、残留構造、即ち層12
の表面に上にあるべきである。
を実施する。この工程も等方性エッチングであるが、こ
の場合には表面層12及び境界面フィル14に対して、
又は選択的に、基板10の大部分に対して選択である
(この場合には、層11をウエーハ基板材料に対して選
択的にエッチングすることができなければ、層12のみ
が必要とされる)。全ての凹所は、図4に示されている
ように、トレンチの最小寸法が凹所深さよりも小さい
か、それと同じかないしその2倍である場合には、均一
な深さを有するべきである。凹所深さはエッチング速度
及びエッチング時間により決定される。最終結果は図5
に示されている。
機械的研磨(CMP)を適用することも可能である。例
えば図3に示されている工程後の残留したフィルスタッ
ドは、最終的トレンチフィル切除の前にCPMの手段に
より除去することができる。
合物(“Piranha”)により又はCDEによりエッチン
グされるレジスト(フォトレジスト)であってもよい。
犠牲層は12は、濃縮した緩衝フッ化水素酸(BHF)
によりエッチングすることができる。このことは、トレ
ンチの上方部分にのみ予め析出した境界面をエッチング
するためにトレンチの下方部分を均一に覆うエッチング
マスクにおいて適用される。
ン目的のための酸化ケイ素であってもよい。この場合に
は、フィルに対して選択的のエッチングすることができ
る異なった犠牲層が必要となるか、又はフィルの選択的
エッチングのために境界面不動態化層を設けることが必
要となる。
縮した形又は緩衝した形もしくは両者の形の任意の希釈
剤中のフッ化水素酸であってもよい。
Hの他に硝酸とフッ化水素酸の混合物であってもよい。
性エッチングを使用することによる均一にトレンチフィ
ルを切除する簡単な方法を提供する。この方法は、予め
のプラナリゼーション技術を必要としない、従って製造
コストを著しく低下させる。
厚さ500nmを有するポリシリコン被膜を水酸化カリ
ウム(KOH)を使用して約6nm/minのエッチン
グ速度でエッチングした。エッチング時間は、厚さ20
0nmの上であって、但し厚さが700nm程度で変動
してもよいテトラエチルオルトシラン(TEOS)酸下
層11の下まで殆ど達せずに停止するように選択した。
トレンチの外側では、該層に対するエッチングの高い選
択性に基づきTEOS層11の上面で停止するようにし
た。次いで、TEO層11を緩衝したフッ化水素酸(H
F)中での湿式エッチングにより除去した。このエッチ
ングは、ポリシリコン被膜15及びその下の窒化物層1
2に対して選択的であり、その他はプレーナ窒化物表面
上の種々の高さを有するポリシリコンフィルの小さなス
タッドを生じた。このタイミングは、周囲の材料に対し
て高い選択性を有するが故に重要でない。
チングにおいて、少なくともトレンチの半分であるが、
但しそれ以上には深くない選択した凹所深さまで窒化物
層12の上面からポリシリコンをエッチングした。エッ
チング剤はポリシリコンスタッドを側面並びに上面から
浸食する(図4参照)ので、該スタッドは薄くなり、最
終的には均一な深さの切除されたトレンチフィルを残し
てエッチングされた。
きたが、当業者にとっては、本発明は特許請求の範囲に
記載の思想及び範囲内で変更して実施できることは明ら
かである。
発構造を示す断面図である。
る。
る。
る。
る。
(11 エッチングマスク、12 上層)、 13 ト
レンチ、 14 境界面不動態層、 15 フィル、
15a 充填被膜
Claims (9)
- 【請求項1】 如何なる中間的もしくは最終的プラナリ
ゼーション技術を必要とせずにトレンチ構造の均一に切
除されたフィルを形成する方法において、 基板上に少なくとも1つの犠牲層を有する初期構造を準
備する、この際前記犠牲層は不均一であってもよく、前
記構造は更に前記犠牲層に形成されかつ前記基板内に延
びる複数のトレンチ、及び、前記犠牲層上に析出しかつ
前記トレンチを満たすフィル材料を有し、前記トレンチ
は所望の凹所深さより小さいか又は1〜2倍である最小
の寸法を有する;前記犠牲層からフィル材料を除去する
ために、但し該犠牲層の界面の下には達しないように前
記フィル材料を等方性エッチングする;フィル材料の突
出スタッドを残すためにフィル材料に対して選択的な等
方性エッチングにより前記犠牲層を除去する;及び前記
トレンチの各々に均一な深さを生じるために前記ウエー
ハに対して高選択性であるエッチングによりフィル材料
の突出スタッドを等方性エッチングする工程からなるこ
と特徴とする、トレンチ構造の均一に切除されたフィル
を形成する方法。 - 【請求項2】 前記初期構造が更に前記トレンチに前記
フィル材料を充填する前に前記トレンチ内に形成された
境界面被膜を有し、前記境界面被膜は基板に対する凹所
エッチングの選択性を補償する、請求項1記載の方法。 - 【請求項3】 前記フィル材料が前記犠牲層の上面に、
前記初期構造に付加的な不均一性を付加する不均一な層
を形成する、請求項1記載の方法。 - 【請求項4】 如何なる中間的もしくは最終的プラナリ
ゼーション技術を必要とせずにトレンチ構造の均一に切
除されたフィルを形成する方法において、 基板上に少なくとも1つの犠牲層を形成する、この際前
記犠牲層は不均一であってもよい;前記犠牲層内にかつ
前記基板内に延びる複数のトレンチを形成する、前記ト
レンチは所望の凹所深さより小さいか又は1〜2倍であ
る最小の寸法を有する;前記犠牲層上にフィル材料を析
出させかつ前記トレンチを充満させる;前記犠牲層から
フィル材料を除去するために、但し該犠牲層の界面の下
には達しないように前記フィル材料を等方性エッチング
する;フィル材料の突出スタッドを残すためにフィル材
料に対して選択的な等方性エッチングにより前記犠牲層
を除去する;及び前記トレンチの各々に均一な深さを生
じるために前記ウエーハに対して高選択性であるエッチ
ングによりフィル材料の突出スタッドを等方性エッチン
グする工程からなること特徴とする、トレンチ構造の均
一に切除されたフィルを形成する方法。 - 【請求項5】 更に、前記基板上に前記犠牲層を形成す
る前に前記基板上に絶縁層を析出させる工程を含み、そ
の際前記フィル材料を等方性エッチングする工程は前記
フィル材料内で行われるが、前記犠牲層と前記絶縁層の
間の界面の下は除去しない、請求項4記載の方法。 - 【請求項6】 前記基板がシリコンでありかつ前記絶縁
層が窒化ケイ素であり、前記窒化ケイ素層が実質的にプ
レーナである、請求項5記載の方法。 - 【請求項7】 前記犠牲層がテトラエチルオルトシラン
(TEOS)酸化層であり、かつ前記フィル材料がポリ
シリコンであり、その際前記フィル材料を等方性エッチ
ングする前記工程を、該エッチングが前記窒化ケイ素層
の到達する前に停止するように選択されたエッチング時
間だけ水酸化カリウムで実施する、請求項6記載の方
法。 - 【請求項8】 前記犠牲層を除去する前記工程を緩衝し
たフッ化水素酸で実施する、請求項7記載の方法。 - 【請求項9】 更に、前記トレンチに前記フィル材料を
充填する前に前記境界面被膜を形成する工程を含み、前
記境界面被膜が突出スタッドを等方性エッチングする工
程の間基板に対する凹所エッチングの選択性を補償す
る、請求項4記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/648,791 US5683945A (en) | 1996-05-16 | 1996-05-16 | Uniform trench fill recess by means of isotropic etching |
US08/648791 | 1996-05-16 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1050963A true JPH1050963A (ja) | 1998-02-20 |
Family
ID=24602261
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9121359A Pending JPH1050963A (ja) | 1996-05-16 | 1997-05-13 | トレンチ構造の均一に切除されたフィルを形成する方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5683945A (ja) |
EP (1) | EP0810650A3 (ja) |
JP (1) | JPH1050963A (ja) |
TW (1) | TW339459B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003505884A (ja) * | 1999-07-26 | 2003-02-12 | インフィニオン テクノロジーズ ノース アメリカ コーポレイション | 改善した埋込ストラップポリエッチバック法 |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SE520115C2 (sv) * | 1997-03-26 | 2003-05-27 | Ericsson Telefon Ab L M | Diken med plan ovansida |
US6232233B1 (en) * | 1997-09-30 | 2001-05-15 | Siemens Aktiengesellschaft | Methods for performing planarization and recess etches and apparatus therefor |
US6686283B1 (en) * | 1999-02-05 | 2004-02-03 | Texas Instruments Incorporated | Shallow trench isolation planarization using self aligned isotropic etch |
US6271143B1 (en) * | 1999-05-06 | 2001-08-07 | Motorola, Inc. | Method for preventing trench fill erosion |
US6387810B2 (en) * | 1999-06-28 | 2002-05-14 | International Business Machines Corporation | Method for homogenizing device parameters through photoresist planarization |
US6482716B1 (en) * | 2000-01-11 | 2002-11-19 | Infineon Technologies North America Corp. | Uniform recess depth of recessed resist layers in trench structure |
KR100520222B1 (ko) * | 2003-06-23 | 2005-10-11 | 삼성전자주식회사 | 반도체 소자에서의 듀얼 게이트 산화막 구조 및 그에 따른형성방법 |
KR100536604B1 (ko) * | 2003-08-14 | 2005-12-14 | 삼성전자주식회사 | 고밀도 플라즈마 증착법을 이용한 갭필 방법 |
US7833872B2 (en) * | 2007-10-31 | 2010-11-16 | International Business Machines Corporation | Uniform recess of a material in a trench independent of incoming topography |
TWI440190B (zh) * | 2009-09-11 | 2014-06-01 | Inotera Memories Inc | 堆疊式隨機動態存取記憶體之雙面電容之製造方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3129558A1 (de) * | 1980-07-28 | 1982-03-18 | Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa | Verfahren zur herstellung einer integrierten halbleiterschaltung |
JPS58220445A (ja) * | 1982-06-16 | 1983-12-22 | Toshiba Corp | 半導体集積回路の製造方法 |
SE8603126L (sv) * | 1985-08-05 | 1987-02-06 | Rca Corp | Cmos-integrerad krets och metod att tillverka en sadan |
US5480832A (en) * | 1991-10-14 | 1996-01-02 | Nippondenso Co., Ltd. | Method for fabrication of semiconductor device |
US5229316A (en) * | 1992-04-16 | 1993-07-20 | Micron Technology, Inc. | Semiconductor processing method for forming substrate isolation trenches |
US5270265A (en) * | 1992-09-01 | 1993-12-14 | Harris Corporation | Stress relief technique of removing oxide from surface of trench-patterned semiconductor-on-insulator structure |
KR0133264B1 (ko) * | 1992-12-22 | 1998-04-16 | 사또오 후미오 | 반도체 장치의 제조방법 |
US5422294A (en) * | 1993-05-03 | 1995-06-06 | Noble, Jr.; Wendell P. | Method of making a trench capacitor field shield with sidewall contact |
US5406515A (en) * | 1993-12-01 | 1995-04-11 | International Business Machines Corporation | Method for fabricating low leakage substrate plate trench DRAM cells and devices formed thereby |
-
1996
- 1996-05-16 US US08/648,791 patent/US5683945A/en not_active Expired - Lifetime
-
1997
- 1997-04-16 EP EP97106271A patent/EP0810650A3/en not_active Ceased
- 1997-05-13 JP JP9121359A patent/JPH1050963A/ja active Pending
- 1997-05-16 TW TW086106568A patent/TW339459B/zh not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003505884A (ja) * | 1999-07-26 | 2003-02-12 | インフィニオン テクノロジーズ ノース アメリカ コーポレイション | 改善した埋込ストラップポリエッチバック法 |
Also Published As
Publication number | Publication date |
---|---|
US5683945A (en) | 1997-11-04 |
EP0810650A3 (en) | 1998-03-18 |
EP0810650A2 (en) | 1997-12-03 |
TW339459B (en) | 1998-09-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5811315A (en) | Method of forming and planarizing deep isolation trenches in a silicon-on-insulator (SOI) structure | |
KR100268744B1 (ko) | 표면을 보다 매끄럽게 하는 산화물 스트립 방법 | |
US20020086497A1 (en) | Beaker shape trench with nitride pull-back for STI | |
US5776808A (en) | Pad stack with a poly SI etch stop for TEOS mask removal with RIE | |
US5663107A (en) | Global planarization using self aligned polishing or spacer technique and isotropic etch process | |
US6103635A (en) | Trench forming process and integrated circuit device including a trench | |
US5262346A (en) | Nitride polish stop for forming SOI wafers | |
US6063657A (en) | Method of forming a buried strap in a DRAM | |
JPH06140501A (ja) | 半導体装置およびその製造方法 | |
US6395620B1 (en) | Method for forming a planar surface over low density field areas on a semiconductor wafer | |
US6110792A (en) | Method for making DRAM capacitor strap | |
JPH1050963A (ja) | トレンチ構造の均一に切除されたフィルを形成する方法 | |
US6475875B1 (en) | Shallow trench isolation elevation uniformity via insertion of a polysilicon etch layer | |
JPH11340317A (ja) | 分離構造形成方法 | |
KR100518150B1 (ko) | 정렬마크의콘트라스트를향상시킨반도체가공물및그상부에정렬마크를형성하는방법 | |
EP0954022B1 (en) | Method for providing shallow trench isolation of transistors | |
US6180489B1 (en) | Formation of finely controlled shallow trench isolation for ULSI process | |
US7339253B2 (en) | Retrograde trench isolation structures | |
US6716718B2 (en) | Method of producing a semiconductor device | |
US6613648B1 (en) | Shallow trench isolation using TEOS cap and polysilicon pullback | |
US20020004311A1 (en) | Method for forming shallow trench isolations | |
KR100224782B1 (ko) | 반도체의 소자의 소자분리 방법 | |
JPH0823027A (ja) | 半導体装置の製造方法 | |
CN107221511B (zh) | 沟槽隔离结构的制造方法 | |
JP2002343856A (ja) | 絶縁分離型半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040513 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040513 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071116 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071130 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080612 |