CN107221511B - 沟槽隔离结构的制造方法 - Google Patents

沟槽隔离结构的制造方法 Download PDF

Info

Publication number
CN107221511B
CN107221511B CN201610164223.0A CN201610164223A CN107221511B CN 107221511 B CN107221511 B CN 107221511B CN 201610164223 A CN201610164223 A CN 201610164223A CN 107221511 B CN107221511 B CN 107221511B
Authority
CN
China
Prior art keywords
dielectric material
trench
height
mask layer
patterned mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610164223.0A
Other languages
English (en)
Other versions
CN107221511A (zh
Inventor
刘士豪
廖志成
许静宜
魏云洲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Vanguard International Semiconductor Corp
Original Assignee
Vanguard International Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Vanguard International Semiconductor Corp filed Critical Vanguard International Semiconductor Corp
Priority to CN201610164223.0A priority Critical patent/CN107221511B/zh
Publication of CN107221511A publication Critical patent/CN107221511A/zh
Application granted granted Critical
Publication of CN107221511B publication Critical patent/CN107221511B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

本发明提供了一种沟槽隔离结构的制造方法，其包含提供基底，在基底上形成图案化遮罩层，利用图案化遮罩层对基底实施第一蚀刻步骤，以在基底中形成沟槽，在沟槽中与图案化遮罩层上形成介电材料，其中在图案化遮罩层上的介电材料具有第一高度，实施回蚀刻步骤，使在图案化遮罩层上的介电材料由第一高度缩减为第二高度，以及实施平坦化工艺，以去除图案化遮罩层上的介电材料，其中平坦化工艺使用研磨垫，并且在研磨垫的中心部分施加第一压力，在研磨垫的边缘部分施加第二压力，其中第二压力大于第一压力。

Description

沟槽隔离结构的制造方法
技术领域
本发明有关于半导体工艺，特别有关于一种具有较好高度均匀性(heightuniformity)的沟槽隔离结构的制造方法。
背景技术
半导体装置的隔离结构一般用来将主动区内的半导体元件例如电晶体、电阻器和电容器与位于相同的半导体基底上的相邻主动区内的半导体元件分隔开来。
目前，常用的隔离结构包含沟槽隔离结构，其中相邻的主动区通过在垂直形成于半导体基底内的沟槽中填入的隔离介电质(isolation dielectric)互相电性隔离，隔离介电质通常由二氧化硅(SiO2)制成。沟槽依据隔离区所需的图案形成于基底内，接着形成隔离介电质填入沟槽，以形成沟槽隔离结构。然而，沟槽隔离结构的高度(或厚度)均匀性通常不佳。
发明内容
为了解决上述的缺点和不足，本发明的目的在于提供一种沟槽隔离结构的制造方法。
为达到上述目的，本发明提供了一种沟槽隔离结构的制造方法，包括：
提供基底；
在该基底上形成图案化遮罩层；
利用该图案化遮罩层对该基底实施第一蚀刻步骤，以在该基底中形成沟槽；
在该沟槽中与该图案化遮罩层上形成介电材料，其中在该图案化遮罩层上的该介电材料具有第一高度；
实施回蚀刻步骤，使在该图案化遮罩层上的该介电材料由该第一高度缩减为第二高度；以及
实施平坦化工艺，以去除该图案化遮罩层上的该介电材料，其中该平坦化工艺使用研磨垫，并且在该研磨垫的中心部分施加第一压力，在该研磨垫的边缘部分施加第二压力，其中该第二压力大于该第一压力。
根据本发明所述的沟槽隔离结构的制造方法，优选地，该第一蚀刻步骤包括顶角圆化工艺，使该沟槽的侧壁与该基底的顶面之间形成圆角。
根据本发明所述的沟槽隔离结构的制造方法，优选地，该方法更包括在形成该沟槽之后及在形成该介电材料之前，对该图案化遮罩层实施后撤工艺，使该图案化遮罩层开口的宽度大于该沟槽的宽度。
根据本发明所述的沟槽隔离结构的制造方法，优选地，该方法更包括在实施该后撤工艺之后及在形成该介电材料之前，在该沟槽的侧壁及底部形成氧化物衬层的操作。
根据本发明所述的沟槽隔离结构的制造方法，优选地，该方法更包括对该氧化物衬层实施退火工艺。
根据本发明所述的沟槽隔离结构的制造方法，优选地，形成该介电材料的步骤包括实施高密度电浆化学气相沉积工艺。
根据本发明所述的沟槽隔离结构的制造方法，优选地，该回蚀刻步骤包括溅射回蚀刻工艺。
根据本发明所述的沟槽隔离结构的制造方法，优选地，该第二高度与该第一高度的差距为0.2μm-0.3μm。
根据本发明所述的沟槽隔离结构的制造方法，优选地，该方法更包括在实施该平坦化工艺之前，对该图案化遮罩层上的该介电材料实施第二蚀刻步骤。
根据本发明所述的沟槽隔离结构的制造方法，优选地，该第二蚀刻步骤包括干蚀刻工艺，且该干蚀刻工艺对该图案化遮罩层和对该介电材料的蚀刻选择比为1:20-1:25。
根据本发明所述的沟槽隔离结构的制造方法，优选地，在该第二蚀刻步骤之后，在该图案化遮罩层上的该介电材料具有第三高度，其中该第三高度为该第二高度的2％-3.5％。
根据本发明所述的沟槽隔离结构的制造方法，优选地，沿着该研磨垫边缘朝向中心点的方向延伸的该研磨垫的该边缘部分的宽度为该研磨垫半径的35％-50％。
根据本发明所述的沟槽隔离结构的制造方法，优选地，该第二压力与该第一压力的差距为30psi-40psi。
根据本发明所述的沟槽隔离结构的制造方法，优选地，该图案化遮罩层包括垫氧化层和氮化硅层，其中该氮化硅层位于该垫氧化层上方。
根据本发明所述的沟槽隔离结构的制造方法，优选地，该沟槽的深宽比介于0.375至0.5之间。
本发明的一些实施例提供了沟槽隔离结构的制造方法，包括：提供基底；在基底上形成图案化遮罩层；利用图案化遮罩层对基底实施第一蚀刻步骤，以在基底中形成沟槽；在沟槽中与图案化遮罩层上形成介电材料，其中在图案化遮罩层上的介电材料具有第一高度；实施回蚀刻步骤，使在图案化遮罩层上的介电材料由第一高度缩减为第二高度；以及实施平坦化工艺，以去除图案化遮罩层上的介电材料，其中平坦化工艺使用研磨垫，并且在研磨垫的中心部分施加第一压力，在研磨垫的边缘部分施加第二压力，其中第二压力大于第一压力。
附图说明
图1A-1K为依据本发明的一些实施例形成沟槽隔离结构的制造方法在各阶段的剖面示意图。
图2为依据本发明的一些实施例的平坦化工艺中使用的研磨垫的立体图。
主要附图标号说明：
100 沟槽隔离结构；
101 基底；
101a 沟槽；
101b 圆角；
102、112 垫氧化层；
103、113 氮化硅层；
104 遮罩层；
105 图案化光阻；
106 氧化物衬层；
107、107a1、107b1 介电材料；
107b2 突起部分；
110、120、140 蚀刻步骤；
114 图案化遮罩层；
130 回蚀刻步骤；
150 平坦化工艺；
200 研磨垫；
200a 中心部分；
200b 边缘部分；
C 中心点；
D1 深度；
E 边缘；
H1、H2、H3、h1、h2、h3 高度；
P1 第一压力；
P2 第二压力；
r、r1、r2 半径；
W1 顶部宽度；
W2 宽度。
具体实施方式
为了对本发明的技术特征、目的和有益效果有更加清楚的理解，现结合以下具体实施例及说明书附图对本发明的技术方案进行以下详细说明，然而，可轻易了解本发明实施例提供许多合适的发明概念而可实施于广泛的各种特定背景。所揭示的特定实施例仅用于说明以特定方法制作及使用本发明，并非用以局限本发明的范围。再者，在本发明实施例的图式及说明内容中使用相同的标号来表示相同或相似的部件。
请参照图1A-1K，其显示出依据本发明的一些实施例形成沟槽隔离结构100的制造方法在各阶段的剖面示意图。在图1A中，提供基底101，并通过沉积工艺(例如，物理气相沉积工艺、化学气相沉积工艺或其他合适的工艺)在基底101上形成遮罩层104。在一些实施例中，基底101可为单晶硅基底、磊晶硅基底、硅锗基底、化合物半导体基底或其他合适的基底。在一些实施例中，遮罩层104包含垫氧化层(pad oxide layer)102和氮化硅层103，且氮化硅层103位于垫氧化层102上方。在一些实施例中，氮化硅层103可以由氮氧化硅或类似的材料来取代。
请参照图1B-1C，通过微影图案化工艺，其包含光阻涂布(例如，旋转涂布(spincoating))、软烤、光罩对准、曝光、曝光后烤、光阻显影、清洗及干燥(例如，硬烤)、其他合适的图案化工艺或其组合，在遮罩层104上形成图案化光阻105，如图1B所示，图案化光阻105具有开口105a露出遮罩层104。利用图案化光阻105对遮罩层104实施蚀刻步骤(例如包含干蚀刻工艺、湿蚀刻工艺、电浆蚀刻工艺、反应性离子蚀刻工艺或其他合适的工艺)110，以在基底101上形成图案化遮罩层114(包含蚀刻后的垫氧化层112与氮化硅层113)，如图1C所示，图案化遮罩层114具有开口104a露出基底101。
请参照图1C-1D，利用图案化遮罩层114为蚀刻罩幕对基底101实施蚀刻步骤120，以在开口104a下方的基底101中形成沟槽101a，沟槽101a具有顶部宽度W1及深度D1，形成沟槽101a之后，移除图案化光阻105。在一些实施例中，深度D1约为0.8微米(μm)，但并不限定于此，可根据设计需要调整沟槽101a的深度。在本实施例中，蚀刻步骤120除了包含例如干蚀刻工艺、湿蚀刻工艺、电浆蚀刻工艺、反应性离子蚀刻工艺或其他合适的蚀刻工艺之外，更包含顶角圆化(top corner rounding，TCR)工艺，使沟槽101a的侧壁与基底101的顶面之间形成圆角101b。
如图1D所示，通过顶角圆化工艺使沟槽101a的顶角形成圆角101b，可避免沟槽101a的顶部角落过于尖锐，进而避免后续形成于沟槽101a附近的元件于操作时产生漏电流，因此，沟槽101a的顶角圆化工艺可提升元件的可靠度。再者，由于圆角101b向外突出，使沟槽101a的整体平均宽度小于顶部宽度W1，因此可提高沟槽101a的深宽比(aspectratio)。在一些实施例中，沟槽101a具有深宽比介于0.375至0.5之间。
请参照图1D-1E，对图案化遮罩层114实施后撤(pullback)工艺，以扩大图案化遮罩层114的开口104a的宽度，如图1E所示，在后撤工艺之后，图案化遮罩层114的开口104a的宽度W2大于沟槽101a的顶部宽度W1。在一些实施例中，后撤工艺为等向性蚀刻工艺(例如，湿蚀刻工艺)，因此在扩大开口104a的宽度的同时，亦会削减图案化遮罩层114的厚度。通过实施后撤工艺，可使开口104a扩大而有利于后续填充介电材料于沟槽101a中，进而降低后续填充沟槽101a的困难度。
在图1F中，透过氧化工艺(例如，热氧化法、自由基氧化法或其他合适的工艺)在沟槽101a的侧壁及底部位置形成氧化物衬层106于基底101中，并对氧化物衬层106实施退火工艺，以增加氧化物衬层106的致密度。在一些实施例中，退火工艺可为快速热退火(rapidthermal annealing，RTA)工艺。
在图1G中，通过沉积工艺(例如，物理气相沉积工艺、化学气相沉积工艺或其他合适的工艺)在沟槽101a中与图案化遮罩层114上形成介电材料107(包含沟槽101a中的介电材料107a1与图案化遮罩层114上的介电材料107b1)，介电材料107a1具有高度H1，介电材料107b1具有高度h1。在一些实施例中，此沉积工艺可为高密度电浆化学气相沉积工艺(highdensity plasma chemical vapor deposition，HDPCVD)。在一些实施例中，高度H1等于高度h1。在一些实施例中，高度H1约为1.4微米(μm)。在一些实施例中，介电材料107的材质可包含氧化物、氮化物、碳化物、其他合适的材料或前述的组合。
请参照图1G-1H，实施回蚀刻步骤130，使沟槽101a中的介电材料107a1由高度h1缩减为高度h2，使图案化遮罩层114上的介电材料107b1由高度H1缩减为高度H2，如图1H所示。在一些实施例中，回蚀刻步骤130包含溅射回蚀刻(sputter etch back)工艺，其利用氩(Ar)进行离子轰击，为一种非等向性蚀刻工艺。在一些实施例中，高度H1与高度H2的差距约为0.2微米(μm)-0.3微米(μm)。
如图1G-1H所示，通过包含溅射回蚀刻工艺的回蚀刻步骤130，能够有效缩减图案化遮罩层114上的介电材料107b1的突起部分107b2的高度，进而有利于后续移除介电材料107b1。
请参照图1H-1I，在回蚀刻步骤130之后，对图案化遮罩层114上的介电材料107b1实施蚀刻步骤140。蚀刻步骤140为对介电材料107b1具有选择性的蚀刻步骤，且蚀刻步骤140可以是干蚀刻工艺，其利用蚀刻气体例如八氟环丁烷(C4F8)和氩(Ar)进行蚀刻，且此干蚀刻工艺对图案化遮罩层114和对介电材料107b1的蚀刻选择比约为1:20-1:25。在蚀刻步骤140之后，介电材料107b1由高度H2缩减为高度H3，如图1I所示，且高度H3为高度H2的2％-3.5％。在一些实施例中，在蚀刻步骤140之后，介电材料107b1和介电材料107a1的顶表面齐平。
由于蚀刻步骤140使用的干蚀刻工艺相较于本领域常规的干蚀刻工艺(本领域常规的干蚀刻工艺对图案化遮罩层和对介电材料的蚀刻选择比约为1:7-1:8)对介电材料具有更高蚀刻选择比(etch selectivity ratio)，亦即干蚀刻工艺对介电材料107b1的蚀刻速率远大于对图案化遮罩层114的蚀刻速率，因此，蚀刻步骤140较不会对图案化遮罩层114造成损害，进而避免造成图案化遮罩层114的氮化硅层113的表面不均匀。
如图1G-1I所示，通过回蚀刻步骤130和随后的蚀刻步骤140的搭配，能够有效地缩减图案化遮罩层114上的介电材料107b1的高度，使介电材料107b1的顶表面较接近沟槽101a中的介电材料107a1的顶表面，且不会对图案化遮罩层114造成损害。
请参照图1I-1J，实施平坦化工艺150，以去除图案化遮罩层114上的介电材料107b1，并将沟槽101a中的介电材料107a1由高度h2缩减为高度h3，如图1J所示，使图案化遮罩层114的顶表面和介电材料107a1的顶表面齐平。在本实施例中，平坦化工艺150可为化学机械研磨(chemical mechanical polishing，CMP)工艺，如图2所示，其为本发明的一些实施例的平坦化工艺中使用的研磨垫200的立体图，平坦化工艺150使用研磨垫200，并且在研磨垫200的中心部分200a施加第一压力P1，在研磨垫200的边缘部分200b施加第二压力P2，且第二压力P2大于第一压力P1。在一些实施例中，沿着从研磨垫200的边缘E朝向中心点C的方向，研磨垫200的边缘部分200b的宽度r2与研磨垫200的中心部分200a的宽度r1之比例r2:r1约为1:1-7:13，即宽度r2为研磨垫200的半径r的35％-50％。在一些实施例中，第二压力P2与第一压力P1的差距为30psi-40psi。
通过在研磨垫200的边缘部分200b施加的第二压力P2大于在研磨垫200的中心部分200a施加的第一压力P1，加强对研磨垫边缘部分的压力控制(edge impress control)，进而解决本领域常规化学机械研磨工艺中研磨垫的边缘部分研磨率较差的问题，使图1J中的图案化遮罩层114的顶表面和介电材料107a1的顶表面齐平且具有较好的表面高度(或厚度)均匀性。
由于在实施平坦化工艺150之前，已实施回蚀刻步骤130和蚀刻步骤140以移除部分在图案化遮罩层114上的介电材料107b1和部分高于图案化遮罩层114的顶表面的介电材料107a1，因此，回蚀刻步骤130和蚀刻步骤140可减轻平坦化工艺150移除上述介电材料107a1和107b1的工艺负荷(process loading)。
在实施平坦化工艺150之后，对图1J中位于沟槽101a中的介电材料107a1和图案化遮罩层114包含的氮化硅层113进行高度(或厚度)的多点测量，其中对介电材料107a1的高度测量是指从介电材料107a1的表面至沟槽101a底部位置的介电材料107a1的垂直高度h3，此高度也称作沟槽阶梯高度(trench step height)。在本实施例中，通过回蚀刻步骤130、蚀刻步骤140和包含对研磨垫边缘部分加强压力控制的平坦化工艺150的搭配，实验数据显示超过介电材料107a1的平均高度三个标准差以外的测量样本数约占整体测量样本数的5％，超过氮化硅层113的平均高度三个标准差以外的测量样本数约占整体测量样本数的20.1％。在比较例中，形成沟槽隔离结构的制造方法中不包含实施例中的回蚀刻步骤130，且使用本领域公知的的平坦化工艺(亦即施加于研磨垫中心与研磨垫边缘的压力一致)，实验数据显示超过介电材料107a1的平均高度三个标准差以外的测量样本数约占整体测量样本数的10.1％，超过图案化遮罩层的氮化硅层的平均高度三个标准差以外的测量样本数约占整体测量样本数的38.7％。
由本实施例和比较例可得知，通过回蚀刻步骤130、蚀刻步骤140和包含对研磨垫边缘部分加强压力控制的平坦化工艺150的搭配，可降低超过沟槽101a内的介电材料107a1的平均高度三个标准差以外的测量样本数和超过图案化遮罩层114的氮化硅层113的平均高度三个标准差以外的测量样本数占整体测量样本数的比例，亦即在本实施例中，在测量范围内任一点的沟槽101a内的介电材料107a1的高度较接近其平均高度，在测量范围内任一点的氮化硅层113的高度较接近其平均高度。也就是说，沟槽101a内的介电材料107a1的沟槽阶梯高度和图案化遮罩层114包含的氮化硅层113的厚度具有较好的均匀性。
请参照图1J-1K，移除图案化遮罩层114，以完成沟槽隔离结构100。在一些实施例中，利用湿蚀刻工艺移除图案化遮罩层114。在一些实施例中，湿蚀刻工艺是利用磷酸溶液先后移除图案化遮罩层114的氮化硅层113与垫氧化层112。在一些其他实施例中，湿蚀刻工艺可先利用磷酸溶液移除图案化遮罩层114的氮化硅层113，再利用稀氢氟酸溶液移除图案化遮罩层114的垫氧化层112。在一些实施例中，沟槽隔离结构100为中等深度的沟槽隔离(middle trench isolation，MTI)结构，但并不限定于此，可根据设计需要调整沟槽101a的深度以形成其他类型的沟槽隔离结构。
在本领域常规的技术中，在形成沟槽隔离结构之后，包含在主动区与沟槽隔离结构上方顺应性形成多晶硅层和透过蚀刻工艺去除沟槽隔离结构上方的多晶硅层的步骤，由于本领域常规的的沟槽隔离结构的顶表面较不平坦，因此在蚀刻工艺后会有多晶硅层残留在沟槽隔离结构的顶表面上，进而损害沟槽隔离结构的隔离功能。
由于利用本发明揭示的实施例制造的沟槽隔离结构100的介电材料107a1具有较好的高度(或厚度)均匀性，因此，沟槽隔离结构100的顶表面较为平坦，进而可避免后续形成于沟槽隔离结构100两侧的主动区元件(未显示)在蚀刻工艺中残留在沟槽隔离结构100的顶表面上而损害沟槽隔离结构100的隔离功能，进而提升元件的可靠性和元件的良率(合格率)。
根据本发明的一些实施例，通过顶角圆化工艺使沟槽顶角形成圆角，可避免元件于操作时产生漏电流，因此，沟槽的顶角圆化工艺可提升元件的可靠度，且由于沟槽顶部的圆角向外突出，使沟槽的整体平均宽度小于沟槽的顶部宽度，因此可提高沟槽的深宽比。
此外，通过回蚀刻步骤，能够有效缩减图案化遮罩层上的介电材料的突起部分的高度，进而有利于后续对介电材料的移除步骤。
再者，通过在研磨垫的边缘部分施加的第二压力大于在研磨垫的中心部分施加的第一压力，可解决本领域常规化学机械研磨工艺中研磨垫的边缘部分研磨率较差的问题，使图案化遮罩层的顶表面和介电材料的顶表面齐平且具有较好的表面高度(或厚度)均匀性。
再者，通过回蚀刻步骤和随后的蚀刻步骤的实施，可减轻平坦化工艺的工艺负荷，并且使得沟槽内介电材料的沟槽阶梯高度和图案化遮罩层包含的氮化硅层具有较好的高度(或厚度)均匀性。
本发明实施例的沟槽隔离结构的制造方法可应用于金属氧化物半导体场效电晶体(metal oxide semiconductor field effect transistor，MOSFET)元件和液晶显示器(liquid crystal display，LCD)的驱动晶片。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可更动与组合上述各种实施例。

Claims (14)

1.一种沟槽隔离结构的制造方法，包括：
提供基底；
在该基底上形成图案化遮罩层；
利用该图案化遮罩层对该基底实施第一蚀刻步骤，以在该基底中形成沟槽；
在该沟槽中与该图案化遮罩层上形成介电材料，其中在该图案化遮罩层上的该介电材料具有第一高度；
实施回蚀刻步骤，降低在该沟槽中的介电材料的高度并使在该图案化遮罩层上的该介电材料由该第一高度缩减为第二高度；
实施第二蚀刻步骤，该第二蚀刻步骤蚀刻该图案化遮罩层上的该介电材料且不蚀刻该沟槽中的该介电材料，使在该图案化遮罩层正上方的该介电材料的最顶表面与在该沟槽正上方的该介电材料的最顶表面齐平；以及
实施平坦化工艺，以去除该图案化遮罩层上的该介电材料并减缩在该沟槽中的介电材料的高度，其中该平坦化工艺使用研磨垫，并且在该研磨垫的中心部分施加第一压力，在该研磨垫的边缘部分施加第二压力，其中该第二压力大于该第一压力。
2.根据权利要求1所述的沟槽隔离结构的制造方法，其中，该第一蚀刻步骤包括顶角圆化工艺，使该沟槽的侧壁与该基底的顶面之间形成圆角。
3.根据权利要求1所述的沟槽隔离结构的制造方法，更包括在形成该沟槽之后及在形成该介电材料之前，对该图案化遮罩层实施后撤工艺，使该图案化遮罩层开口的宽度大于该沟槽的宽度。
4.根据权利要求3所述的沟槽隔离结构的制造方法，更包括在实施该后撤工艺之后及在形成该介电材料之前，在该沟槽的侧壁及底部形成氧化物衬层的操作。
5.根据权利要求4所述的沟槽隔离结构的制造方法，更包括对该氧化物衬层实施退火工艺。
6.根据权利要求1所述的沟槽隔离结构的制造方法，其中，形成该介电材料的步骤包括实施高密度电浆化学气相沉积工艺。
7.根据权利要求1所述的沟槽隔离结构的制造方法，其中，该回蚀刻步骤包括溅射回蚀刻工艺。
8.根据权利要求1所述的沟槽隔离结构的制造方法，其中，该第二高度与该第一高度的差距为0.2μm-0.3μm。
9.根据权利要求1所述的沟槽隔离结构的制造方法，其中，该第二蚀刻步骤包括干蚀刻工艺，且该干蚀刻工艺对该图案化遮罩层和对该介电材料的蚀刻选择比为1:20-1:25。
10.根据权利要求9所述的沟槽隔离结构的制造方法，其中，在该第二蚀刻步骤之后，在该图案化遮罩层上的该介电材料具有第三高度，其中该第三高度为该第二高度的2％-3.5％。
11.根据权利要求1所述的沟槽隔离结构的制造方法，其中，沿着该研磨垫边缘朝向中心点的方向延伸的该研磨垫的该边缘部分的宽度为该研磨垫半径的35％-50％。
12.根据权利要求1所述的沟槽隔离结构的制造方法，其中，该第二压力与该第一压力的差距为30psi-40psi。
13.根据权利要求1所述的沟槽隔离结构的制造方法，其中，该图案化遮罩层包括垫氧化层和氮化硅层，其中该氮化硅层位于该垫氧化层上方。
14.根据权利要求1所述的沟槽隔离结构的制造方法，其中，该沟槽的深宽比介于0.375至0.5之间。
CN201610164223.0A 2016-03-22 2016-03-22 沟槽隔离结构的制造方法 Active CN107221511B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610164223.0A CN107221511B (zh) 2016-03-22 2016-03-22 沟槽隔离结构的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610164223.0A CN107221511B (zh) 2016-03-22 2016-03-22 沟槽隔离结构的制造方法

Publications (2)

Publication Number Publication Date
CN107221511A CN107221511A (zh) 2017-09-29
CN107221511B true CN107221511B (zh) 2020-09-29

Family

ID=59927686

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610164223.0A Active CN107221511B (zh) 2016-03-22 2016-03-22 沟槽隔离结构的制造方法

Country Status (1)

Country Link
CN (1) CN107221511B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1779944A (zh) * 2004-10-21 2006-05-31 台湾积体电路制造股份有限公司 浅沟槽隔离结构及形成浅沟槽隔离结构的方法
CN101417407A (zh) * 2007-10-25 2009-04-29 中芯国际集成电路制造(上海)有限公司 化学机械研磨方法
CN102915948A (zh) * 2012-10-19 2013-02-06 上海宏力半导体制造有限公司 浅沟槽隔离结构的形成方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6372605B1 (en) * 2000-06-26 2002-04-16 Agere Systems Guardian Corp. Additional etching to decrease polishing time for shallow-trench isolation in semiconductor processing
JP6088505B2 (ja) * 2012-05-30 2017-03-01 株式会社クラレ 化学機械研磨用スラリーおよび化学機械研磨方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1779944A (zh) * 2004-10-21 2006-05-31 台湾积体电路制造股份有限公司 浅沟槽隔离结构及形成浅沟槽隔离结构的方法
CN101417407A (zh) * 2007-10-25 2009-04-29 中芯国际集成电路制造(上海)有限公司 化学机械研磨方法
CN102915948A (zh) * 2012-10-19 2013-02-06 上海宏力半导体制造有限公司 浅沟槽隔离结构的形成方法

Also Published As

Publication number Publication date
CN107221511A (zh) 2017-09-29

Similar Documents

Publication Publication Date Title
US5262346A (en) Nitride polish stop for forming SOI wafers
US6207534B1 (en) Method to form narrow and wide shallow trench isolations with different trench depths to eliminate isolation oxide dishing
US6074931A (en) Process for recess-free planarization of shallow trench isolation
KR20010036816A (ko) 트렌치 소자분리 구조와 이를 갖는 반도체 소자 및 트렌치 소자분리 방법
US6399461B1 (en) Addition of planarizing dielectric layer to reduce a dishing phenomena experienced during a chemical mechanical procedure used in the formation of shallow trench isolation regions
US6159822A (en) Self-planarized shallow trench isolation
JP2000012676A (ja) 半導体装置のトレンチ素子分離方法
US8956949B2 (en) Electrical signal isolation in semiconductor structures
US5554560A (en) Method for forming a planar field oxide (fox) on substrates for integrated circuit
US6080628A (en) Method of forming shallow trench isolation for integrated circuit applications
US6171929B1 (en) Shallow trench isolator via non-critical chemical mechanical polishing
JP2001326273A (ja) 半導体装置の製造方法
KR19990006860A (ko) 반도체 장치의 제조방법
KR100234416B1 (ko) 반도체장치의 소자분리방법
US9437674B2 (en) Insulating trench forming method
KR100478253B1 (ko) 반도체 소자 형성방법
CN107221511B (zh) 沟槽隔离结构的制造方法
US6391739B1 (en) Process of eliminating a shallow trench isolation divot
US20170018432A1 (en) Manufacturing method of semiconductor structure
KR101867462B1 (ko) 트렌치 분리 구조의 제조 방법
US10147636B2 (en) Methods for fabricating trench isolation structure
CN103531476A (zh) 半导体器件制造方法
TWI587445B (zh) 溝槽隔離結構的製造方法
CN102386084B (zh) 平坦化晶圆表面的方法
KR100469763B1 (ko) 반도체 소자의 소자 분리막 형성 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant