TWI587445B - 溝槽隔離結構的製造方法 - Google Patents

Description

溝槽隔離結構的製造方法

本發明係有關於半導體製程，特別有關於具有較好高度均勻性(height uniformity)之溝槽隔離結構的製造方法。

半導體裝置的隔離結構一般用來將主動區內的半導體元件例如電晶體、電阻器和電容器與位於相同的半導體基底上之相鄰主動區內的半導體元件分隔開來。

目前常用的隔離結構包含溝槽隔離結構，其中相鄰的主動區透過在垂直形成於半導體基底內之溝槽中填入的隔離介電質(isolation dielectric)互相電性隔離，隔離介電質通常由二氧化矽(SiO₂)製成。溝槽依據隔離區所需的圖案形成於基底內，接著形成隔離介電質填入溝槽，以形成溝槽隔離結構。然而，溝槽隔離結構的高度(或厚度)均勻性通常不佳。

本發明的一些實施例提供溝槽隔離結構的製造方法，包括：提供基底；在基底上形成圖案化遮罩層；利用圖案化遮罩層對基底實施第一蝕刻步驟，以在基底中形成溝槽；在溝槽中與圖案化遮罩層上形成介電材料，其中在圖案化遮罩層上的介電材料具有第一高度；實施回蝕刻步驟，使在圖案化遮罩層上的介電材料由第一高度縮減為第二高度；以及實施平坦 化製程，以去除圖案化遮罩層上的介電材料，其中平坦化製程使用研磨墊，並且在研磨墊的中心部分施加第一壓力，在研磨墊的邊緣部分施加第二壓力，其中第二壓力大於第一壓力。

100‧‧‧溝槽隔離結構

101‧‧‧基底

101a‧‧‧溝槽

101b‧‧‧圓角

102、112‧‧‧墊氧化層

103、113‧‧‧氮化矽層

104‧‧‧遮罩層

105‧‧‧圖案化光阻

106‧‧‧氧化物襯層

107、107a₁、107b₁‧‧‧介電材料

107b₂‧‧‧突起部分

110、120、140‧‧‧蝕刻步驟

114‧‧‧圖案化遮罩層

130‧‧‧回蝕刻步驟

150‧‧‧平坦化製程

200‧‧‧研磨墊

200a‧‧‧中心部分

200b‧‧‧邊緣部分

C‧‧‧中心點

D₁‧‧‧深度

E‧‧‧邊緣

H₁、H₂、H₃、h₁、h₂、h₃‧‧‧高度

P₁‧‧‧第一壓力

P₂‧‧‧第二壓力

r、r₁、r₂‧‧‧半徑

W₁‧‧‧頂部寬度

W₂‧‧‧寬度

第1A-1K圖顯示依據本發明的一些實施例之形成溝槽隔離結構的製造方法在各階段的剖面示意圖。

第2圖顯示依據本發明的一些實施例之平坦化製程中使用之研磨墊的立體圖。

以下說明本發明實施例之溝槽隔離結構的製造方法。然而，可輕易了解本發明實施例提供許多合適的發明概念而可實施於廣泛的各種特定背景。所揭示的特定實施例僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。再者，在本發明實施例之圖式及說明內容中係使用相同的標號來表示相同或相似的部件。

請參照第1A-1K圖，其顯示出依據本發明的一些實施例之形成溝槽隔離結構100的製造方法在各階段的剖面示意圖。在第1A圖中，提供基底101，並透過沉積製程(例如，物理氣相沈積製程、化學氣相沈積製程或其他合適的製程)在基底101上形成遮罩層104。在一些實施例中，基底101可為單晶矽基底、磊晶矽基底、矽鍺基底、化合物半導體基底或其他合適的基底。在一些實施例中，遮罩層104包含墊氧化層(pad oxide layer)102和氮化矽層103，且氮化矽層103位於墊氧化層102上 方。在一些實施例中，氮化矽層103可以氮氧化矽或類似的材料來取代。

請參照第1B-1C圖，透過微影圖案化製程，包含光阻塗佈(例如，旋轉塗佈(spin coating))、軟烤、光罩對準、曝光、曝光後烤、光阻顯影、清洗及乾燥(例如，硬烤)、其他合適的圖案化製程或其組合，在遮罩層104上形成圖案化光阻105，如第1B圖所示，圖案化光阻105具有開口105a露出遮罩層104。利用圖案化光阻105對遮罩層104實施蝕刻步驟(例如包含乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程或其他合適的製程)110，以在基底101上形成圖案化遮罩層114(包含蝕刻後的墊氧化層112與氮化矽層113)，如第1C圖所示，圖案化遮罩層114具有開口104a露出基底101。

請參照第1C-1D圖，利用圖案化遮罩層114為蝕刻罩幕對基底101實施蝕刻步驟120，以在開口104a下方的基底101中形成溝槽101a，溝槽101a具有頂部寬度W₁及深度D₁，形成溝槽101a之後，移除圖案化光阻105。在一些實施例中，深度D₁約為0.8微米(μm)，但並不限定於此，可根據設計需要調整溝槽101a的深度。在本實施例中，蝕刻步驟120除了包含例如乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程或其他合適的蝕刻製程之外，更包含頂角圓化(top corner rounding，TCR)製程，使溝槽101a的側壁與基底101的頂面之間形成圓角101b。

如第1D圖所示，透過頂角圓化製程使溝槽101a的頂角形成圓角101b，可避免溝槽101a的頂部角落過於尖銳，進 而避免後續形成於溝槽101a附近的元件於操作時產生漏電流，因此，溝槽101a的頂角圓化製程可提升元件的可靠度。再者，由於圓角101b向外突出，使溝槽101a的整體平均寬度小於頂部寬度W₁，因此可提高溝槽101a的深寬比(aspect ratio)。在一些實施例中，溝槽101a具有深寬比介於0.375至0.5之間。

請參照第1D-1E圖，對圖案化遮罩層114實施後撤(pullback)製程，以擴大圖案化遮罩層114的開口104a的寬度，如第1E圖所示，在後撤製程之後，圖案化遮罩層114之開口104a的寬度W₂大於溝槽101a的頂部寬度W₁。在一些實施例中，後撤製程為等向性蝕刻製程(例如，濕蝕刻製程)，因此在擴大開口104a的寬度的同時，亦會削減圖案化遮罩層114的厚度。透過實施後撤製程，可使開口104a擴大而有利於後續填充介電材料於溝槽101a中，進而降低後續填充溝槽101a的困難度。

在第1F圖中，透過氧化製程(例如，熱氧化法、自由基氧化法或其他合適的製程)在溝槽101a的側壁及底部位置形成氧化物襯層106於基底101中，並對氧化物襯層106實施退火製程，以增加氧化物襯層106的緻密度。在一些實施例中，退火製程可為快速熱退火(rapid thermal annealing，RTA)製程。

在第1G圖中，透過沉積製程(例如，物理氣相沈積製程、化學氣相沈積製程或其他合適的製程)在溝槽101a中與圖案化遮罩層114上形成介電材料107(包含溝槽101a中的介電材料107a₁與圖案化遮罩層114上的介電材料107b₁)，介電材料107a₁具有高度H₁，介電材料107b₁具有高度h₁。在一些實施例中，此沉積製程可為高密度電漿化學氣相沉積製程(high density plasma chemical vapor deposition，HDPCVD)。在一些實施例中，高度H₁等於高度h₁。在一些實施例中，高度H₁約為1.4微米(μm)。在一些實施例中，介電材料107的材質可包含氧化物、氮化物、碳化物、其他合適的材料或前述之組合。

請參照第1G-1H圖，實施回蝕刻步驟130，使溝槽101a中的介電材料107a₁由高度h₁縮減為高度h₂，使圖案化遮罩層114上的介電材料107b₁由高度H₁縮減為高度H₂，如第1H圖所示。在一些實施例中，回蝕刻步驟130包含濺射回蝕刻(sputter etch back)製程，其利用氬(Ar)進行離子轟擊，為一種非等向性蝕刻製程。在一些實施例中，高度H₁與高度H₂的差距約為0.2微米(μm)-0.3微米(μm)。

如第1G-1H圖所示，透過包含濺射回蝕刻製程的回蝕刻步驟130，能夠有效縮減圖案化遮罩層114上的介電材料107b₁的突起部分107b₂的高度，進而有利於後續移除介電材料107b₁。

請參照第1H-1I圖，在回蝕刻步驟130之後，對圖案化遮罩層114上的介電材料107b₁實施蝕刻步驟140。蝕刻步驟140為對介電材料107b₁具有選擇性的蝕刻步驟，且蝕刻步驟140可以是乾蝕刻製程，其利用蝕刻氣體例如八氟環丁烷(C₄F₈)和氬(Ar)進行蝕刻，且此乾蝕刻製程對圖案化遮罩層114和對介電材料107b₁的蝕刻選擇比約為1：20-1：25。在蝕刻步驟140之後，介電材料107b₁由高度H₂縮減為高度H₃，如第1I圖所示，且高度H₃為高度H₂的2%-3.5%。在一些實施例中，在蝕刻步驟140之後，介電材料107b₁和介電材料107a₁的頂表面齊平。

由於蝕刻步驟140使用的乾蝕刻製程相較於習知乾蝕刻製程(習知乾蝕刻製程對圖案化遮罩層和對介電材料的蝕刻選擇比約為1：7-1：8對介電材料具有更高蝕刻選擇比(etch selectivity ratio)，亦即乾蝕刻製程對介電材料107b₁的蝕刻速率遠大於對圖案化遮罩層114的蝕刻速率，因此，蝕刻步驟140較不會對圖案化遮罩層114造成損害，進而避免造成圖案化遮罩層114的氮化矽層113的表面不均勻。

如第1G-1I圖所示，透過回蝕刻步驟130和隨後的蝕刻步驟140的搭配，能夠有效地縮減圖案化遮罩層114上的介電材料107b₁的高度，使介電材料107b₁的頂表面較接近溝槽101a中的介電材料107a₁的頂表面，且不會對圖案化遮罩層114造成損害。

請參照第1I-1J圖，實施平坦化製程150，以去除圖案化遮罩層114上的介電材料107b₁，並將溝槽101a中的介電材料107a₁由高度h₂縮減為高度h₃，如第1J圖所示，使圖案化遮罩層114的頂表面和介電材料107a₁的頂表面齊平。在本實施例中，平坦化製程150可為化學機械研磨(chemical mechanical polishing，CMP)製程，如第2圖所示，其顯示依據本發明的一些實施例之平坦化製程中使用之研磨墊200的立體圖，平坦化製程150使用研磨墊200，並且在研磨墊200的中心部分200a施加第一壓力P₁，在研磨墊200的邊緣部分200b施加第二壓力P₂，且第二壓力P₂大於第一壓力P₁。在一些實施例中，沿著從研磨墊200的邊緣E朝向中心點C的方向，研磨墊200的邊緣部分200b的寬度r₂與研磨墊200的中心部分200a的寬度r₁之比例r₂：r₁ 約為1：1-7：13，即寬度r₂為研磨墊200的半徑r的35%-50%。在一些實施例中，第二壓力P₂與第一壓力P₁的差距為30psi-40psi。

透過在研磨墊200的邊緣部分200b施加的第二壓力P₂大於在研磨墊200的中心部分200a施加的第一壓力P₁，加強對研磨墊之邊緣部分的壓力控制(edge impress control)，進而解決習知化學機械研磨製程中研磨墊的邊緣部分研磨率較差的問題，使第1J圖中的圖案化遮罩層114的頂表面和介電材料107a₁的頂表面齊平且具有較好的表面高度(或厚度)均勻性。

由於在實施平坦化製程150之前，已實施回蝕刻步驟130和蝕刻步驟140以移除部分在圖案化遮罩層114上的介電材料107b₁和部分高於圖案化遮罩層114之頂表面的介電材料107a₁，因此，回蝕刻步驟130和蝕刻步驟140可減輕平坦化製程150移除上述介電材料107a₁和107b₁的製程負荷(process loading)。

在實施平坦化製程150之後，對1J圖中位於溝槽101a中的介電材料107a₁和圖案化遮罩層114包含的氮化矽層113進行高度(或厚度)的多點測量，其中對介電材料107a₁的高度測量係指從介電材料107a₁的表面至溝槽101a之底部位置的介電材料107a₁的垂直高度h₃，此高度也稱作溝槽階梯高度(trench step height)。在本實施例中，透過回蝕刻步驟130、蝕刻步驟140和包含對研磨墊之邊緣部分加強壓力控制的平坦化製程150的搭配，實驗數據顯示超過介電材料107a₁的平均高度三個標準差以外的測量樣本數約佔整體測量樣本數的5%，超過氮化矽層113的平均高度三個標準差以外的測量樣本數約佔整 體測量樣本數的20.1%。在比較例中，形成溝槽隔離結構的製造方法中不包含實施例中的回蝕刻步驟130，且使用習知的平坦化製程(亦即施加於研磨墊中心與研磨墊邊緣的壓力一致)，實驗數據顯示超過介電材料107a₁的平均高度三個標準差以外的測量樣本數約佔整體測量樣本數的10.1%，超過圖案化遮罩層之氮化矽層的平均高度三個標準差以外的測量樣本數約佔整體測量樣本數的38.7%。

由本實施例和比較例可得知，透過回蝕刻步驟130、蝕刻步驟140和包含對研磨墊之邊緣部分加強壓力控制的平坦化製程150的搭配，可降低超過溝槽101a內之介電材料107a₁的平均高度三個標準差以外的測量樣本數和超過圖案化遮罩層114之氮化矽層113的平均高度三個標準差以外的測量樣本數佔整體測量樣本數的比例，亦即在本實施例中，在測量範圍內之任一點的溝槽101a內之介電材料107a₁的高度較接近其平均高度，在測量範圍內之任一點的氮化矽層113的高度較接近其平均高度。也就是說，溝槽101a內之介電材料107a₁的溝槽階梯高度和圖案化遮罩層114包含的氮化矽層113之厚度具有較好的均勻性。

請參照第1J-1K圖，移除圖案化遮罩層114，以完成溝槽隔離結構100。在一些實施例中，利用濕蝕刻製程移除圖案化遮罩層114。在一些實施例中，濕蝕刻製程係利用磷酸溶液先後移除圖案化遮罩層114的氮化矽層113與墊氧化層112。在一些其他實施例中，濕蝕刻製程可先利用磷酸溶液移除除圖案化遮罩層114的氮化矽層113，再利用稀氫氟酸溶液移除除圖 案化遮罩層114的墊氧化層112。在一些實施例中，溝槽隔離結構100為中等深度之溝槽隔離(middle trench isolation，MTI)結構，但並不限定於此，可根據設計需要調整溝槽101a的深度以形成其他類型的溝槽隔離結構。

在習知技術中，在形成溝槽隔離結構之後，包含在主動區與溝槽隔離結構上方順應性形成多晶矽層和透過蝕刻製程去除溝槽隔離結構上方的多晶矽層的步驟，由於習知的溝槽隔離結構的頂表面較不平坦，因此在蝕刻製程後會有多晶矽層殘留在溝槽隔離結構的頂表面上，進而損害溝槽隔離結構的隔離功能。

由於利用本揭示之實施例製造的溝槽隔離結構100的介電材料107a₁具有較好的高度(或厚度)均勻性，因此，溝槽隔離結構100的頂表面較為平坦，進而可避免後續形成於溝槽隔離結構100兩側的主動區元件(未顯示)在蝕刻製程中殘留在溝槽隔離結構100的頂表面上而損害溝槽隔離結構100的隔離功能，進而提升元件的可靠性和元件的良率。

根據本發明的一些實施例，透過頂角圓化製程使溝槽頂角形成圓角，可避免元件於操作時產生漏電流，因此，溝槽的頂角圓化製程可提升元件的可靠度，且由於溝槽頂部之圓角向外突出，使溝槽的整體平均寬度小於溝槽的頂部寬度，因此可提高溝槽的深寬比。

此外，透過回蝕刻步驟，能夠有效縮減圖案化遮罩層上的介電材料的突起部分的高度，進而有利於後續對介電材料的移除步驟。

再者，透過在研磨墊的邊緣部分施加的第二壓力大於在研磨墊的中心部分施加的第一壓力，可解決習知化學機械研磨製程中研磨墊的邊緣部分研磨率較差的問題，使圖案化遮罩層的頂表面和介電材料的頂表面齊平且具有較好的表面高度(或厚度)均勻性。

再者，透過回蝕刻步驟和隨後的蝕刻步驟的實施，可減輕平坦化製程的製程負荷，並且使得溝槽內介電材料的溝槽階梯高度和圖案化遮罩層包含的氮化矽層具有較好的高度(或厚度)均勻性。

本發明實施例之溝槽隔離結構的製造方法可應用於金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)元件和液晶顯示器(liquid crystal display，LCD)的驅動晶片。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可更動與組合上述各種實施例。

100‧‧‧溝槽隔離結構

101‧‧‧基底

101a‧‧‧溝槽

101b‧‧‧圓角

106‧‧‧氧化物襯層

D₁‧‧‧深度

h₃‧‧‧高度

Claims (15)

1. 一種溝槽隔離結構的製造方法，包括：提供一基底；在該基底上形成一圖案化遮罩層；利用該圖案化遮罩層對該基底實施一第一蝕刻步驟，以在該基底中形成一溝槽；在該溝槽中與該圖案化遮罩層上形成一介電材料，其中在該圖案化遮罩層上的該介電材料具有一第一高度；實施一回蝕刻步驟，使在該圖案化遮罩層上的該介電材料由該第一高度縮減為一第二高度；以及實施一平坦化製程，以去除該圖案化遮罩層上的該介電材料，其中該平坦化製程使用一研磨墊，並且在該研磨墊的一中心部分施加一第一壓力，在該研磨墊的一邊緣部分施加一第二壓力，其中該第二壓力大於該第一壓力。
2. 如申請專利範圍第1項所述之溝槽隔離結構的製造方法，其中該第一蝕刻步驟包括一頂角圓化製程，使該溝槽的側壁與該基底的頂面之間形成一圓角。
3. 如申請專利範圍第1項所述之溝槽隔離結構的製造方法，更包括在形成該溝槽之後及在形成該介電材料之前，對該圖案化遮罩層實施一後撤製程，使該圖案化遮罩層具有一開口的寬度大於該溝槽的寬度。
4. 如申請專利範圍第3項所述之溝槽隔離結構的製造方法，更包括在實施該後撤製程之後及在形成該介電材料之前，在該溝槽的側壁及底部形成一氧化物襯層。
5. 如申請專利範圍第4項所述之溝槽隔離結構的製造方法，更包括對該氧化物襯層實施一退火製程。
6. 如申請專利範圍第1項所述之溝槽隔離結構的製造方法，其中形成該介電材料的步驟包括實施一高密度電漿化學氣相沉積製程。
7. 如申請專利範圍第1項所述之溝槽隔離結構的製造方法，其中該回蝕刻步驟包括一濺射回蝕刻製程。
8. 如申請專利範圍第1項所述之溝槽隔離結構的製造方法，其中該第二高度與該第一高度的差距為0.2μm-0.3μm。
9. 如申請專利範圍第1項所述之溝槽隔離結構的製造方法，更包括在實施該平坦化製程之前，對該圖案化遮罩層上的該介電材料實施一第二蝕刻步驟。
10. 如申請專利範圍第9項所述之溝槽隔離結構的製造方法，其中該第二蝕刻步驟包括乾蝕刻製程，且該乾蝕刻製程對該圖案化遮罩層和對該介電材料的蝕刻選擇比為1：20-1：25。
11. 如申請專利範圍第10項所述之溝槽隔離結構的製造方法，其中在該第二蝕刻步驟之後，在該圖案化遮罩層上的該介電材料具有一第三高度，其中該第三高度為該第二高度的2%-3.5%。
12. 如申請專利範圍第1項所述之溝槽隔離結構的製造方法，其中沿著該研磨墊邊緣朝向中心點的方向延伸之該研磨墊的該邊緣部分的寬度為該研磨墊半徑的35%-50%。
13. 如申請專利範圍第1項所述之溝槽隔離結構的製造方法，其中該第二壓力與該第一壓力的差距為30psi-40psi
14. 如申請專利範圍第1項所述之溝槽隔離結構的製造方法，其中該圖案化遮罩層包括一墊氧化層和一氮化矽層，其中該氮化矽層位於該墊氧化層上方。
15. 如申請專利範圍第1項所述之溝槽隔離結構的製造方法，其中該溝槽具有一深寬比介於0.375至0.5之間。