CN109742078B - 存储器的形成方法 - Google Patents

Abstract

本发明涉及一种存储器的形成方法，包括：提供一基底；刻蚀所述基底，在所述基底内形成多个刻蚀孔；在所述刻蚀孔内填充阻挡层；形成覆盖所述基底及阻挡层的堆叠结构，所述堆叠结构包括交替堆叠的绝缘层和牺牲层；形成贯穿所述堆叠结构至所述阻挡层表面的沟道孔，所述沟道孔底部完全位于所述阻挡层表面；沿所述沟道孔去除所述阻挡层，暴露出所述刻蚀孔的内壁表面；沿所述刻蚀孔的内壁表面生长半导体外延层。上述方法能够提高存储器的性能。

Description

存储器的形成方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种存储器的形成方法。

背景技术

近年来，闪存(Flash Memory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(Bit Cost)，三维的闪存存储器(3D NAND)技术得到了迅速发展。

在3D NAND的形成过程中，需要在衬底表面形成堆叠结构之后，刻蚀堆叠结构形成沟道孔，再在所述沟道孔内形成沟道孔结构。沟道孔的刻蚀工艺中，刻蚀至衬底表面后，会对衬底有进一步的过刻蚀，后续再沟道孔底部的衬底表面形成半导体外延层。半导体外延层的生长对衬底表面的质量要求很高，这就对沟道孔刻蚀的均一性要求非常高。由于不同区域的沟道孔密度不同，会使得沟道孔底部的刻蚀均一性较差。并且，半导体外延层对衬底表面的清洗要求很高，如果清洗不足会导致半导体外延层的生长受到杂质颗粒或表面缺陷的影响，而过强的清洗又会导致沟道孔的关键尺寸变大，使得沟道孔的关键尺寸难以控制。

如何降低沟道孔的刻蚀难度，提高沟道孔底部半导体外延层的生长质量，是目前亟需解决的问题。

发明内容

本发明所要解决的技术问题是，提供一种存储器的形成方法，提高沟道孔底部的半导体外延层的生长质量。

本发明提供一种存储器的形成方法，包括：提供一基底；刻蚀所述基底，在所述基底内形成多个刻蚀孔；在所述刻蚀孔内填充阻挡层；形成覆盖所述基底及阻挡层的堆叠结构，所述堆叠结构包括交替堆叠的绝缘层和牺牲层；形成贯穿所述堆叠结构至所述阻挡层表面的沟道孔，所述沟道孔底部完全位于所述阻挡层表面；沿所述沟道孔去除所述阻挡层，暴露出所述刻蚀孔的内壁表面；沿所述刻蚀孔的内壁表面生长半导体外延层。

可选的，所述刻蚀孔的关键尺寸等于或大于所述沟道孔的关键尺寸。

可选的，所述阻挡层的材料包括多晶硅、氧化铝以及钨中的至少一种。

可选的，采用湿法刻蚀工艺去除所述阻挡层。

可选的，所述湿法刻蚀工艺对所述阻挡层和基底的刻蚀选择比大于10。

可选的，形成所述刻蚀孔和所述沟道孔的过程中，采用同一光罩进行光刻。

可选的，所述阻挡层表面与所述基底表面齐平。

可选的，所述阻挡层的形成方法包括：形成填充满所述刻蚀孔且覆盖所述基底表面的阻挡材料层；以所述基底作为停止层，对所述阻挡材料层进行平坦化处理，形成位于所述刻蚀孔内的阻挡层。

可选的，所述基底包括半导体衬底以及位于所述半导体衬底表面的介质层。

可选的，所述介质层包括位于所述半导体衬底表面的栅介质层、位于所述栅介质层表面的氮化硅层和位于所述氮化硅层表面的氧化硅层。

可选的，形成所述半导体外延层之后，在所述沟道孔内形成：覆盖沟道孔侧壁表面的功能侧墙、覆盖所述功能侧墙且与所述半导体外延层连接的沟道层、位于所述沟道层表面填充所述沟道孔的沟道介质层。

可选的，所述存储器为3D NAND存储器。

本发明的存储器的形成方法，在形成堆叠结构之前，在基底内首先形成刻蚀孔，并在刻蚀孔内形成阻挡层，作为后续刻蚀堆叠结构形成沟道孔的刻蚀停止层，避免在刻蚀形成沟道孔的过程中，对衬底进行刻蚀，从而提高刻蚀形成的沟道孔的均匀性。后续去除阻挡层后，再在沟道孔底部形成半导体外延层。

进一步的，去除阻挡层时，采用对阻挡层具有高选择性的湿法刻蚀工艺进行，避免对刻蚀孔内壁表面造成损伤，且湿法刻蚀工艺能够去除刻蚀孔内的杂质，对刻蚀孔内壁进行清洗，从而提高后续生长的半导体外延层的质量，进而提高存储器的性能。

附图说明

图1至图7为本发明一具体实施方式的存储器的形成过程的结构示意图。

具体实施方式

下面结合附图对本发明提供的存储器的形成方法的具体实施方式做详细说明。本发明的具体实施方式中，所述存储器为3D NAND存储器。

请参考图1，提供一基底，刻蚀所述基底，在所述基底内形成多个刻蚀孔201。

该具体实施方式中，所述基底包括半导体衬底100，以及位于所述半导体衬底100表面的介质层110。

所述半导体衬底100可以为半导体材料，例如为单晶硅衬底、单晶锗衬底、SOI(绝缘体上硅)衬底或GOI(绝缘体上锗)衬底等，所述半导体衬底100还可以为n型掺杂或p型掺杂。本领域技术人员可以根据实际需求选择合适的材料作为衬底，在此不作限定。该具体实施方式中，所述半导体衬底100的材料为p型掺杂单晶硅。

所述介质层110包括位于所述半导体衬底100表面的栅介质层111、位于所述栅介质层111表面的氮化硅层112和位于所述氮化硅层112表面的氧化硅层113。所述栅介质层111作为存储器的底部选择晶体管的栅介质层，所述氮化硅层112为形成底部选择晶体管的栅极的牺牲层。

所述介质层200可以作为后续形成刻蚀孔的掩膜层。

在其他具体实施方式中，所述基底也可以仅包括半导体衬底100。

形成所述刻蚀孔201的方法包括：在所述基底表面形成光刻胶层，通过一具有刻蚀孔图形的光罩，对所述光刻胶层进行曝光显影，形成具有刻蚀孔图形的图形化光刻胶层；以所述图形化光刻胶层为掩膜，依次刻蚀所述介质层110和半导体衬底100，形成贯穿所述介质层110至所述半导体衬底100内的刻蚀孔201。

所述刻蚀孔201的尺寸为位置由后续待形成的沟道孔的位置和尺寸决定。该具体实施方式中，可以采用形成沟道孔的光罩作为形成所述刻蚀孔201的光罩，使得所述刻蚀孔201具有与后续待形成的沟道孔相同的位置和尺寸。

在其他具体实施方式中，也可以另外采用一光罩，使得形成的刻蚀孔201的关键尺寸大于沟道孔的关键尺寸，以确保后续形成的沟道孔能够完全位于所述刻蚀孔201上方。

所述刻蚀孔201深度可以为50nm～70nm。

请参考图2，在所述刻蚀孔201(请参考图1)内填充阻挡层301。

所述阻挡层301的形成方法包括：形成填充满所述刻蚀孔201且覆盖所述基底表面的阻挡材料层；以所述基底作为停止层，对所述阻挡材料层进行平坦化处理，形成位于所述刻蚀孔内的阻挡层。

该具体实施方式中，所述阻挡层301与所述介质层110的表面齐平，使得所述基底的表面平坦，便于后续在基底表面形成堆叠结构。

所述阻挡层301的材料与所述半导体衬底100以及介质层110之间均具有较高的刻蚀选择比，以便于在后续去除阻挡层301的过程中，不损伤所述半导体衬底100和介质层110。

在本发明的具体实施方式中，所述阻挡层301的材料包括多晶硅、氧化铝以及钨中的至少一种。

请参考图3，形成覆盖所述基底及阻挡层301的堆叠结构400，所述堆叠结构包括交替堆叠的绝缘层401和牺牲层402。

可以采用化学气相沉积工艺或者原子层沉积工艺等依次沉积所述绝缘层401和牺牲层402。该具体实施方式中，所述绝缘层401的材料为氧化硅，所述牺牲层402的材料为氮化硅。

请参考图4，形成贯穿所述堆叠结构400至所述阻挡层301表面的沟道孔501，所述沟道孔501底部完全位于所述阻挡层301表面。

由于所述堆叠结构400的材料相对阻挡层301具有较高的选择性，在刻蚀堆叠结构400形成沟道孔501的过程中，以所述阻挡层301作为刻蚀停止层，可以在各个区域形成刻蚀均匀性较高的沟道孔501，消除了各区域由于图形密度不同或其他因素导致的刻蚀速率不同而使得各区域形成的沟道孔均匀性较差的问题。

在形成所述沟道孔501的过程中，首先在堆叠结构400表面形成掩膜层和位于掩膜层表面的光刻胶层，再通过一定义沟道孔图形和位置的光罩对光刻胶层进行曝光显影，形成图形化的光刻胶层，再以所述图形化的光刻胶层刻蚀掩膜层，形成图形化掩膜层，然后以所述图形化掩膜层为掩膜刻蚀所述堆叠结构400，形成所述沟道孔501。该过程中，采用的光罩可以是与前述步骤中形成刻蚀孔201所采用的光罩为同一光罩。因此，形成的沟道孔501的关键尺寸和位置与所述刻蚀孔201的关键尺寸和位置一致，是的沟道孔501底部边缘与牺牲层301的边缘对齐。

在其他具体实施方式中，也可以采用图形关键尺寸更小的光罩来形成所述沟道孔501，以允许一定的工艺偏差，确保最终形成的沟道孔501底部完全位于所述阻挡层301表面。在一个具体实施方式中，所述沟道孔501的关键尺寸为86nm，套刻精度为7nm，形成的所述刻蚀孔201的关键尺寸可以为93nm。

请参考图5，沿所述沟道孔501去除所述阻挡层301(请参考图4)，暴露出所述刻蚀孔201的内壁表面。

本发明的具体实施方式中，采用湿法刻蚀工艺去除所述阻挡层301。采用湿法刻蚀工艺去除阻挡层301的过程中，便于进一步去除刻蚀孔201内部的杂质残留。所述湿法刻蚀工艺可以采用刻蚀槽进行，通过将基底浸泡于盛有刻蚀溶液的刻蚀槽内进行，通过刻蚀溶液的冲洗，将刻蚀残留的杂质去除。

所述湿法刻蚀工艺对所述阻挡层和基底具有较高的刻蚀选择比，使得整个湿法刻蚀过程，不会对所述刻蚀孔201的侧壁造成刻蚀损伤。在去除阻挡层301的过程中，既避免对衬底100表面造成刻蚀损伤，又实现了对半导体衬底100表面的清洗。

优选的，在本发明的具体实施方式中，所述湿法刻蚀工艺对所述阻挡层301和半导体衬底100的刻蚀选择比大于10。

在一个具体实施方式中，所述阻挡层301的材料为多晶硅，采用氨水溶液对所述阻挡层301进行刻蚀。

在另一具体实施方式中，所述阻挡层301的材料为氧化铝，采用盐酸溶液对所述阻挡层301进行刻蚀。

在另一具体实施方式中，所述阻挡层301的材料为钨，采用硫酸和双氧水混合的SPM溶液对所述阻挡层301进行刻蚀。

在其他具体实施方式中，可以合理选择阻挡层301的材料及湿法刻蚀采用的刻蚀溶液，以满足刻蚀选择比的要求。

请参考图6，沿所述刻蚀孔201(请参考图5)的内壁表面生长半导体外延层701。

采用外延工艺，在所述沟道孔401底部的半导体衬底100表面生长半导体外延层701至一定高度。由于上述步骤中，沟道401底部的半导体衬底100表面质量较高，由此可以提高形成的半导体外延层701的质量。并且，通过提前形成刻蚀孔，消除了不同区域的沟道孔401底部衬底内形貌的差异性，使得各区域形成的半导体外延层701的一致性较高，有利于提高最终形成的存储器的性能。

请参考图7，形成所述半导体外延层701之后，在所述沟道孔401(请参考图6)内形成：覆盖沟道孔侧壁表面的功能侧墙801、覆盖所述功能侧墙801且与所述半导体外延层701连接的沟道层802、位于所述沟道层802表面填充所述沟道孔401的沟道介质层803。

上述存储器的形成方法，在形成堆叠结构之前，在基底内首先形成刻蚀孔，并在刻蚀孔内形成阻挡层，作为后续刻蚀堆叠结构形成沟道孔的刻蚀停止层，避免在刻蚀形成沟道孔的过程中，对衬底进行刻蚀，从而提高刻蚀形成的沟道孔的均匀性。后续去除阻挡层后，再在沟道孔底部形成半导体外延层。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (8)

1.一种存储器的形成方法，其特征在于，包括：

提供一基底；

刻蚀所述基底，在所述基底内形成多个刻蚀孔；

在所述刻蚀孔内填充阻挡层；

形成覆盖所述基底及阻挡层的堆叠结构，所述堆叠结构包括交替堆叠的绝缘层和牺牲层；

形成贯穿所述堆叠结构至所述阻挡层表面的沟道孔，所述沟道孔底部完全位于所述阻挡层表面，所述刻蚀孔的关键尺寸等于或大于所述沟道孔的关键尺寸；

沿所述沟道孔采用湿法刻蚀工艺去除所述阻挡层，暴露出所述刻蚀孔的内壁表面，所述湿法刻蚀工艺对所述阻挡层和基底的刻蚀选择比大于10；

沿所述刻蚀孔的内壁表面生长半导体外延层；

形成所述半导体外延层之后，在所述沟道孔内形成：覆盖沟道孔侧壁表面的功能侧墙、覆盖所述功能侧墙且与所述半导体外延层连接的沟道层、位于所述沟道层表面填充所述沟道孔的沟道介质层。

2.根据权利要求1所述的存储器的形成方法，其特征在于，所述阻挡层的材料包括多晶硅、氧化铝以及钨中的至少一种。

3.根据权利要求1所述的存储器的形成方法，其特征在于，形成所述刻蚀孔和所述沟道孔的过程中，采用同一光罩进行光刻。

4.根据权利要求1所述的存储器的形成方法，其特征在于，所述阻挡层表面与所述基底表面齐平。

5.根据权利要求1所述的存储器的形成方法，其特征在于，所述阻挡层的形成方法包括：形成填充满所述刻蚀孔且覆盖所述基底表面的阻挡材料层；以所述基底作为停止层，对所述阻挡材料层进行平坦化处理，形成位于所述刻蚀孔内的阻挡层。

6.根据权利要求1所述的存储器的形成方法，其特征在于，所述基底包括半导体衬底以及位于所述半导体衬底表面的介质层。

7.根据权利要求6所述的存储器的形成方法，其特征在于，所述介质层包括位于所述半导体衬底表面的栅介质层、位于所述栅介质层表面的氮化硅层和位于所述氮化硅层表面的氧化硅层。

8.根据权利要求1所述的存储器的形成方法，其特征在于，所述存储器为3D NAND存储器。

Images