CN111403394A - 深孔的形成方法 - Google Patents

深孔的形成方法 Download PDF

Info

Publication number
CN111403394A
CN111403394A CN202010233885.5A CN202010233885A CN111403394A CN 111403394 A CN111403394 A CN 111403394A CN 202010233885 A CN202010233885 A CN 202010233885A CN 111403394 A CN111403394 A CN 111403394A
Authority
CN
China
Prior art keywords
hole
section
holes
substrate
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010233885.5A
Other languages
English (en)
Inventor
吴林春
张坤
周文犀
夏志良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202010233885.5A priority Critical patent/CN111403394A/zh
Publication of CN111403394A publication Critical patent/CN111403394A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本申请提供了一种深孔的形成方法，形成方法包括提供基底。形成穿过至少部分基底的第一段孔。形成填充第一段孔的刻蚀阻挡层。形成覆盖基底和刻蚀阻挡层的膜层。形成贯穿膜层的第二段孔，并露出刻蚀阻挡层。去除刻蚀阻挡层，以使得第一段孔和第二段孔连通形成深孔。本申请通过将相关技术中一步形成的深孔，变成分两步法进行制备。先形成靠近底部的第一段孔，随后再形成其余的连通第一段孔的第二段孔。由于靠近底部的第一段孔是单独制备的，因此无论膜层的厚度有多大，即无论第二段孔的深度有多大，均不会影响到底部的第一段孔的结构。因此，本申请提供的形成方法，可降低深孔的形成难度，并形成结构优异的深孔。

Description

深孔的形成方法
技术领域
本申请属于半导体技术领域，具体涉及深孔的形成方法。
背景技术
由于三维存储器的功耗低、质量轻、并且属于性能优异的非易失存储产品，在电子产品中得到了越来越广泛的应用。但同时用户对三维存储器的期望值与要求也越来越高。例如，在基底与膜层上通常需要形成深孔，以便于在后续的制备中利用该深孔去去除某些部件，或者在该深空中形成某个部件以将基底和/或膜层中的某些部件电性引出。但随着三维存储器层数的增多，即膜层深度的增加；导致该深孔的底部无法形成或其质量较差，大大增加了深孔的形成难度。
发明内容
鉴于此，本申请提供了一种深孔的形成方法，所述形成方法包括：
提供基底；
形成穿过至少部分所述基底的第一段孔；
形成填充所述第一段孔的刻蚀阻挡层；
形成覆盖所述基底和所述刻蚀阻挡层的膜层；
形成贯穿所述膜层的第二段孔，并露出所述刻蚀阻挡层；以及
去除所述刻蚀阻挡层，以使得所述第一段孔和所述第二段孔连通形成深孔。
本申请提供的形成方法，通过先在基底上形成第一段孔。然后形成填充所述第一段孔的刻蚀阻挡层、以及覆盖所述基底和所述刻蚀阻挡层的膜层。随后再形成贯穿膜层的第二段孔，并露出刻蚀阻挡层。最后去除刻蚀阻挡层以使得所述第一段孔和所述第二段孔连通形成深孔。本申请通过将相关技术中一步形成的深孔，变成分两步法进行制备。先形成靠近底部的第一段孔，随后再形成其余的连通第一段孔的第二段孔。由于靠近底部的第一段孔是单独制备的，因此无论膜层的厚度有多大，即无论第二段孔的深度有多大，均不会影响到底部的第一段孔的结构。因此，本申请提供的形成方法，可降低深孔的形成难度，并形成结构优异的深孔。
其中，定义开设所述第一段孔的所述基底的表面为第一表面，在垂直于所述第一表面的方向上所述深孔的深度与在平行于所述第一表面的方向上所述深孔的宽度之比为(50-1000)：1。
其中，定义开设所述第一段孔的所述基底的表面为第一表面，在垂直于所述第一表面的方向上所述第一段孔的深度与在平行于所述第一表面的方向上所述第一段孔的宽度之比为(0.1-10)：1。
其中，定义开设所述第一段孔的所述基底的表面为第一表面，在垂直于所述第一表面的方向上，所述第一段孔的深度与所述第二段孔的深度之比为1：(10-100)。
其中，定义开设所述第一段孔的所述基底的表面为第一表面，在平行于所述第一表面的方向上，所述第一段孔靠近所述第二段孔的开口口径大于所述第二段孔靠近所述第一段孔的开口口径。
其中，所述刻蚀阻挡层的材料包括金属。
其中，定义开设所述第一段孔的所述基底的表面为第一表面，在垂直于所述第一表面的方向上，所述第一段孔和/或所述第二段孔的纵截面为锥形。
其中，所述深孔为三维存储器的沟道孔或栅缝隙。
附图说明
为了更清楚地说明本申请实施方式中的技术方案，下面将对本申请实施方式中所需要使用的附图进行说明。
图1为本申请一实施方式提供的形成方法的工艺流程图。
图2-图7分别为图1中S100，S200，S300，S400，S500，S600对应的结构示意图。
图8为本申请一实施方式中图7对应的结构示意图。
图9为本申请另一实施方式中图7对应的结构示意图。
图10为本申请又一实施方式中图7对应的结构示意图。
标号说明：
三维存储器-1，基底-10，第一段孔-20，刻蚀阻挡层-30，膜层-40，第二段孔-50，深孔-60，第一表面-61。
具体实施方式
以下是本申请的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本申请的保护范围。
在介绍本申请的技术方案之前，再详细介绍下相关技术中的技术问题。
在相关技术中，三维存储器中存在多个深孔，并且深孔的作用也多种多样。例如，有些深孔的形成是为了在后续的制备过程中将基底和/或膜层中的某些部件去除。或者深孔的形成是为了在深孔中形成某个部件将基底和/或膜层中的某些部件电性引出，从而使这些部件可以电连接到三维存储器的其他结构件。但目前的趋势三维存储器的层数会越来越多，随着三维存储器层数的增多，即膜层深度的增加，这将会导致深孔的深度也会进一步增加。深孔的形成方法通常是通过刻蚀法一步形成。但随着深孔深度的增加，刻蚀法或者其他形成方法无法保证蚀刻的方向性与准确性，这将会导致蚀刻的方向出现偏差，进而无法形成底部的深孔，或者即使形成了底部的深孔，也无法保证其结构的准确性，使得深孔的质量较差，大大增加了深孔的形成难度。
鉴于此，本申请为了解决上述问题，提供了一种深孔的形成方法，通过将现有技术中一步形成的深孔变为两步法形成，从而确保深孔底部的结构。
请一并参考图1-图7。图1为本申请一实施方式提供的形成方法的工艺流程图。图2-图7分别为图1中S100，S200，S300，S400，S500，S600对应的结构示意图。本实施方式提供了一种深孔60的形成方法，所述形成方法包括S100，S200，S300，S400，S500，S600。其中，S100，S200，S300，S400，S500，S600的详细介绍如下。
请参考图2，S100，提供基底10。
本申请提供的形成方法可应用于三维存储器1或者其他电子设备中。本申请以三维存储器1进行示意。当然了，其他电子设备也可采用本形成方法。
本申请提供的基底10是一种统称。其中，基底10可以为一种单一的结构，例如基底10可以为三维存储器1的衬底。或者，基底10可以为多种结构件的统称，例如基底10可以为三维存储器1的衬底以及设于衬底上的部分叠层结构。
请参考图3，S200，形成穿过至少部分所述基底10的第一段孔20。
本申请可先在基底10上形成形成第一段孔20，由于基底10的厚度较低，只有衬底或者只有衬底以及部分叠层结构，因此第一段孔20的深度也较低，因此在蚀刻基底10的时候，便可精确控制第一段孔20的结构与位置。这避免了后续的膜层40的厚度对靠近底部的第一段孔20的结构精确性的影响。
请参考图4，S300，形成填充所述第一段孔20的刻蚀阻挡层30。
由于后续还需要在基底10上形成膜层40，因此为了避免膜层40的材料将第一段孔20填满，因此可在第一段孔20内形成刻蚀阻挡层30。其次刻蚀阻挡层30还可在后续在形成第二段孔50的时候，充当刻蚀停止的截面。可选地，所述刻蚀阻挡层30的材料包括金属。进一步可选地，刻蚀阻挡层30的材料包括钨。
请参考图5，S400，形成覆盖所述基底10和所述刻蚀阻挡层30的膜层40。
接下来就可在基底10与刻蚀阻挡层30上形成厚度较高的膜层40。
请参考图6，S500，形成贯穿所述膜层40的第二段孔50，并露出所述刻蚀阻挡层30。
本申请在厚度较高的膜层40上形成第二段孔50，并露出刻蚀阻挡层30。首先，当刻蚀阻挡层30露出的时刻，刻蚀工艺避免会被阻挡，无法继续进行下来。其次本申请为了形成整体的深孔60，因此需要将第二段孔50与第一段孔20连通起来。而由于刻蚀阻挡层30填满了第一段孔20，因此，当刻蚀阻挡层30露出的时刻，也就意味着露出了第一段孔20的位置，进一步意味着第二段孔50与第一段孔20连通在一起。
可选地，形成贯穿所述膜层40的第二段孔50，并露出部分所述刻蚀阻挡层30。可选地，形成贯穿所述膜层40的第二段孔50，并完全露出所述刻蚀阻挡层30。进一步可选地，形成贯穿所述膜层40的第二段孔50，并完全露出所述刻蚀阻挡层30，且不露出基底10，也可以理解为第一段孔20与第二段孔50正对应设置(如图6所示)。
请参考图7，S600，去除所述刻蚀阻挡层30，以使得所述第一段孔20和所述第二段孔50连通形成深孔60。
最后只需要去除刻蚀阻挡层30，将第一段孔20显露出来，便可使得所述第一段孔20和所述第二段孔50连通形成深孔60。
综上，从上述内容可知，本申请通过将相关技术中一步形成的深孔60，变成分两步法进行制备。先形成靠近底部的第一段孔20，随后再形成其余的连通第一段孔20的第二段孔50。由于靠近底部的第一段孔20是单独制备的，因此无论膜层40的厚度有多大，即无论第二段孔50的深度有多大，均不会影响到底部的第一段孔20的结构。因此，本申请提供的形成方法，可降低深孔60的形成难度，并形成结构优异的深孔60。
可选地，深孔60的数量可以为一个，也可以为多个，本申请在此不做限定。本实施方式以深孔60的数量为两个进行示意。
可选地，所述深孔60为三维存储器1的沟道孔或栅缝隙。当然深孔60也可以为三维存储器1中的其他孔结构，或者深孔60也可以为其他电子设备中的孔结构。
请再次参考图7，本实施方式中，定义开设所述第一段孔20的所述基底10的表面为第一表面61，在垂直于所述第一表面61的方向上(图中的D1方向)所述深孔60的深度与在平行于所述第一表面61的方向上(图中的D2方向)所述深孔60的宽度之比为(50-1000)：1。
本申请深孔60的深度与深孔60的宽度之比应满足(50-1000)：1。若深孔60的深度太大或者深孔60的宽度过小，都会影响其深孔60的性能。例如若深孔60的深度与深孔60的宽度之比过大，大于(50-1000)：1，则会导致第二段孔50靠近第一段孔20的部分无法形成，或其形成的结构质量较差。若深孔60的深度与深孔60的宽度之比过小，小于(50-1000)：1，则会导致深孔60的宽度过小，影响后续在深孔60内制备的其他部件的结构，并影响其电信号的传输。
可选地，在垂直于所述第一表面61的方向上所述深孔60的深度与在平行于所述第一表面61的方向上所述深孔60的宽度之比为(80-800)：1。进一步可选地，在垂直于所述第一表面61的方向上所述深孔60的深度与在平行于所述第一表面61的方向上所述深孔60的宽度之比为(150-600)：1。
请再次参考图7，本实施方式中，定义开设所述第一段孔20的所述基底10的表面为第一表面61，在垂直于所述第一表面61的方向上(图中的D1方向)所述第一段孔20的深度与在平行于所述第一表面61的方向上(图中的D2方向)所述第一段孔20的宽度之比为(0.1-10)：1。
本申请还可使第一段孔20的深度与宽度之比满足(0.1-10)：1，以此来制备出结构优异的靠近底部的深孔60结构。若第一段孔20的深度太大或者第一段孔20的宽度太小都会影响其深孔60的形成。例如若第一段孔20的深度与第一段孔20的宽度之比过大，大于(0.1-10)：1，则会导致第一段孔20过深，从而增加刻蚀阻挡层30用量与去除刻蚀阻挡层30的时间，提高工艺成本，降低工艺效率。若第一段孔20的深度与第一段孔20的宽度之比过小，小于(0.1-10)：1，则会导致第一段孔20过窄，则会影响后续在深孔60内制备的其他部件的结构，并影响其电信号的传输。
可选地，在垂直于所述第一表面61的方向上所述第一段孔20的深度与在平行于所述第一表面61的方向上所述第一段孔20的宽度之比为(0.5-8)：1。进一步可选地，在垂直于所述第一表面61的方向上所述第一段孔20的深度与在平行于所述第一表面61的方向上所述第一段孔20的宽度之比为(1-5)：1。
请再次参考图7，本实施方式中，定义开设所述第一段孔20的所述基底10的表面为第一表面61，在垂直于所述第一表面61的方向上(图中的D1方向)，所述第一段孔20的深度与所述第二段孔50的深度之比为1：(10-100)。
本申请还可使第一段孔20的深度与第二段孔50的深度之比满足1：(10-100)，以此来制备出结构优异的深孔60结构。若第一段孔20的深度太大或者第一段孔20的深度太小都会影响其深孔60的形成。例如若第一段孔20的深度与第二段孔50的深度之比过大，大于1：(10-100)，则会导致第一段孔20的深度过大，从而增加刻蚀阻挡层30用量与去除刻蚀阻挡层30的时间，提高工艺成本，降低工艺效率。例如若第一段孔20的深度与第二段孔50的深度之比过小，小于1：(10-100)，则会导致第一段孔20的深度过小，从而形成的底部的第一段孔20的结构过小，无法满足用户的需求。也可以理解为，若第一段孔20的深度过小，则会导致第二段孔50的深度过大，进而使得第二段孔50靠近第一段孔20的部分无法形成，或其形成的结构质量较差。
可选地，在垂直于所述第一表面61的方向上，所述第一段孔20的深度与所述第二段孔50的深度之比为1：(20-80)。进一步可选地，在垂直于所述第一表面61的方向上，所述第一段孔20的深度与所述第二段孔50的深度之比为1：(40-60)。
请一并参考图8，图8为本申请一实施方式中图7对应的结构示意图。本实施方式中，定义开设所述第一段孔20的所述基底10的表面为第一表面61，在平行于所述第一表面61的方向上(图中的D2方向)，所述第一段孔20靠近所述第二段孔50的开口口径大于所述第二段孔50靠近所述第一段孔20的开口口径。
本申请还可使在平行于第一表面61的方向上，第一段孔20靠近第二段孔50的开口口径大于第二段孔50靠近第一段孔20的开口口径，也可以理解为第一段孔20的宽度大于第二段孔50的宽度，这样可使底部的第一段孔20更宽，从而使后续在第一段孔20内形成的结构件更宽，使其结构件可以更好地支撑上部分的膜层40结构。
或者，请一并参考图9，图9为本申请另一实施方式中图7对应的结构示意图。本实施方式中，定义开设所述第一段孔20的所述基底10的表面为第一表面61，在平行于所述第一表面61的方向上(图中的D2方向)，所述第一段孔20靠近所述第二段孔50的开口口径小于所述第二段孔50靠近所述第一段孔20的开口口径。本申请也可以是第二段孔50的宽度更宽，从而降低第二段孔50与第一段孔20连通的难度。
请一并参考图10，图10为本申请又一实施方式中图7对应的结构示意图。定义开设所述第一段孔20的所述基底10的表面为第一表面61，在垂直于所述第一表面61的方向上(图中的D1方向)，所述第一段孔20和/或所述第二段孔50的纵截面为锥形。
为了使第一段孔20与第二段孔50更易于连通，因此可使第一段孔20和/或所述第二段孔50的宽度增加，可选地，可仅使第一段孔20和/或所述第二段孔50的连接处的宽度增加，即使所述第一段孔20和/或所述第二段孔50的纵截面为锥形，从而保证第一段孔20与第二段孔50的连接，本实施方式仅以第一段孔20的纵截面为锥形进行示意。可选地，在平行于第一表面61的方向上，所述第一段孔20和/或所述第二段孔50的横截面可以为圆形、椭圆形、长方形或者其他多边形，本申请在此不进行限定。
以上对本申请实施方式所提供的内容进行了详细介绍，本文对本申请的原理及实施方式进行了阐述与说明，以上说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (8)

1.一种深孔的形成方法，其特征在于，所述形成方法包括：
提供基底；
形成穿过至少部分所述基底的第一段孔；
形成填充所述第一段孔的刻蚀阻挡层；
形成覆盖所述基底和所述刻蚀阻挡层的膜层；
形成贯穿所述膜层的第二段孔，并露出所述刻蚀阻挡层；以及
去除所述刻蚀阻挡层，以使得所述第一段孔和所述第二段孔连通形成深孔。
2.如权利要求1所述的形成方法，其特征在于，定义开设所述第一段孔的所述基底的表面为第一表面，在垂直于所述第一表面的方向上所述深孔的深度与在平行于所述第一表面的方向上所述深孔的宽度之比为(50-1000)：1。
3.如权利要求1所述的形成方法，其特征在于，定义开设所述第一段孔的所述基底的表面为第一表面，在垂直于所述第一表面的方向上所述第一段孔的深度与在平行于所述第一表面的方向上所述第一段孔的宽度之比为(0.1-10)：1。
4.如权利要求1所述的形成方法，其特征在于，定义开设所述第一段孔的所述基底的表面为第一表面，在垂直于所述第一表面的方向上，所述第一段孔的深度与所述第二段孔的深度之比为1：(10-100)。
5.如权利要求1所述的形成方法，其特征在于，定义开设所述第一段孔的所述基底的表面为第一表面，在平行于所述第一表面的方向上，所述第一段孔靠近所述第二段孔的开口口径大于所述第二段孔靠近所述第一段孔的开口口径。
6.如权利要求1所述的形成方法，其特征在于，所述刻蚀阻挡层的材料包括金属。
7.如权利要求1所述的形成方法，其特征在于，定义开设所述第一段孔的所述基底的表面为第一表面，在垂直于所述第一表面的方向上，所述第一段孔和/或所述第二段孔的纵截面为锥形。
8.如权利要求1-7任一项所述的形成方法，其特征在于，所述深孔为三维存储器的沟道孔或栅缝隙。
CN202010233885.5A 2020-03-28 2020-03-28 深孔的形成方法 Pending CN111403394A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010233885.5A CN111403394A (zh) 2020-03-28 2020-03-28 深孔的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010233885.5A CN111403394A (zh) 2020-03-28 2020-03-28 深孔的形成方法

Publications (1)

Publication Number Publication Date
CN111403394A true CN111403394A (zh) 2020-07-10

Family

ID=71431317

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010233885.5A Pending CN111403394A (zh) 2020-03-28 2020-03-28 深孔的形成方法

Country Status (1)

Country Link
CN (1) CN111403394A (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109742078A (zh) * 2019-01-02 2019-05-10 长江存储科技有限责任公司 存储器的形成方法
CN110767655A (zh) * 2019-10-31 2020-02-07 长江存储科技有限责任公司 三维存储器的制作方法
CN110808253A (zh) * 2019-10-12 2020-02-18 长江存储科技有限责任公司 三维存储器结构及其制备方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109742078A (zh) * 2019-01-02 2019-05-10 长江存储科技有限责任公司 存储器的形成方法
CN110808253A (zh) * 2019-10-12 2020-02-18 长江存储科技有限责任公司 三维存储器结构及其制备方法
CN110767655A (zh) * 2019-10-31 2020-02-07 长江存储科技有限责任公司 三维存储器的制作方法

Similar Documents

Publication Publication Date Title
CN112201661B (zh) 三维存储器设备的开口布局
US6586327B2 (en) Fabrication of semiconductor devices
TWI644394B (zh) 在金屬線之陣列之非心軸線中形成自對準切口的設備及方法
CN203536430U (zh) 集成电路裸片
DE102005020132B4 (de) Technik zur Herstellung selbstjustierter Durchführungen in einer Metallisierungsschicht
TWI660424B (zh) 在積體電路中形成ａｎａ區域之方法
CN110100307A (zh) 三维存储器件及其制作方法
DE102011085203B4 (de) Herstellungsverfahren für Halbleiterbauelemente mit Durchgangskontakten
DE19750919A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
CN111095450A (zh) 电容器及其加工方法
CN110335868A (zh) 一种三维存储器及其制备方法
DE102017113930B4 (de) Verfahren zum Herstellen einer Substratdurchkontaktierung in einem Halbleitersubstrat
US9837305B1 (en) Forming deep airgaps without flop over
CN114883199A (zh) 制作导电迹线的方法及所得结构
DE102007004884A1 (de) Verfahren zur Herstellung einer Metallschicht über einem strukturierten Dielektrikum durch stromlose Abscheidung unter Anwendung einer selektiv vorgesehenen Aktivierungsschicht
CN111403394A (zh) 深孔的形成方法
CN109671716B (zh) 三维存储器及其制作方法及半导体器件的制作方法
DE102006041004A1 (de) Technik zum Reduzieren plasmainduzierter Ätzschäden während der Herstellung von Kontaktdurchführungen in Zwischenschichtdielektrika
CN105472884A (zh) 电路板及其制造方法
CN114171455A (zh) 半导体封装结构及其加工方法
DE102011010362A1 (de) Halbleiterbauelement mit Durchkontaktierung und Herstellungsverfahren
KR100449026B1 (ko) 트렌치를 이용한 금속구조물 제조방법
US20220415790A1 (en) Topvia interconnect with enlarged via top
JPS63269546A (ja) 半導体装置の製造方法
CN113506771B (zh) 半导体结构的制作方法以及半导体结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20200710

RJ01 Rejection of invention patent application after publication