CN109671716B - 三维存储器及其制作方法及半导体器件的制作方法 - Google Patents

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Abstract

本发明公开了一种三维存储器及其制作方法及半导体器件的制作方法，本发明技术方案通过在刻蚀孔的侧壁形成过渡层，将过渡层以及刻蚀孔的部分侧壁转换为第一介质层，过渡层的厚度由刻蚀孔的顶部至底部逐渐减小，可以使得靠近刻蚀孔底部的过渡层与其覆盖较厚的侧壁同时转换为第一介质层，靠近刻蚀孔顶部的过渡层与其覆盖的较薄的侧壁同时转换为第一介质层，从而形成满足厚度均匀条件的第一介质层，使得刻蚀孔的侧壁满足垂直条件，从而形成质量较好的垂直通孔。基于上述方案制作三维存储器，可以使得三维存储器具有满足垂直条件的沟道孔，且在沟道孔侧壁形成满足厚度均匀条件的栅氧化层，提高三维存储器中不同存储单元的电压分布均匀性。

Description

三维存储器及其制作方法及半导体器件的制作方法
技术领域
本发明涉及半导体器件技术领域，更具体的说，涉及一种三维存储器(3D NAND)及其制作方法及半导体器件的制作方法。
背景技术
随着科学技术的不断发展，越来越多的电子设备应用到人们的日常生活以及工作当中，为人们的日常生活以及工作带来了巨大的便利，成为当今人们不可或缺的重要工具。存储器是许多电子设备的一个重要器件，随着电子设备功能的越来越强大，其需要存储器的数据越来越多，要求存储器的存储器容量越来越大。
三维存储器将存储单元在垂直于衬底的方向上堆叠，能够在较小的面积上形成更多的存储单元，相对于传统二维存储器，具有更大的存储容量，是当前存储器领域的一个主要发展方向。现有技术制作的三维存储器中，不同层存储单元的电压分布的均匀性较差。
发明内容
有鉴于此，本发明技术方案提供了一种三维存储器及其制作方法及半导体器件的制作方法，可以使得半导体器件形成满足垂直条件的刻蚀孔，提高了三维存储器中不同层存储单元的电压分布均匀性。
为了实现上述目的，本发明提供如下技术方案：
一种三维存储器的制作方法，所述制作方法包括：
提供一半导体衬底，所述半导体衬底形成有堆叠结构；
在所述堆叠结构上形成沟道孔，所述沟道孔露出所述半导体衬底，所述沟道孔的宽度由顶部至底部逐渐减小；
在所述沟道孔的底部形成外延层；
在所述沟道孔的侧壁以及所述外延层的表面形成过渡层，所述过渡层的厚度由所述沟道孔的顶部至底部逐渐减小；
将所述过渡层以及所述沟道孔的部分侧壁转换为栅氧化层，所述栅氧化层满足厚度均匀条件，使得所述沟道孔的侧壁满足垂直条件；
在所述沟道孔内形成沟道孔结构。
优选的，在上述制作方法中，所述提供一半导体衬底包括：
在所述半导体衬底上外延形成堆叠结构，所述堆叠结构包括多层交替层叠设置的绝缘介质层以及牺牲层；
其中，所述绝缘介质层与所述栅氧化层的材料相同，所述牺牲层与所述过渡层的材料相同。
优选的，在上述制作方法中，所述绝缘介质层为氧化硅层，所述牺牲层为氮化硅层。
优选的，在上述制作方法中，所述将所述过渡层以及所述沟道孔的部分侧壁转换为栅氧化层包括：
对所述过渡层进行氧化处理，将所述过渡层完全氧化，且将所述沟道孔的部分侧壁同步氧化。
优选的，在上述制作方法中，所述在所述沟道孔内形成沟道孔结构包括：
在所述栅氧化层表面形成功能层；
在所述沟道孔的底部形成贯穿所述功能层以及所述栅氧化层的通孔，露出所述半导体衬底；
在所述功能层表面、所述通孔的侧壁以及底部形成沟道层；
在所述沟道孔内填充介质；
去除所述沟道孔顶部的所述填充介质，以形成凹槽；
在所述凹槽内形成插塞。
优选的，在上述制作方法中，所述在所述栅氧化层表面形成功能层包括：
在所述栅氧化层表面形成电荷存储层；
形成覆盖所述电荷存储层的电荷隧道氧化层；
其中，所述通孔在所述沟道孔的底部贯穿所述电荷隧道氧化层、所述电荷存储层以及所述栅氧化层。
本发明还提供了一种三维存储器，所述三维存储器包括：
半导体衬底，所述半导体衬底形成有堆叠结构；
贯穿所述堆叠结构的沟道孔，所述沟道孔露出所述半导体衬底，所述沟道孔的宽度由顶部至底部逐渐减小；
位于所述沟道孔底部的外延层；
位于所述沟道孔侧壁的栅氧化层，所述栅氧化层由位于所述沟道孔侧壁的过渡层以及所述沟道孔的部分侧壁形成，所述过渡层的厚度由所述沟道孔的顶部至底部逐渐减小，所述栅氧化层满足厚度均匀条件，以使得所述沟道孔满足垂直条件；
形成在所述沟道孔内的沟道孔结构。
优选的，在上述三维存储器中，所述堆叠结构包括：
多层交替层叠设置的绝缘介质层以及牺牲层；
其中，所述绝缘介质层与所述栅氧化层的材料相同，所述牺牲层与所述过渡层的材料相同。
优选的，在上述三维存储器中，所述绝缘介质层为氧化硅层，所述牺牲层为氮化硅层。
本发明还提供了一种半导体器件的制作方法，所述制作方法包括：
提供一基板；
在所述基板表面形成刻蚀孔，所述刻蚀孔的宽度由顶部至底部逐渐减小；
在所述刻蚀孔的侧壁形成过渡层，所述过渡层的厚度由所述沟道孔的顶部至底部逐渐减小；
将所述过渡层以及所述刻蚀孔的部分侧壁转换为第一介质层，所述第一介质层满足厚度均匀条件，使得所述刻蚀孔的侧壁满足垂直条件。
通过上述描述可知，本发明技术方案提供半导体器件的制作方法中，在基板上形成刻蚀孔后，在刻蚀孔的侧壁形成过渡层，将所述过渡层以及所述刻蚀孔的部分侧壁转换为第一介质层，所述过渡层的厚度由所述刻蚀孔的顶部至底部逐渐减小，可以使得靠近所述刻蚀孔底部的所述过渡层与其覆盖较厚的侧壁同时转换为第一介质层，靠近刻蚀孔顶部的所述过渡层与其覆盖的较薄的侧壁同时转换为第一介质层，从而形成满足厚度均匀条件的第一介质层，使得所述刻蚀孔的侧壁满足垂直条件，从而形成质量较好的垂直通孔。
可以基于所述半导体器件制作方法制作三维存储器，从而可以使得三维存储器具有满足垂直条件的沟道孔，且在沟道孔侧壁形成满足厚度均匀条件的栅氧化层，提高三维存储器中不同存储单元的电压分布均匀性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1-图6为一种常规三维存储器制作方法的工艺流程图；
图7-图16为本发明实施例提供的一种三维存储器的制作方法的工艺流程图；
图17-图20为本发明实施例提供的一种半导体器件的制作方法的工艺流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
一般的，在形成深度较大的刻蚀孔时，受限于刻蚀工艺条件，由于不同深度刻横向刻蚀速率的差异性会导致刻蚀孔的垂直型较差，形成的刻蚀孔的宽度在由所述刻蚀孔的顶部至底部的方向上逐渐减小，无法形成形貌良好的垂直刻蚀孔，这样会影响半导体器件的性能。
下面以三维存储器的制作工艺为例进行说明。
参考图1-图6，图1-图6为一种常规三维存储器制作方法的工艺流程图，该制作方法包括：
首先，如图1所示，提供一半导体衬底11。半导体衬底11表面具有堆叠结构12，堆叠结构12包括多层交替层叠设置的绝缘介质层121以及牺牲层122。堆叠结构12的上表面覆盖有刻蚀硬掩膜层13。通过光刻工艺在硬掩膜层13的表面形成图形化的光刻胶层141。
然后，如图2所示，基于所述光刻胶层141对硬掩膜层13进行刻蚀，形成设定图案的硬掩膜层13。刻蚀后的硬掩膜层13具有开口131。去除光刻胶层141。
再如图3所示，基于图案化的硬掩膜层13，在对应其开口131的位置形成沟道孔14，沟道孔露出部分半导体衬底11。形成沟道孔14后去除硬掩膜层13。
再如图4所示，在沟道孔14的底部沉积外延层15，在沟道孔14的侧壁以及外延层15的表面形成栅氧化层16。
再如图5所示，在所述栅氧化层16表面形成电荷存储层17，在所述电荷存储层17表面形成电荷隧道氧化层18，并在沟道孔15的底部形成贯穿所述电荷隧道氧化层18、所述电荷存储层17以及所述栅氧化层16的通孔，漏出底部的所述半导体衬底11。
最后如图6所示，在所述沟道孔14内形成填充介质10，去除所述沟道孔14顶部的所述填充介质10，以形成凹槽，在所述凹槽内形成插塞结构19。
由于三维存储器在竖直方向上集成的存储单元较多，该层叠结构12的层数以及厚度较大，故形成的沟道孔14的深度较大，沟道孔14为锥形结构，其宽度由上至下逐渐变小，无法形成侧壁垂直于半导体衬底11的沟道孔14。这样会导致三维存储器中，不同层的存储单元的电压分布的均匀性较差，影响三维存储器的性能。
有鉴于此，本发明实施例提供了一种三维存储器的制作方法，可以使得三维存储器具有满足垂直条件的沟道孔，且在沟道孔侧壁形成满足厚度均匀条件的栅氧化层，提高三维存储器中不同存储单元的电压分布均匀性。该制作方法如图7-图16所示。
参考图7-图16，图7-图16为本发明实施例提供的一种三维存储器的制作方法的工艺流程图，该制作方法包括：
步骤S11：如图7所示，提供一半导体衬底21。
所述半导体衬底21形成有堆叠结构22。所述半导体衬底可以为单晶硅衬底或是其他半导体材料衬底。
该步骤中，所述提供一半导体衬底21包括：在所述半导体衬底21上外延形成堆叠结构22，所述堆叠结构22包括多层交替层叠设置的绝缘介质层221以及牺牲层222。
步骤S12：如图8-图10所示，在所述堆叠结构22上形成沟道孔24。
所述沟道孔24露出所述半导体衬底21，所述沟道孔24的宽度由顶部至底部逐渐减小。可以通过刻蚀工艺形成所述沟道孔24。所述沟道孔24的深度大于所述堆叠结构22的厚度，以充分刻蚀，露出所述半导体衬底21。
所述沟道孔24的形成方法包括：
首先，如图8所示，在堆叠结构22表面形成硬掩膜层23，在硬掩膜层23表面形成光刻胶层241，通过曝光显影工艺图形化光刻胶层241。硬掩膜层23可以为单层结构或是多层子层的层叠结构。硬掩膜层23可以包括氮化硅层。
然后，如图9所示，基于所述光刻胶层241刻蚀所述硬掩膜23，以在其表面形成开口231，去除光刻胶层241。
最后，如图10所示，基于所述硬掩膜层23，在对应所述开口231的位置形成沟道孔24。通过刻蚀工艺形成所述沟道孔24。
步骤S13：如图11所示，在所述沟道孔24的底部形成外延层25。外延层25和半导体衬底21的材料相同，如果半导体衬底21为单晶硅时，则外延层25为单晶硅。
步骤S14：如图11所示，在所述沟道孔24的侧壁以及所述外延层25的表面形成过渡层26，所述过渡层26的厚度由所述沟道孔的顶部至底部逐渐减小。
步骤S15：如图11和图12所示，将所述过渡层26以及所述沟道孔24的部分侧壁转换为栅氧化层27，所述栅氧化层27满足厚度均匀条件，使得所述沟道孔24的侧壁满足垂直条件。
其中，所述绝缘介质层221与所述栅氧化层27的材料相同，所述牺牲层222与所述过渡层26的材料相同。例如，所述绝缘介质层221为氧化硅层，所述牺牲层222为氮化硅层。这样，通过氧化工艺，就可以将所述过渡层26转换为氧化硅，并将所述堆叠结构22中靠近所述沟道孔24侧壁的氮化硅牺牲层转换为氧化硅，从而形成满足厚度均匀条件的栅氧化层27。
该步骤中，所述将所述过渡层26以及所述沟道孔24的部分侧壁转换为栅氧化层27包括：对所述过渡层26进行氧化处理，将所述过渡层26完全氧化，且将所述沟道孔24的部分侧壁同步氧化。
如11所示，对于同一沟道孔24，将其侧壁的过渡层26完全氧化，并可以通过控制氧化的工艺参数，控制氧化的横向深度，使得沟道孔24中横向氧化深度大于或是等于过渡层26的最大厚度值，如图11中两条竖直虚线之间的部分侧壁氧化为栅氧化层27，优选的，可以使得横向氧化深度等于过渡层26的最大厚度值。这样，相当于侧壁满足垂直条件的沟道孔24的侧壁形成了厚度满足均匀条件的栅氧化层27。沟道孔24侧壁的栅氧化层27的厚度如图12所示，满足厚度均匀条件，即沟道孔24侧壁的厚度在沟道孔24顶部至底部的方向上均匀，或是在误差允许范围内近似均匀。由于将沟道孔24的侧壁转换为栅氧化层27，使得沟道孔的侧壁满足垂直条件，即沟道孔24的侧壁垂直于半导体衬底21的表面，或是在误差允许范围内近似垂直于半导体衬底21的表面，部分侧壁转换为栅氧化层27后，新的侧壁如图11两虚线所示，由于横向氧化深度可控均匀，故两虚线满足垂直条件。
步骤S16：如图13-图16所示，在所述沟道孔24内形成沟道孔结构。
该步骤S16中，所述在所述沟道孔内形成沟道孔结构包括：
步骤S21：如图13所示，在所述栅氧化层27表面形成功能层。
步骤S22：如图14所示，在所述沟道孔24的底部形成贯穿所述功能层以及所述栅氧化层27的通孔，露出所述半导体衬底21。
上述步骤中，所述在所述栅氧化层27表面形成功能层包括：在所述栅氧化层27表面形成电荷存储层28；形成覆盖所述电荷存储层28的电荷隧道氧化层29。故该步骤中，所述通孔在所述沟道孔24的底部贯穿所述电荷隧道氧化层29、所述电荷存储层28以及所述栅氧化层27。所述栅氧化层27为氧化硅层，所述电荷存储层28为氮化硅层，所述电荷隧道氧化层29为氧化硅层。
步骤S23：如图14所示，在所述功能层表面、所述通孔的侧壁以及底部形成沟道层30。
所述沟道层30覆盖所述电荷隧道氧化层29、所述通孔的侧壁以及底部。所述沟道层30为多晶硅。
步骤S24：如图15所示，在所述沟道孔24内填充介质31。所述填充介质31为氧化硅。
步骤S25：如图15所示，去除所述沟道孔24顶部的所述填充介质31，以形成凹槽；
步骤S26：如图16所示，在所述凹槽内形成插塞32。导电插塞32与沟道层30的材料相同，为多晶硅。
在上述制作方法中，所述牺牲层222需要在后续工艺中去除，以便于其位置形成金属栅极。如果单纯的不制备过渡层，直接在沟道孔中形成厚度由上至下逐渐减少的栅氧化层，仅是让沟道孔的内径(栅氧化层外表面对应的孔径)变小，垂直性好，但是其内径(栅氧化层的外表面)任然是由上至下逐渐减小，不能解决不同层存储单元电压分布不均匀的问题。
本发明实施例所述三维存储器的制作方法中，可以使得三维存储器具有满足垂直条件的沟道孔，且在沟道孔侧壁形成满足厚度均匀条件的栅氧化层，提高三维存储器中不同存储单元的电压分布均匀性。
基于上述实施例，本发明另一实施例还提供了一种三维存储器，该三维存储器可以采用上述制作方法制作，该三维存储器如图16所示，包括：半导体衬底21，所述半导体衬底21形成有堆叠结构22；贯穿所述堆叠结构22的沟道孔，所述沟道孔露出所述半导体衬底21，所述沟道孔的宽度由顶部至底部逐渐减小；位于所述沟道孔底部的外延层25；位于所述沟道孔侧壁的栅氧化层27，所述栅氧化层27由位于所述沟道孔侧壁的过渡层以及所述沟道孔的部分侧壁形成，所述过渡层的厚度由所述沟道孔的顶部至底部逐渐减小，所述栅氧化层满足厚度均匀条件，以使得所述沟道孔满足垂直条件；形成在所述沟道孔内的沟道孔结构。
其中，所述堆叠结构22包括：多层交替层叠设置的绝缘介质层221以及牺牲层222；其中，所述绝缘介质层221与所述栅氧化层27的材料相同，所述牺牲层222与所述过渡层的材料相同。可选的，所述绝缘介质层221为氧化硅层，所述牺牲层222为氮化硅层。
本发明实施例所述三维存储器中，通过过渡层形成满足厚度均匀条件的栅氧化层27，可以使得沟道孔侧壁满足垂直条件，提高了三维存储器中不同存储单元的电压分布均匀性。
基于上述实施例，本发明另一实施例还提供了一种半导体器件的制作方法，该制作方法如图17-图20所示，图17-图20为本发明实施例提供的一种半导体器件的制作方法的工艺流程图，所述制作方法包括：
步骤S31：如图17所示，提供一基板41。
步骤S32：如图18所示，在所述基板41表面形成刻蚀孔42，所述刻蚀孔42的宽度由顶部至底部逐渐减小。
步骤S33：如图19所示，在所述刻蚀孔42的侧壁形成过渡层43，所述过渡层43的厚度由所述沟道孔的顶部至底部逐渐减小；
步骤S34：如图20所示，将所述过渡层43以及所述刻蚀孔42的部分侧壁转换为第一介质层44，所述第一介质层44满足厚度均匀条件，使得所述刻蚀孔42的侧壁满足垂直条件。
满足厚度均匀条件指第一介质层44的横向厚度均匀或是在误差允许范围内近似厚度均匀。侧壁满足垂直条件指刻蚀孔42的侧壁垂直于基板41的表面或是在误差允许范围内近似垂直基板41。
第一介质层44可以为氧化硅层，过渡层43可以为硅材料或是硅的化合物，刻蚀孔的侧壁为硅材料或是硅的化合物，可以通过氧化工艺将过渡层43和刻蚀孔42的部分侧壁进行氧化，以形成第一介质层44。可以通过控制氧化工艺参数，控制刻蚀孔42内横向氧化厚度，从而使得第一介质层44满足厚度均匀条件，进而形成满足侧壁垂直条件的刻蚀孔。
本发明实施例所述半导体器件的制作方法，可以不局限于用于制作三维存储器，还可以用于STV(硅通孔)工艺，用于在硅衬底表面形成直孔以及在该直孔侧壁形成厚度均匀的第一介质层。当该制作方法用于STV工艺时，可以用于制作传感器背面的刻蚀孔，用于形成传感器背面的电互联结构，以便于传感器与外部电路连接。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (9)

1.一种三维存储器的制作方法，其特征在于，所述制作方法包括：
提供一半导体衬底，所述半导体衬底形成有堆叠结构；
在所述堆叠结构上形成沟道孔，所述沟道孔露出所述半导体衬底，所述沟道孔的宽度由顶部至底部逐渐减小；
在所述沟道孔的底部形成外延层；
在所述沟道孔的侧壁以及所述外延层的表面形成过渡层，所述过渡层的厚度由所述沟道孔的顶部至底部逐渐减小；所述过渡层为硅或硅的化合物；
对所述过渡层进行氧化处理，将所述过渡层以及所述沟道孔的部分侧壁转换为栅氧化层，控制横向氧化深度，使得所述栅氧化层满足厚度均匀条件，使得所述沟道孔的侧壁满足垂直条件；
在所述沟道孔内形成沟道孔结构。
2.根据权利要求1所述的制作方法，其特征在于，所述提供一半导体衬底包括：
在所述半导体衬底上外延形成堆叠结构，所述堆叠结构包括多层交替层叠设置的绝缘介质层以及牺牲层；
其中，所述绝缘介质层与所述栅氧化层的材料相同，所述牺牲层与所述过渡层的材料相同。
3.根据权利要求2所述的制作方法，其特征在于，所述绝缘介质层为氧化硅层，所述牺牲层为氮化硅层。
4.根据权利要求1所述的制作方法，其特征在于，所述在所述沟道孔内形成沟道孔结构包括：
在所述栅氧化层表面形成功能层；
在所述沟道孔的底部形成贯穿所述功能层以及所述栅氧化层的通孔，露出所述半导体衬底；
在所述功能层表面、所述通孔的侧壁以及底部形成沟道层；
在所述沟道孔内填充介质；
去除所述沟道孔顶部的所述填充介质，以形成凹槽；
在所述凹槽内形成插塞。
5.根据权利要求4所述的制作方法，其特征在于，所述在所述栅氧化层表面形成功能层包括：
在所述栅氧化层表面形成电荷存储层；
形成覆盖所述电荷存储层的电荷隧道氧化层；
其中，所述通孔在所述沟道孔的底部贯穿所述电荷隧道氧化层、所述电荷存储层以及所述栅氧化层。
6.一种采用如权利要求1-5任一项所述制作方法的三维存储器，其特征在于，所述三维存储器包括：
半导体衬底，所述半导体衬底形成有堆叠结构；
贯穿所述堆叠结构的沟道孔，所述沟道孔露出所述半导体衬底，所述沟道孔的宽度由顶部至底部逐渐减小；
位于所述沟道孔底部的外延层；
位于所述沟道孔侧壁的栅氧化层，所述栅氧化层由位于所述沟道孔侧壁的过渡层以及所述沟道孔的部分侧壁形成，所述过渡层的厚度由所述沟道孔的顶部至底部逐渐减小，所述栅氧化层满足厚度均匀条件，以使得所述沟道孔满足垂直条件；
形成在所述沟道孔内的沟道孔结构。
7.根据权利要求6所述的三维存储器，其特征在于，所述堆叠结构包括：
多层交替层叠设置的绝缘介质层以及牺牲层；
其中，所述绝缘介质层与所述栅氧化层的材料相同，所述牺牲层与所述过渡层的材料相同。
8.根据权利要求7所述的三维存储器，其特征在于，所述绝缘介质层为氧化硅层，所述牺牲层为氮化硅层。
9.一种半导体器件的制作方法，其特征在于，所述制作方法包括：
提供一基板；
在所述基板表面形成刻蚀孔，所述刻蚀孔的宽度由顶部至底部逐渐减小；
在所述刻蚀孔的侧壁形成过渡层，所述过渡层的厚度由所述刻蚀孔的顶部至底部逐渐减小；所述过渡层为硅或硅的化合物；
通过氧化工艺将所述过渡层和所述刻蚀孔的部分侧壁进行氧化，将所述过渡层以及所述刻蚀孔的部分侧壁转换为第一介质层，控制刻蚀孔内横向氧化厚度，使得所述第一介质层满足厚度均匀条件，使得所述刻蚀孔的侧壁满足垂直条件。
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