CN116709765A - 半导体结构的制作方法、半导体结构及存储器 - Google Patents
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Abstract
本公开提出一种半导体结构的制作方法及半导体结构，制作方法包含：提供衬底，在衬底上形成薄膜堆叠结构；在薄膜堆叠结构中形成第一沟槽和第二沟槽，第一沟槽中形成有写入晶体管，第二沟槽沿第一方向延伸，且在第二方向上位于相邻两个写入晶体管之间；利用第二沟槽刻蚀去除部分薄膜堆叠结构，分别形成第一孔道和第二孔道，在第一孔道中形成写入字线，并在第二孔道中形成写入位线；在薄膜堆叠结构公开上表面形成第一开口，在第一开口中形成存储节点；在薄膜堆叠结构上方形成读取晶体管、读取位线和引线，得到半导体结构。据此本公开能够通过无电容的半导体结构增大存储密度。
Description
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构的制作方法、半导体结构及存储器。
背景技术
随着半导体行业的发展，企业为追求利益最大化，如何设计新型结构而实现最高的存储密度，是本领域技术人员的重要研究课题。然而，现有的一个晶体管和一个电容器(1T1C)配置的动态随机存取存储器(Dynamic Random Access Memory,DRAM)结构中，电容结构尺寸限制了DRAM尺寸的进一步减小和电容结构的三维堆叠的实现，难以实现较高的存储密度。
发明内容
本公开的一个主要目的在于克服上述现有技术的至少一种缺陷，提供一种能够提高半导体结构的存储密度的半导体结构的制作方法。
本公开的另一个主要目的在于克服上述现有技术的至少一种缺陷，提供一种存储密度较高的半导体结构。
本公开的再一个主要目的在于克服上述现有技术的至少一种缺陷，提供一种存储密度较高的存储器。
为实现上述目的，本公开采用如下技术方案：
根据本公开的一个方面，提供一种半导体结构的制作方法，其中，包含：提供衬底，在所述衬底上形成薄膜堆叠结构；在所述薄膜堆叠结构中形成第一沟槽和第二沟槽，所述第一沟槽中形成有写入晶体管，所述第二沟槽沿第一方向延伸，且所述第二沟槽在第二方向上位于相邻两个所述写入晶体管之间；利用所述第二沟槽刻蚀去除部分所述薄膜堆叠结构，分别形成第一孔道和第二孔道，在所述第一孔道中形成写入字线，并在所述第二孔道中形成写入位线；在所述薄膜堆叠结构的上表面形成第一开口，所述写入晶体管显露于所述第一开口底部，在所述第一开口中形成存储节点；在所述薄膜堆叠结构的上方形成读取晶体管；在所述读取晶体管的上方形成读取位线和引线，得到半导体结构。
根据本公开的其中一个实施方式，所述形成薄膜堆叠结构的步骤中，包含在所述衬底上依次形成第一绝缘层、第一牺牲层、第二绝缘层、第二牺牲层、第三绝缘层和介电层。
根据本公开的其中一个实施方式，所述利用所述第二沟槽刻蚀去除部分所述薄膜堆叠结构而形成第一孔道的步骤中，是刻蚀去除所述第二牺牲层而形成所述第一孔道。
根据本公开的其中一个实施方式，所述利用所述第二沟槽刻蚀去除部分所述薄膜堆叠结构而形成第二孔道的步骤中，是刻蚀去除所述第一牺牲层而形成所述第二孔道。
根据本公开的其中一个实施方式，所述在所述第一沟槽中形成所述写入晶体管的步骤中，包含：在所述第一沟槽的侧壁和底壁形成阻挡层；在所述第一沟槽中形成第一沟道层；所述阻挡层和所述第一沟道层共同构成所述写入晶体管。
根据本公开的其中一个实施方式，所述在第一孔道中形成写入字线的步骤中，包含：所述第一孔道暴露出部分所述阻挡层；对暴露的所述阻挡层进行氧化处理，以形成第一栅氧化层；通过所述第二沟槽，在所述第一孔道中形成所述写入字线。
根据本公开的其中一个实施方式，在垂直于所述衬底的方向上，所述第一栅氧化层的宽度尺寸大于或等于所述第一孔道的宽度尺寸。
根据本公开的其中一个实施方式，所述在所述第一孔道中形成写入字线的步骤中，还包含：将导电材料填充于所述第一孔道和所述第二沟槽，所述导电材料还覆盖所述薄膜堆叠结构的表面；去除填充于所述第二沟槽和覆盖于所述薄膜堆叠结构表面的所述导电材料，所述第一孔道中剩余的所述导电材料形成所述写入字线。
根据本公开的其中一个实施方式，所述在所述第二孔道中形成写入位线的步骤中，包含：通过所述第二孔道，刻蚀去除暴露于所述第二孔道的部分所述阻挡层，以暴露出部分所述第一沟道层；在所述第二孔道中形成所述写入位线，所述写入位线与所述第一沟道层接触。
根据本公开的其中一个实施方式，所述在所述第二孔道中形成写入位线的步骤中，包含：将导电材料填充于所述第二孔道和所述第二沟槽，所述导电材料还覆盖所述薄膜堆叠结构的表面；去除填充于所述第二沟槽和覆盖于所述薄膜堆叠结构表面的所述导电材料，所述第二孔道中剩余的所述导电材料形成所述写入位线。
根据本公开的其中一个实施方式，所述阻挡层的材质与所述第二牺牲层的材质不同。
根据本公开的其中一个实施方式，所述第一沟道层的材质包含金属氧化物。
根据本公开的其中一个实施方式，所述在所述薄膜堆叠结构表面形成第一开口的步骤之前，还包含：在所述薄膜堆叠结构表面形成第四绝缘层，所述第四绝缘层填充所述第二沟槽；其中，所述第一开口的顶部开放于所述第四绝缘层表面。
根据本公开的其中一个实施方式，所述读取晶体管包括第二源极和第二漏极，在所述薄膜堆叠结构的上方形成读取晶体管的步骤中，包含：在所述形成存储节点的步骤之后，在所述薄膜堆叠结构上方由下至上依次堆叠形成第二栅氧化层和第二沟道层；在所述第二沟道层上方形成第五绝缘层；在所述第五绝缘层内形成第三沟槽，所述第三沟槽沿第二方向延伸；对经由所述第三沟槽暴露出的部分所述第二沟道层进行掺杂形成第二源极和第二漏极，以形成所述读取晶体管。
根据本公开的其中一个实施方式，在所述读取晶体管上方形成读取位线和引线的步骤中，包含：在所述第三沟槽中沉积导电材料，以形成所述第二源极和第二漏极；在所述第五绝缘层表面形成隔离层，所述隔离层覆盖所述第二源极和第二漏极。
根据本公开的另一个方面，提供一种半导体结构，其中，包含：衬底和位于所述衬底上方的薄膜堆叠结构；写入晶体管，贯穿于所述薄膜堆叠结构；写入字线和写入位线，分别设置于所述薄膜堆叠结构中；存储节点，设置于所述薄膜堆叠结构上方，且所述存储节点底部与所述写入晶体管接触；读取晶体管，位于所述薄膜堆叠结构的上方；读取位线和引线，设置于所述读取晶体管的上方。
根据本公开的再一个方面，提供一种存储器，其中，所述存储器包括至少两层叠置的本公开提出的半导体结构。
由上述技术方案可知，本公开提出的半导体结构的制作方法、半导体结构及存储器的优点和积极效果在于：
本公开提出的半导体结构的制作方法中，通过在衬底上形成薄膜堆叠结构，并在薄膜堆叠结构中形成第一沟槽和第二沟槽，在第一沟槽中形成写入晶体管，第二沟槽沿第一方向延伸，且第二沟槽在第二方向上位于相邻两个写入晶体管之间，使得相邻的两个写入晶体管隔离绝缘开来，利用第二沟槽刻蚀去除部分薄膜堆叠结构，分别形成第一孔道和第二孔道，在第一孔道中形成写入字线，并在第二孔道中形成写入位线，在薄膜堆叠结构的上表面形成第一开口，写入晶体管显露于第一开口底部，在第一开口中形成存储节点，代替原有的电容结构，进行信号存储，在薄膜堆叠结构的上方形成读取晶体管，在读取晶体管的上方形成读取位线和引线，得到无电容的半导体结构，通过去除电容结构，实现存储密度的增加。
另外，本公开提供的一种存储器可通过至少两层叠置的所述半导体结构，借助竖直方向上的多层堆叠，进一步提高电荷存储密度，缩小半导体器件的关键尺寸。
附图说明
通过结合附图考虑以下对本公开的优选实施方式的详细说明，本公开的各种目标、特征和优点将变得更加显而易见。附图仅为本公开的示范性图解，并非一定是按比例绘制。在附图中，同样的附图标记始终表示相同或类似的部件。其中：
图1是根据一示例性实施方式示出的一种半导体结构的制作方法的流程示意图；
图2至43分别是半导体结构在图1示出的半导体结构的制作方法中的几个步骤下的结构示意图。
具体实施方式
体现本公开特征与优点的典型实施例将在以下的说明中详细叙述。应理解的是本公开能够在不同的实施例上具有各种的变化，其皆不脱离本公开的范围，且其中的说明及附图在本质上是作说明之用，而非用以限制本公开。
在对本公开的不同示例性实施方式的下面描述中，参照附图进行，所述附图形成本公开的一部分，并且其中以示例方式显示了可实现本公开的多个方面的不同示例性结构、系统和步骤。应理解的是，可以使用部件、结构、示例性装置、系统和步骤的其他特定方案，并且可在不偏离本公开范围的情况下进行结构和功能性修改。而且，虽然本说明书中可使用术语“之上”、“之间”、“之内”等来描述本公开的不同示例性特征和元件，但是这些术语用于本文中仅出于方便，例如根据附图中所述的示例的方向。本说明书中的任何内容都不应理解为需要结构的特定三维方向才落入本公开的范围内。
参阅图1，其代表性地示出了本公开提出的半导体结构的制作方法的流程示意图。在该示例性实施方式中，本公开提出的半导体结构的制作方法是以应用于超高存储密度DRAM的制作工艺为例进行说明的。本领域技术人员容易理解的是，为将本公开的相关设计应用于其他类型的半导体结构或其他工艺中，而对下述的具体实施方式做出多种改型、添加、替代、删除或其他变化，这些变化仍在本公开提出的半导体结构的制作方法的原理的范围内。
如图1所示，在本实施方式中，本公开提出的半导体结构的制作方法包含以下步骤：
步骤S1：提供衬底110，在衬底110上形成薄膜堆叠结构120；
步骤S2：在薄膜堆叠结构120中形成第一沟槽G1和第二沟槽G2，第一沟槽G1中形成有写入晶体管130，第二沟槽G2沿第一方向X延伸，且第二沟槽G2在第二方向Y上位于相邻两个写入晶体管130之间；
步骤S3：利用第二沟槽G2刻蚀去除部分薄膜堆叠结构120，分别形成第一孔道H1和第二孔道H2，在第一孔道H1中形成写入字线141，并在第二孔道H2中形成写入位线142；
步骤S4：在薄膜堆叠结构120的上表面形成第一开口V1，写入晶体管130显露于第一开口V1底部，在第一开口V1中形成存储节点200；
步骤S5：在所述薄膜堆叠结构的上方形成读取晶体管700；
步骤S6：在读取晶体管700的上方形成读取位线720和引线730，得到半导体结构。
通过上述工艺设计，本公开提出的半导体结构的制作方法制作的半导体结构，实现了一种2T0C的DRAM结构。相比于现有的1T1C的DRAM结构，本公开通过无电容的半导体结构，能够实现存储密度的最大化。
配合参阅图2至图42，图2至图42分别代表性地示出了半导体结构在图1示出的半导体结构的制作方法中的几个步骤下的结构示意图。以下将结合上述附图，对本发明提出的半导体结构的制作方法的各主要工艺步骤进行说明。
如图2至图4所示，图2中代表性地示出了半导体结构在步骤S1中的的俯视图，图3中代表性地示出了半导体结构在步骤S1中沿第一方向X的结构示意图；图4中代表性地示出了半导体结构在步骤S1中沿第二方向Y的结构示意图。
具体地，在本公开的一实施方式中，对于步骤S1而言，本公开是在衬底110上依次形成第一绝缘层121、第一牺牲层122、第二绝缘层123、第二牺牲层124、第三绝缘层125和介电层126。即，第一绝缘层121形成于衬底110的表面，第一牺牲层122形成于第一绝缘层121的表面，第二绝缘层123形成于第一牺牲层122的表面，第二牺牲层124形成于第二绝缘层123的表面，第三绝缘层125形成于第二牺牲层124的表面，介电层126形成于第三绝缘层125的表面。换言之，衬底110、第一牺牲层122、第二牺牲层124和介电层126的两两之间分别形成有绝缘层。
在本公开的一实施方式中，第一牺牲层122的材质可以包含氮化硅(Si3N4)。
在本公开的一实施方式中，第二牺牲层124的材质可以包含多晶硅(Poly)，例如无掺杂的多晶硅。
在本公开的一实施方式中，介电层126的材质可以包含氮氧化硅(SiON)。
在本公开的一实施方式中，第一绝缘层121的材质可以包含氧化硅(SiO2)。
在本公开的一实施方式中，第二绝缘层123的材质可以包含氧化硅。
在本公开的一实施方式中，第三绝缘层125的材质可以包含氧化硅。
如图5和图6所示，图5中代表性地示出了“在薄膜堆叠结构120中形成第一沟槽G1”的步骤中，半导体结构沿第一方向X的结构示意图；图6中代表性地示出了半导体结构在上述步骤中沿第二方向Y的结构示意图。
具体地，在本公开的一实施方式中，对于“在薄膜堆叠结构120中形成第一沟槽G1”的步骤而言，本公开是刻蚀薄膜堆叠结构120而形成贯穿的第一沟槽G1，且这些第一沟槽G1呈阵列排布。其中，可以在薄膜堆叠结构120的表面，即介电层126的表面沉积光刻胶(PhotoResist,PR)，再对光刻胶进行曝光图案化，经由曝光后的光刻胶形成光刻开口，然后利用图案化后的光刻胶进行刻蚀以形成第一沟槽G1，并在刻蚀出第一沟槽G1后将剩余的光刻胶去除。据此，第一沟槽G1顶部开口于介电层126表面，且第一沟槽G1的刻蚀截止于衬底110表面，使得衬底110部分暴露于第一沟槽G1的底部，即第一沟槽G1的底壁是由暴露出的衬底110定义。
如图7和图8所示，图7中代表性地示出了“在第一沟槽G1中形成写入晶体管130”的步骤中，半导体结构沿第一方向X的结构示意图；图8中代表性地示出了半导体结构在上述步骤中沿第二方向Y的结构示意图。
具体地，在本公开的一实施方式中，对于“在第一沟槽G1中形成写入晶体管130”的步骤而言，本公开是在第一沟槽G1中沉积晶体管材料而形成第一沟道层131。如图7所示，在垂直于衬底110的方向上，远离所述第二牺牲层124的上表面的第一沟道层131通过离子掺杂形成写入晶体管130的第一漏极D1，远离所述第二牺牲层124的下表面的第一沟道层131通过离子掺杂形成写入晶体管130的第一源极S1，第一源极是S1第一漏极D1中具有较多的掺杂离子，掺杂离子可以是硼或磷。本实施方式中，第一源极S1和第一漏极D1之间的第一沟道层131可以作为沟道区。其中，第一沟道层131的顶部显露于第一沟槽G1的顶部开口。
在本公开的一实施方式中，形成第一沟道层131的晶体管材料可以包含金属氧化物。
具体地，形成第一沟道层131的材料可以为铟镓锌氧化物(indium gallium zincoxide，IGZO)。
在本公开的一实施方式中，在第一沟槽G1中沉积晶体管材料时，晶体管材料除填充于第一沟槽G1，还会覆盖于薄膜堆叠结构120表面(即介电层126表面)。据此，对于“在第一沟槽G1中形成写入晶体管130”的步骤而言，在晶体管材料沉积之后，可以将覆盖于薄膜堆叠结构120表面的晶体管材料去除，例如通过化学机械抛光(Chemical MechanicalPolishing，CMP)去除，并能够使形成的第一沟道层131的顶部与介电层126表面平齐。
如图7和图8所示，在本公开的一实施方式中，对于“在第一沟槽G1中形成写入晶体管130”的步骤而言，可以包含：
在第一沟槽G1的侧壁和底壁形成阻挡层132；
在第一沟槽G1中形成第一沟道层131；
阻挡层132和第一沟道层131共同构成写入晶体管130。
具体地，如图7和8所示，在本公开的一实施方式中，对于“在第一沟槽G1的侧壁和底壁形成阻挡层132”的步骤而言，本公开是在第一沟槽G1的侧壁和底壁(即暴露于第一沟槽G1底部的衬底110表面)沉积阻挡材料而形成阻挡层132。并且，在第一沟槽G1中形成的第一沟道层131，是填充于第一沟槽G1的剩余空间中，阻挡层132将第一沟道层131与衬底110(例如暴露于第一沟槽G1的底部的衬底110)和薄膜堆叠结构120(例如包含第一绝缘层121、第一牺牲层122、第二绝缘层123、第二牺牲层124、第三绝缘层125和介电层126)隔离。
在本公开的一实施方式中，形成阻挡层132的阻挡材料可以与第二牺牲层124的材料不同，例如但不限于包含多晶硅，并掺杂有例如硼(B)等元素。
在本公开的一实施方式中，阻挡材料的沉积可以具体采用原子层沉积工艺。
在本公开的一实施方式中，在第一沟槽G1中沉积阻挡材料时，阻挡材料除覆盖于第一沟槽G1的侧壁和底壁，还会覆盖于薄膜堆叠结构120表面(即介电层126表面)。据此，对于“在第一沟槽G1的侧壁和底壁形成阻挡层132”的步骤而言，在阻挡材料沉积之后，可以将覆盖于薄膜堆叠结构120表面的阻挡材料去除，例如通过化学机械抛光去除，并能够使形成的阻挡层132的顶部与薄膜堆叠结构120表面平齐。
如图9至图10所示，图9中代表性地示出了“在薄膜堆叠结构120中形成第二沟槽G2”的步骤中，半导体结构沿第一方向X的结构示意图；图10中代表性地示出了半导体结构在上述步骤中沿第二方向Y的结构示意图。
具体地，在本公开的一实施方式中，对于“在薄膜堆叠结构120中形成第二沟槽G2”的步骤而言，本公开是刻蚀薄膜堆叠结构120中而形成贯穿的第二沟槽G2，且该第二沟槽G2在第二方向Y上位于相邻两个第一沟槽G1之间。其中，可以在薄膜堆叠结构120的表面，即介电层126的表面沉积光刻胶，再对光刻胶进行曝光图案化，经由曝光后的光刻胶形成光刻开口，然后利用图案化后的光刻胶进行刻蚀以形成第二沟槽G2，并在刻蚀出第二沟槽G2后将剩余的光刻胶去除。据此，第二沟槽G2顶部开口于介电层126表面，且第二沟槽G2的刻蚀截止于衬底110表面，使得衬底110部分暴露于第二沟槽G2的底部，即第二沟槽G2的底壁是由暴露出的衬底110定义。
如图11至图18所示，在本公开的一实施方式中，对于“在第一孔道H1中形成写入字线141”的步骤而言，可以具体包含：
利用第二沟槽G2刻蚀去除部分薄膜堆叠结构120，形成第一孔道H1，第一孔道H1暴露出部分阻挡层132；
对暴露的部分阻挡层132进行氧化处理，以形成第一栅氧化层133；
通过第二沟槽G2，在第一孔道H1中形成写入字线141。
如图11和图12所示，图11中代表性地示出了“利用第二沟槽G2刻蚀去除部分薄膜堆叠结构120，形成第一孔道H1”的步骤中，半导体结构沿第一方向X的结构示意图；图12中代表性地示出了半导体结构在上述步骤中沿第二方向Y的结构示意图。
具体地，在本公开的一实施方式中，对于“利用第二沟槽G2刻蚀去除部分薄膜堆叠结构120，形成第一孔道H1”的步骤而言，本公开是刻蚀去除薄膜堆叠结构120的部分结构，当薄膜堆叠结构120包含第一牺牲层122和第二牺牲层124时，上述“部分结构”可以例如第二牺牲层124，以此形成第一孔道H1，即第一孔道H1的形成区域为薄膜堆叠结构120中的第二牺牲层124的形成区域。具体地，由于第二沟槽G2贯穿薄膜堆叠结构120，即第二牺牲层124部分暴露于第二沟槽G2的侧壁，本公开据此能够利用第二沟槽G2作为刻蚀窗口对叠置在薄膜堆叠结构120中部的第二牺牲层124进行去除。另外，由于第二牺牲层124的材质与阻挡层132的材质不同，因此可以通过控制刻蚀选择比，在一道刻蚀工艺中，将第二牺牲层124去除，并保留暴露于第一孔道H1的阻挡层132。示例性的，第二牺牲层124的材质可以为多晶硅，阻挡层132可以为掺杂硼的多晶硅，湿法刻蚀溶液包括氢氧化四甲铵(TMAH:tetramethyl ammonium hydroxide)，利用第二沟槽G2为刻蚀窗口，通过湿法刻蚀工艺去除第二牺牲层124，而氢氧化四甲铵不与掺杂硼的多晶硅反应，以实现选择性刻蚀去除第二牺牲层124，而不刻蚀暴露于第一孔道H1的阻挡层132。
如图13和图14所示，图13中代表性地示出了“形成第一栅氧化层133”的步骤中，半导体结构沿第一方向X的结构示意图；图14中代表性地示出了半导体结构在上述步骤中沿第二方向Y的结构示意图。
具体地，在本公开的一实施方式中，对于“形成第一栅氧化层133”的步骤而言，可以通过对暴露于第一孔道H1的部分阻挡层132进行氧化处理，而使得该部分阻挡层氧化形成第一栅氧化层133，即形成的第一栅氧化层133暴露于第一孔道H1中。
在本公开的一实施方式中，以阻挡层132的材质包含掺杂有硼的多晶硅为例，由阻挡层132经过氧化处理而形成的第一栅氧化层133的材质可以包含氧化硅。
在本公开的一实施方式中，在垂直于衬底110的方向上，第一栅氧化层133的宽度尺寸可以与第一孔道H1的宽度尺寸相等。在一些实施方式中，在垂直于衬底110的方向上，第一栅氧化层133的宽度尺寸亦可大于第一孔道H1的宽度尺寸。提高由阻挡层132被氧化形成的第一栅氧化层133在阻挡层132中的结合强度，保证器件的结构稳定性。
如图15和图16所示，图15中代表性地示出了“在第一孔道H1中形成写入字线141”的步骤中，半导体结构沿第一方向X的结构示意图；图16中代表性地示出了半导体结构在上述步骤中沿第二方向Y的结构示意图。
具体地，在本公开的一实施方式中，对于“在第一孔道H1中形成写入字线141”的步骤而言，还可以包含以下步骤：
将第一导电材料143填充于第一孔道H1和第二沟槽G2，且第一导电材料143还覆盖薄膜堆叠结构120的表面；
去除填充于第二沟槽G2和覆盖于薄膜堆叠结构120表面的第一导电材料143，第一孔道H1中剩余的第一导电材料143形成写入字线141。
其中，由于第二沟槽G2连通于薄膜堆叠结构120内的第一孔道H1，因此可以利用第二沟槽G2作为上述沉积工艺中第一导电材料143的入口，使得第一导电材料143能够沉积在第一孔道H1中，同时第一导电材料143还会沉积于第二沟槽G2和薄膜堆叠结构120的表面(即介电层126的表面)。在此基础上，如图17和图18所示，可以在第一导电材料143沉积完成后，将填充于第二沟槽G2和覆盖于薄膜堆叠结构120表面的第一导电材料143去除，例如但不限于采用回刻(Etch Back)工艺。据此，剩余的第一导电材料143填充于第一孔道H1中，从而形成写入字线141，且第一栅氧化层133介于写入字线141与写入晶体管130的第一沟道层131之间。
在本公开的一实施方式中，形成写入字线141的第一导电材料143可以包含金属钨(W)、铝(Al)、铜(Cu)、镍(Ni)或钴(Co)中的至少一种。
如图19至图24所示，在本公开的一实施方式中，对于“在第二孔道H2中形成写入位线142”的步骤而言，可以具体包含：
通过第二孔道H2，刻蚀去除暴露于第二孔道H2的部分阻挡层132，以暴露出部分第一沟道层131；
在第二孔道H2中形成写入位线142，写入位线142与第一沟道层131接触。
如图19和图20所示，图19中代表性地示出了“利用第二沟槽G2刻蚀去除部分所述薄膜堆叠结构120，形成第二孔道H2”的步骤中，半导体结构沿第一方向X的结构示意图；图20中代表性地示出了半导体结构在上述步骤中沿第二方向Y的结构示意图。
具体地，在本公开的一实施方式中，对于“利用第二沟槽G2刻蚀去除部分所述薄膜堆叠结构120，形成第二孔道H2”的步骤而言，可以具体包含：
通过第二孔道H2，刻蚀去除暴露于第二孔道H2的部分阻挡层132，以暴露出部分第一沟道层131；
在第二孔道H2中形成写入位线142，写入位线142与第一沟道层131接触。
其中，本公开是刻蚀去除薄膜堆叠结构120的部分结构，当薄膜堆叠结构120包含第一牺牲层122和第二牺牲层124时，上述“部分结构”可以例如第一牺牲层122，以此形成第二孔道H2，即第二孔道H2的形成区域为薄膜堆叠结构120中的第一牺牲层122的形成区域。具体地，由于第二沟槽G2贯穿薄膜堆叠结构120，即第一牺牲层122部分暴露于第二沟槽G2的侧壁，本公开据此能够利用第二沟槽G2作为刻蚀窗口对叠置在薄膜堆叠结构120中部的第一牺牲层122进行去除。另外，由于第一牺牲层122的材质与阻挡层132的材质不同，因此可以通过控制刻蚀选择比，在一道刻蚀工艺中，将第一牺牲层122去除，同时将暴露于第二孔道H2的部分阻挡层132去除，从而使第一沟道层131的部分侧壁暴露于第二孔道H2。
如图21和图22所示，图21中代表性地示出了“在第二孔道H2中形成写入位线142”的步骤中，半导体结构沿第一方向X的结构示意图；图22中代表性地示出了半导体结构在上述步骤中沿第二方向Y的结构示意图。
具体地，在本公开的一实施方式中，对于“在第二孔道H2中形成写入位线142”的步骤而言，可以包含以下步骤：
将第二导电材料144填充于第二孔道H2和第二沟槽G2，第二导电材料144还覆盖薄膜堆叠结构120的表面；
去除填充于第二沟槽G2和覆盖于薄膜堆叠结构120表面的第二导电材料144，第二孔道H2中剩余的第二导电材料144形成写入位线142。
其中，由于第二沟槽G2连通于薄膜堆叠结构120内的第二孔道H2，因此可以利用第二沟槽G2作为上述沉积工艺中第二导电材料144的入口，使得第二导电材料144能够沉积在第二孔道H2中，同时第二导电材料144还会沉积于第二沟槽G2和薄膜堆叠结构120的表面(即介电层126的表面)。在此基础上，如图23和图24所示，可以在第二导电材料144沉积完成后，将填充于第二沟槽G2和覆盖于薄膜堆叠结构120表面的第二导电材料144去除，例如但不限于采用回刻工艺。据此，剩余的第二导电材料144填充于第二孔道H2中，从而形成写入位线142，且暴露于第二孔道H2的写入晶体管130的第一沟道层131与写入位线142相接触。
在本公开的一实施方式中，形成写入位线142的第二导电材料144可以包含金属钨(W)、铝(Al)、铜(Cu)、镍(Ni)或钴(Co)中的至少一种。
如图25和图26所示，在本公开的一实施方式中，在步骤S4之前，还可以包含以下步骤：
在薄膜堆叠结构120表面形成第四绝缘层300，第四绝缘层300填充第二沟槽G2。
如图25和图26所示，图25中代表性地示出了“在薄膜堆叠结构120表面形成第四绝缘层300”的步骤中，半导体结构沿第一方向X的结构示意图；图26中代表性地示出了半导体结构在上述步骤中沿第二方向Y的结构示意图。
具体地，在本公开的一实施方式中，对于“在薄膜堆叠结构120表面形成第四绝缘层300”的步骤而言，本公开是在薄膜堆叠结构120表面(即介电层126表面)沉积绝缘材料，绝缘材料覆盖于薄膜堆叠结构120表面并填充于第二沟槽G2中，从而形成覆盖薄膜堆叠结构120并填充第二沟槽G2的第四绝缘层300。据此，第四绝缘层300能够在相邻两个写入晶体管130之间提供绝缘功能，并能够在薄膜堆叠结构120与后续制程形成于薄膜堆叠结构120之上的其他半导体膜层之间提供绝缘功能。
在本公开的一实施方式中，形成第四绝缘层300的绝缘材料的材质可以包含氧化硅。
如图27至图30所示，在本公开的一实施方式中，对于步骤S4而言，可以具体包含以下步骤：
在薄膜堆叠结构120(第四绝缘层300)表面形成第一开口V1，写入晶体管130显露于第一开口V1；
在第一开口V1中形成存储节点200。
如图27和图28所示，图27中代表性地示出了“在薄膜堆叠结构120表面形成第一开口V1”的步骤中，半导体结构沿第一方向X的结构示意图；图28中代表性地示出了半导体结构在上述步骤中沿第二方向Y的结构示意图。
具体地，在本公开的一实施方式中，对于“在薄膜堆叠结构120表面形成第一开口V1”的步骤而言，本公开是在第四绝缘层300表面形成第一开口V1。其中，第一开口V1的顶部开放于第四绝缘层300表面，第一开口V1的底部截止于写入晶体管130，且写入晶体管130的顶部可以在第一开口V1的形成过程中被部分去除，即剩余的写入晶体管130的顶面定义第一开口V1的底壁，以及写入晶体管130暴露于第一开口V1的底部。
如图27和图28所示，在本公开的一实施方式中，写入晶体管130在第一开口V1的形成过程中被部分去除后，剩余的写入晶体管130的顶面的高度，可以介于介电层126中，即，剩余的写入晶体管130的顶面，可以低于介电层126的顶面，并高于介电层126的底面。
如图29和图30所示，图29中代表性地示出了“在第一开口V1中形成存储节点200”的步骤中，半导体结构沿第一方向X的结构示意图；图30中代表性地示出了半导体结构在上述步骤中沿第二方向Y的结构示意图。
具体地，在本公开的一实施方式中，对于“在薄膜堆叠结构120表面形成第一开口V1”的步骤而言，本公开是在第一开口V1中沉积导电材料，以此形成存储节点200(storagenode，即SN结)。存储节点200的顶部显露于第四绝缘层300表面，存储节点200的底部与写入晶体管130相接触。其中，上述导电材料的沉积过程中，导电材料可以覆盖于第四绝缘层300表面，并填充于第一开口V1中。在此基础上，可以在导电材料沉积完成后，将覆盖于第四绝缘层300表面的导电材料去除，例如但不限于采用回刻(Etch Back)工艺。据此，剩余的导电材料填充于第一开口V1中，从而形成存储节点200。
如图31至图35所示，在本公开的一实施方式中，对于步骤S5而言，可以具体包含以下步骤：
在形成存储节点200的步骤(即步骤S4)之后，在薄膜堆叠结构120上方由下至上依次堆叠形成第二栅氧化层400和第二沟道层500；
在第二沟道层500上方形成第五绝缘层600；
在第五绝缘层600内形成第三沟槽G3，第三沟槽G3沿第二方向Y延伸；
对经由第三沟槽G3暴露出的部分第二沟道层500进行掺杂形成第二源极S2和第二漏极D2，以形成读取晶体管700。
如图31和图32所示，图31中代表性地示出了“在薄膜堆叠结构120上方形成第二栅氧化层400”的步骤中，半导体结构沿第一方向X的结构示意图；图32中代表性地示出了半导体结构在上述步骤中沿第二方向Y的结构示意图。
具体地，在本公开的一实施方式中，对于“在薄膜堆叠结构120上方形成第二栅氧化层400”的步骤而言，本公开是在薄膜堆叠结构120表面(即第四绝缘层300表面)沉积绝缘材料，从而形成覆盖薄膜堆叠结构120和存储节点200的第二栅氧化层400。
在本公开的一实施方式中，第二栅氧化层400的材质可以包含氧化硅。另外，第二栅氧化层400与第一栅氧化层131的材质可以但不限于相同。
如图33和图34所示，图33中代表性地示出了“在第二栅氧化层400表面形成第二沟道层500和第五绝缘层600”和“在第五绝缘层600内形成第三沟槽G3”的步骤中，半导体结构沿第一方向X的结构示意图；图34中代表性地示出了半导体结构在上述步骤中沿第二方向Y的结构示意图。
具体地，在本公开的一实施方式中，对于“在第二栅氧化层400表面依次形成第二沟道层500和第五绝缘层600”和“在第五绝缘层600内形成第三沟槽G3，第三沟槽G3沿第二方向Y方向延伸”的步骤而言，本公开是在第二栅氧化层400表面形成第二沟道层500，然后在第二沟道层500表面形成第五绝缘层600。在此基础上，第三沟槽G3开设于第五绝缘层600，第三沟槽G3的顶部开放于第五绝缘层600的表面，且第三沟槽G3的底部截止于第二沟道层500，即第二沟道层500部分暴露于第三沟槽G3的底部，第二沟道层500暴露的部分表面定义第三沟槽G3的底壁。
在本公开的一实施方式中，第二沟道层500的材质可以包含金属氧化物，例如但不限于铟镓锌氧化物。
如图35所示，图35中代表性的示出了“对经由所述第三沟槽暴露出的部分所述第二沟道层进行掺杂形成第二源极和第二漏极”的步骤中，半导体结构沿第一方向X的截面示意图。
具体地，在本公开的一实施方式中，在第五绝缘层600内形成第三沟槽G3，第三沟槽G3沿第二方向Y方向延伸，此时，第三沟槽G3暴露出部分第二沟道层500，即第三沟槽G3的底部为第二沟道层500的上表面。在此基础上，以形成第三沟槽G3的第五绝缘层600为掩膜，通过离子注入的方式对经由第三沟槽G3暴露出的部分第二沟道层500进行掺杂，形成第二源极S2和第二漏极D2，以形成读取晶体管700。
如图36至图40所示，在本公开的一实施方式中，对于步骤S6而言，可以具体包含以下步骤：
在第三沟槽G3中沉积导电材料，以形成读取位线720和引线730；
在第五绝缘层600表面形成隔离层800，隔离层800覆盖读取位线720和引线730。
图38所示，图38中代表性地示出了“在第三沟槽G3中形成读取位线720和引线730”的步骤中，半导体结构沿第一方向X的截面示意图。
具体地，在本公开的一实施方式中，对于“在第三沟槽G3中形成读取位线720和引线730”的步骤而言，本公开是在第三沟槽G3中沉积导电材料710而形成读取位线720和引线730。其中，导电材料710还会沉积于第五绝缘层600的表面，如图36和图37所示。在此基础上，如图38和图39所示，可以在导电材料710沉积完成后，将覆盖于第五绝缘层600表面的导电材料710去除，例如但不限于采用化学机械研磨工艺。据此，剩余的导电材料710填充于第三沟槽G3中，从而形成读取位线720和引线730，且读取位线720和引线730的顶面与对第五绝缘层600表面平齐，读取位线720和引线730的底部与第二沟道层500相接触。
如图40和图41所示，图40中代表性地示出了“在第五绝缘层600表面形成隔离层800”的步骤中，半导体结构沿第一方向X的结构示意图；图41中代表性地示出了半导体结构在上述步骤中沿第二方向Y的结构示意图。
具体地，在本公开的一实施方式中，对于“在第五绝缘层600表面形成隔离层800”的步骤而言，本公开是在第五绝缘层600表面沉积隔离材料，以此形成覆盖于第五绝缘层600与读取位线720和引线730的隔离层800。
在本公开的一实施方式中，形成隔离层800的隔离材料可以包含氮化硅。
具体地，在本公开的一实施方式中，本公开是在一层半导体结构A1的隔离层800表面再次进行上述各步骤S1～S6制程，从而制作出第二层半导体结构A2(如图42和图43所示)。其中，第二层半导体结构的制程中，衬底110的形成可以不包含硅衬底110，即相邻两层半导体结构是以上层的半导体结构的薄膜堆叠结构120(即第一绝缘层121)，形成于下层的半导体结构的隔离层800上。换言之，每层半导体结构的衬底110均可以理解为不包含硅衬底110，而是至少两层半导体结构叠置于硅衬底110上。
需说明的是，在一些实施方式中，本公开亦可用于制作仅包含两层半导体结构的存储器，亦可用于制作四层及四层以上半导体结构的存储器。换言之，在符合本公开设计构思的各种可能的实施方式中，本公开提出的半导体结构的制作方法，能够用于制作包含叠置的至少两层半导体结构的存储器。
在此应注意，附图中示出而且在本说明书中描述的半导体结构的制作方法仅仅是能够采用本公开原理的许多种半导体结构的制作方法中的几个示例。应当清楚地理解，本公开的原理绝非仅限于附图中示出或本说明书中描述的半导体结构的制作方法的任何细节任何步骤。
基于上述对本公开提出的半导体结构的制作方法的几个示例性实施方式的详细说明。
本公开提出的半导体结构是以超高存储密度DRAM为例进行说明的。本领域技术人员容易理解的是，为将本公开的相关设计应用于其他类型的半导体结构中，而对下述的具体实施方式做出多种改型、添加、替代、删除或其他变化，这些变化仍在本公开提出的半导体结构的原理的范围内。
在一些实施方式中，结合上述的半导体结构进行理解，在写入过程中，可通过对写入位线和写入字线施加正压，通过写入晶体管的导通，对存储节点进行充电，使得存储节点存储一定电荷；在读取过程中，写入字线上施加负压以及写入位线上的电压为零，以此关闭写入晶体管，当存储节点上存储的电荷足以打开读取晶体管，此时可通过读取位线读取到电流的变化，当存储节点上存储的电荷不足以打开读取晶体管，此时读取位线读取不到电流的变化，以此，实现不同信号的写入和读取。
在此应注意，附图中示出而且在本说明书中描述的半导体结构仅仅是能够采用本公开原理的许多种半导体结构中的几个示例。应当清楚地理解，本公开的原理绝非仅限于附图中示出或本说明书中描述的半导体结构的任何细节或任何部件。
综上所述，本公开制作的半导体结构，实现了一种2T0C的DRAM结构。相比于现有的1T1C的DRAM结构，本公开通过无电容的半导体结构，能够实现存储密度的最大化。
以上详细地描述和/或图示了本公开提出的半导体结构的制作方法、半导体结构及存储器的示例性实施方式。但本公开的实施方式不限于这里所描述的特定实施方式，相反，每个实施方式的组成部分和/或步骤可与这里所描述的其它组成部分和/或步骤独立和分开使用。一个实施方式的每个组成部分和/或每个步骤也可与其它实施方式的其它组成部分和/或步骤结合使用。在介绍这里所描述和/或图示的要素/组成部分/等时，用语“一个”、“一”和“上述”等用以表示存在一个或多个要素/组成部分/等。术语“包含”、“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。此外，权利要求书及说明书中的术语“第一”和“第二”等仅作为标记使用，不是对其对象的数字限制。
虽然已根据不同的特定实施例对本公开提出的半导体结构的制作方法、半导体结构及存储器进行了描述，但本领域技术人员将会认识到可在权利要求的精神和范围内对本公开的实施进行改动。
Claims (17)
1.一种半导体结构的制作方法，其特征在于，包含：
提供衬底，在所述衬底上形成薄膜堆叠结构；
在所述薄膜堆叠结构中形成第一沟槽和第二沟槽，所述第一沟槽中形成有写入晶体管，所述第二沟槽沿第一方向延伸，且所述第二沟槽在第二方向上位于相邻两个所述写入晶体管之间；
利用所述第二沟槽刻蚀去除部分所述薄膜堆叠结构，分别形成第一孔道和第二孔道，在所述第一孔道中形成写入字线，并在所述第二孔道中形成写入位线；
在所述薄膜堆叠结构的上表面形成第一开口，所述写入晶体管显露于所述第一开口底部，在所述第一开口中形成存储节点；
在所述薄膜堆叠结构的上方形成读取晶体管；
在所述读取晶体管的上方形成读取位线和引线，得到半导体结构。
2.根据权利要求1所述的半导体结构的制作方法，其特征在于，形成薄膜堆叠结构的步骤中，包含在所述衬底上依次形成第一绝缘层、第一牺牲层、第二绝缘层、第二牺牲层、第三绝缘层和介电层。
3.根据权利要求2所述的半导体结构的制作方法，其特征在于，利用所述第二沟槽刻蚀去除部分所述薄膜堆叠结构而形成第一孔道的步骤中，是刻蚀去除所述第二牺牲层而形成所述第一孔道。
4.根据权利要求2所述的半导体结构的制作方法，其特征在于，利用所述第二沟槽刻蚀去除部分所述薄膜堆叠结构而形成第二孔道的步骤中，是刻蚀去除所述第一牺牲层而形成所述第二孔道。
5.根据权利要求2所述的半导体结构的制作方法，其特征在于，在所述第一沟槽中形成所述写入晶体管的步骤中，包含：
在所述第一沟槽的侧壁和底壁形成阻挡层；
在所述第一沟槽中形成第一沟道层；
所述阻挡层和所述第一沟道层共同构成所述写入晶体管。
6.根据权利要求5所述的半导体结构的制作方法，其特征在于，在第一孔道中形成写入字线的步骤中，包含：
所述第一孔道暴露出部分所述阻挡层；
对暴露的所述阻挡层进行氧化处理，以形成第一栅氧化层；
通过所述第二沟槽，在所述第一孔道中形成所述写入字线。
7.根据权利要求6所述的半导体结构的制作方法，其特征在于，在垂直于所述衬底的方向上，所述第一栅氧化层的宽度尺寸大于或等于所述第一孔道的宽度尺寸。
8.根据权利要求6所述的半导体结构的制作方法，其特征在于，在所述第一孔道中形成写入字线的步骤中，还包含：
将导电材料填充于所述第一孔道和所述第二沟槽，所述导电材料还覆盖所述薄膜堆叠结构的表面；
去除填充于所述第二沟槽和覆盖于所述薄膜堆叠结构表面的所述导电材料，所述第一孔道中剩余的所述导电材料形成所述写入字线。
9.根据权利要求5所述的半导体结构的制作方法，其特征在于，在所述第二孔道中形成写入位线的步骤中，包含：
通过所述第二孔道，刻蚀去除暴露于所述第二孔道的部分所述阻挡层，以暴露出部分所述第一沟道层；
在所述第二孔道中形成所述写入位线，所述写入位线与所述第一沟道层接触。
10.根据权利要求9所述的半导体结构的制作方法，其特征在于，在所述第二孔道中形成写入位线的步骤中，包含：
将导电材料填充于所述第二孔道和所述第二沟槽，所述导电材料还覆盖所述薄膜堆叠结构的表面；
去除填充于所述第二沟槽和覆盖于所述薄膜堆叠结构表面的所述导电材料，所述第二孔道中剩余的所述导电材料形成所述写入位线。
11.根据权利要求5所述的半导体结构的制作方法，其特征在于，所述阻挡层的材质与所述第二牺牲层的材质不同。
12.根据权利要求5所述的半导体结构的制作方法，其特征在于，所述第一沟道层的材质包含金属氧化物。
13.根据权利要求1所述的半导体结构的制作方法，其特征在于，在所述薄膜堆叠结构表面形成第一开口的步骤之前，还包含：
在所述薄膜堆叠结构表面形成第四绝缘层，所述第四绝缘层填充所述第二沟槽；
其中，所述第一开口的顶部开放于所述第四绝缘层表面。
14.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述读取晶体管包括第二源极和第二漏极，在所述薄膜堆叠结构的上方形成读取晶体管的步骤中，包含：
在形成存储节点的步骤之后，在所述薄膜堆叠结构上方由下至上依次堆叠形成第二栅氧化层和第二沟道层；
在所述第二沟道层上方形成第五绝缘层；
在所述第五绝缘层内形成第三沟槽，所述第三沟槽沿第二方向延伸；
对经由所述第三沟槽暴露出的部分所述第二沟道层进行掺杂形成第二源极和第二漏极，以形成所述读取晶体管。
15.根据权利要求14所述的半导体结构的制作方法，其特征在于，在所述读取晶体管上方形成读取位线和引线的步骤中，包含：
在所述第三沟槽中沉积导电材料，以形成所述第二源极和第二漏极；
在所述第五绝缘层表面形成隔离层，所述隔离层覆盖所述第二源极和第二漏极。
16.一种半导体结构，其特征在于，包含：
衬底和位于所述衬底上方的薄膜堆叠结构；
写入晶体管，贯穿于所述薄膜堆叠结构；
写入字线和写入位线，分别设置于所述薄膜堆叠结构中；
存储节点，设置于所述薄膜堆叠结构上方，且所述存储节点底部与所述写入晶体管接触；
读取晶体管，位于所述薄膜堆叠结构的上方；
读取位线和引线，设置于所述读取晶体管的上方。
17.一种存储器，其特征在于，所述存储器包括至少两层叠置的如权利要求16所述的半导体结构。
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