DE102017113930B4 - Verfahren zum Herstellen einer Substratdurchkontaktierung in einem Halbleitersubstrat - Google Patents
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Abstract
Verfahren, das aufweist:Ausbilden einer ersten leitenden Schicht (38) in einem unteren Abschnitt eines Blind-Vias (33) in einem Halbleitersubstrat (30) unter Verwendung von ersten Abscheidungsparametern derart, dass die erste leitende Schicht (38) das Blind-Via (33) in dem unteren Abschnitt füllt und so einen leitenden Stopfen in dem unteren Abschnitt bildet;Ausbilden einer zweiten leitenden Schicht (40) auf dem durch die erste leitende Schicht (38) gebildeten leitenden Stopfen in einem oberen Abschnitt des Blind-Via (33) unter Verwendung von zweiten Abscheidungsparametern derart, dass die zweite leitende Schicht (40) einen Spalt in dem oberen Abschnitt begrenzt;Ausbilden einer ersten Isolierschicht über der zweiten leitenden Schicht (40), die den Spalt (43) umgibt; undAusbilden einer zweiten Isolierschicht über dem Spalt (43), um einen abgeschlossenen Hohlraum (45) in dem Blind-Via (33) auszubilden,wobei die ersten Abscheidungsparameter so ausgewählt werden, dass sie ein Wachstum der ersten leitenden Schicht (38) in einer vertikalen Richtung in Bezug auf eine Oberfläche (31) des Halbleitersubstrats (30) unterstützen,wobei die zweiten Abscheidungsparameter so ausgewählt werden, dass sie ein Wachstum der zweiten leitenden Schicht (40) in einer lateralen Richtung in Bezug auf die Hauptoberfläche (32) des Halbleitersubstrats (30) unterstützen,wobei die erste leitende Schicht (38) und die zweite leitende Schicht (40) hochreines Kupfer aufweisen undwobei die erste leitende Schicht (38) und die zweite leitende Schicht (40) durch Elektroplattieren ausgebildet werden.
Description
- In einigen Halbleitervorrichtungen wird eine leitende Substratdurchkontaktierung (Through Substrate Via - TSV) verwendet, um eine leitende Verbindung zwischen zwei Seiten eines Halbleitersubstrats bereitzustellen. Eine TSV kann zum Beispiel verwendet werden, um einen an einer ersten Seite des Halbleitersubstrats angeordneten Masseanschluss einer Vorrichtung elektrisch an eine an der gegenüberliegenden Seite des Halbleitersubstrats angeordnete Massefläche zu koppeln. Eine TSV kann auch beim Stapeln von Vorrichtungen verwendet werden, um eine obere Vorrichtung des Stapels elektrisch an eine darunter liegende Vorrichtung zu koppeln.
- Die
US 2013 0 119 547 A1 beschreibt ein zweistufiges Verfahren zum Herstellen einer durch einen Halbleiterkörper gehenden elektrisch leitenden Verbindung. Bei diesem Verfahren wird ein mit einer Dielektrikumsschicht ausgekleidetes Via zunächst teilweise mit einem elektrischen Material gefüllt, dieses Material wird zurückgeätzt, um einen leitenden Stöpsel zu bilden, und ein verbleibendes Via wird anschließend mit einem leitenden Material aufgefüllt. - Die
US 2015 0 243 583 A1 beschreibt ein durch einen Halbleiterkörper gehendes Via. In dem Via sind ein elektrisch leitendes Material und ein ringförmiger Hohlraum angeordnet, wobei der Hohlraum zur Verringerung einer mechanischen Belastung dient, die durch unterschiedliche thermische Ausdehnungskoeffizienten des Materials des Halbleiterkörpers und des elektrisch leitenden Materials hervorgerufen werden kann. - Die
DE 10 2009 012 594 A1 zeigt in1a eine Halbleiteranordnung mit einem Halbleiterkörper, auf dem auf einer ersten Seite Metallleitungen angeordnet sind, die an Halbleiterstrukturen, die in dem Halbleiterkörper integriert sind, angeschlossen sind. Eine der Metallleitungen erstreckt sich bis an ein Via, das von der ersten Seite bis zu einer zweiten Seite des Halbleiterkörpers durchgeht und dessen Seitenwände mit einem Metallliner bedeckt sind, der je nach Ausführung mit der Metallleitung elektrisch in Kontakt steht oder dielektrisch gegenüber der Metallleitung isoliert ist. - Die der Erfindung zugrunde liegende Aufgabe besteht darin, ein Verfahren zum Herstellen eines Halbleitersubstrats zur Verfügung zu stellen, das eine zuverlässige leitende Durchkontaktierung aufweist, die geringe mechanische Verspannungen des Substrats bewirkt. Diese Aufgabe wird durch ein Verfahren nach Anspruch 1 gelöst.
- Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszeichen bezeichnen entsprechende gleiche Teile. Die Merkmale der verschiedenen veranschaulichten Ausführungsformen können kombiniert werden, sofern sie sich nicht gegenseitig ausschließen. Beispielhafte Ausführungsformen sind in den Zeichnungen dargestellt und werden in der nachfolgenden Beschreibung detailliert beschrieben.
-
1a veranschaulicht eine Querschnittsansicht einer leitenden Durchkontaktierung in einem Substrat. -
1b veranschaulicht eine Querschnittsansicht einer leitenden Durchkontaktierung in einem Substrat. -
2 veranschaulicht eine Draufsicht einer Vielzahl von leitenden Durchkontaktierungen in einem Substrat. -
3 veranschaulicht eine Querschnittsansicht eines Substrats, einschließlich eines Blind-Vias. -
4 veranschaulicht eine Querschnittsansicht eines ersten leitenden Abschnitts, der in der Basis des Blind-Vias von3 ausgebildet wird. -
5 veranschaulicht eine Querschnittsansicht eines zweiten leitenden Abschnitts, der auf dem ersten leitenden Abschnitt ausgebildet wird. -
6 veranschaulicht eine Querschnittsansicht des Substrats von5 nach einem Planarisierungsprozess. -
7 veranschaulicht das Blind-Via nach einer Ausbildung eines Hohlraums in dem Blind-Via. -
8 veranschaulicht das Substrat nach einem Bearbeiten der Rückseite des Substrats zum Freilegen des ersten leitenden Abschnitts. - In der nachfolgenden detaillierten Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die einen Bestandteil hiervon bilden und in denen zur Veranschaulichung spezifische Ausführungsformen gezeigt sind, in die die Erfindung praktisch umgesetzt werden kann. In diesem Zusammenhang werden Richtungsangaben wie „oben“, „unten“, „vorne“, „hinten“, „vorderer“, „hinterer“ usw. Bezug nehmend auf die Ausrichtung der beschriebenen Figur(en) verwendet. Da Komponenten der Ausführungsformen in einer Anzahl von verschiedenen Ausrichtungen angeordnet sein können, werden die Richtungsangaben zu Veranschaulichungszwecken verwendet und sind in keiner Weise einschränkend.
- Eine Anzahl von beispielhaften Ausführungsformen wird nachfolgend erläutert. In diesem Fall sind identische Strukturmerkmale durch identische oder ähnliche Bezugszeichen in den Figuren identifiziert. Im Kontext der vorliegenden Beschreibung ist „lateral“ oder „laterale Richtung“ in der Bedeutung einer Richtung oder Erstreckung zu verstehen, die allgemein parallel zu der lateralen Erstreckung eines Halbleitermaterials oder Halbleiterträgers verläuft. Die laterale Richtung erstreckt sich somit allgemein parallel zu diesen Oberflächen oder Seiten. Demgegenüber ist der Begriff „vertikal“ oder „vertikale Richtung“ in der Bedeutung einer Richtung zu verstehen, die allgemein senkrecht zu diesen Oberflächen oder Seiten und somit zu der lateralen Richtung verläuft. Die vertikale Richtung verläuft deshalb in der Dickenrichtung des Halbleitermaterials oder Halbleiterträgers.
- Wie in dieser Beschreibung verwendet, kann ein Element wie eine Schicht, eine Region oder ein Substrat, wenn es als „auf“ einem anderen Element angeordnet oder sich „auf“ ein anderes Element erstreckend bezeichnet wird, direkt auf dem anderen Element angeordnet sein oder sich direkt auf das andere Element erstrecken oder es können auch dazwischenliegende Elemente vorhanden sein. Wenn demgegenüber ein Element als „direkt auf“ einem anderen Element angeordnet oder sich „direkt auf“ ein anderes Element erstreckend bezeichnet wird, sind keine dazwischenliegenden Elemente vorhanden.
- Wie in dieser Beschreibung verwendet, kann ein Element, wenn es als mit einem anderen Element „verbunden“ oder an ein anderes Element „gekoppelt“ bezeichnet wird, direkt mit dem anderen Element verbunden oder an das andere Element gekoppelt sein oder es können dazwischenliegende Elemente vorhanden sein. Wenn demgegenüber ein Element als mit einem anderen Element „direkt verbunden“ oder an ein anderes Element „direkt gekoppelt“ bezeichnet wird, sind keine dazwischenliegenden Elemente vorhanden.
-
1a und1b veranschaulichen eine Querschnittsansicht eines Abschnitts eines Substrats10 und2 veranschaulicht eine Draufsicht des Substrats10 . - Das Substrat
10 umfasst mindestens eine leitende Durchkontaktierung11 . Die leitende Durchkontaktierung11 umfasst eine Durchkontaktierung12 in dem Substrat10 , einen leitenden Stopfen13 , der einen ersten Abschnitt14 der Durchkontaktierung12 füllt, und eine leitende Auskleidungsschicht15 , die Seitenwände16 eines zweiten Abschnitts17 der Durchkontaktierung12 auskleidet. Die leitende Auskleidungsschicht15 ist elektrisch an den leitenden Stopfen13 gekoppelt. Die leitende Auskleidungsschicht15 und der leitende Stopfen13 haben verschiedene Mikrostrukturen. - Die Durchkontaktierung
12 hat mindestens Seitenwände, die durch das Material des Substrats10 ausgebildet sind, und kann in Ausführungsformen, in denen sich die Durchkontaktierung12 durch die gesamte Dicke des Substrats erstreckt, auch als ein Durchgangsloch bezeichnet werden. Der leitende Stopfen13 und die leitende Auskleidungsschicht15 sind in der Durchkontaktierung12 angeordnet, um eine leitende Durchkontaktierung11 bereitzustellen. - Die leitende Auskleidungsschicht
15 umfasst einen Spalt19 , der in der Mitte der Durchkontaktierung12 , insbesondere in der Mitte im zweiten Abschnitt der Durchkontaktierung12 , angeordnet ist. - Die leitende Durchkontaktierung
11 kann als anisotrop gefüllt betrachtet werden, da der leitende Stopfen13 den lateralen Bereich der Durchkontaktierung12 füllt, während die leitende Auskleidungsschicht15 einen Spalt19 oder eine Lücke in der Mitte der Durchkontaktierung12 umgibt. Die anisotrope Füllung kann verwendet werden, um eine Entlastung und ein einfacheres Verarbeiten für ein Substrat auf der Wafer-Ebene und ein Substrat auf der Vorrichtungsebene nach einer Vereinzelung von dem Wafer bereitzustellen. - Zum Beispiel kann die Anordnung des Spalts
19 in der Durchkontaktierung12 verwendet werden, um ein Biegen des Substrats, insbesondere während der Herstellung von Arrays von leitenden Durchkontaktierungen, zu verhindern, und kann zur Entlastung verwendet werden. Die leitende Durchkontaktierung11 kann eine verbesserte thermische Leistung während eines Durchlaufens eines Temperaturzyklus haben, weil sich das leitende Material des leitenden Stopfens13 und der leitenden Auskleidungsschicht15 in den Spalt19 ausdehnen kann. Des Weiteren verhindert die Verwendung der gefüllten Basis der leitenden Durchkontaktierung11 , dass Lötmittel während einer Chipbefestigung, zum Beispiel wenn die zweite Oberfläche23 auf eine Chipfläche oder Massefläche gelötet wird, in die Durchkontaktierung eindringt. - Die leitende Auskleidungsschicht
15 und der leitende Stopfen13 können verschiedene Mikrostrukturen haben. Als ein Beispiel kann der leitende Stopfen13 eine größere durchschnittliche Korngröße als eine durchschnittliche Korngröße der leitenden Auskleidungsschicht15 haben. Die unterschiedlichen Mikrostrukturen und/oder Korngrößen können aus unterschiedlichen Bedingungen hervorgehen, die zum Abscheiden des leitenden Stopfens13 und der leitenden Auskleidungsschicht15 in die Durchkontaktierung12 verwendet werden. Der leitende Stopfen13 und die leitende Auskleidungsschicht15 werden erfindungsgemäß durch Elektroplattierungstechniken in die Durchkontaktierung12 eingeführt oder dort abgeschieden. - In einer Ausführungsform werden verschiedene Bäder zur elektrochemischen Verarbeitung die Systeme mit verschiedenen chemischen Zusatzstoffen verwendet, um den leitenden Stopfen
13 und die leitende Auskleidungsschicht15 abzuscheiden. Die Systeme mit dem verschiedenen chemischen Zusatzstoffen sind so ausgewählt, dass sie unterschiedliche Wachstumsmechanismen unterstützen, aus denen sich verschiedene Mikrostrukturen wie hinsichtlich der durchschnittlichen Korngröße ergeben. Das System für chemische Zusatzstoffe kann im Endprodukt unter Verwendung von analytischen Techniken wie TOF-SIMS (Time-Of-Flight Secondary Ion Mass Spectrometry - Laufzeit-Sekundärionenmassenspektrometrie) identifiziert werden. - Die leitende Auskleidungsschicht
15 und der leitende Stopfen13 umfassen hochreines Kupfer. Der leitende Stopfen13 hat eine Höhe h1, die größer ist als die Dicke t der leitenden Auskleidungsschicht, zum Beispiel h1 ≥ 3t. -
1a veranschaulicht ein Substrat10 , bei dem die leitende Auskleidungsschicht15 und der leitende Stopfen13 verschiedene Mikrostrukturen haben und bei dem eine Grenzfläche25 zwischen diesen ausgebildet ist, insbesondere zwischen der Basis einer U-förmigen leitenden Auskleidungsschicht15 und einer Oberseite18 des leitenden Stopfens13 . Die leitende Auskleidungsschicht15 kann direkt auf der Oberseite18 des leitenden Stopfens13 angeordnet sein, um die Grenzfläche25 auszubilden und eine fortlaufende Schicht von der Oberseite18 des leitenden Stopfens13 zu einer ersten Oberfläche20 des Substrats10 bereitzustellen. Diese Anordnung, einschließlich einer Grenzfläche25 zwischen einer Oberseite18 des leitenden Stopfens13 und der Basis einer U-förmigen leitenden Auskleidungsschicht15 , kann nach einer Abscheidung der leitenden Auskleidungsschicht15 auf dem leitenden Stopfen13 hergestellt werden. Die leitende Auskleidungsschicht15 kann einen Spalt19 in der Durchkontaktierung12 , die an der ersten Oberfläche20 des Substrats10 offen ist, umgeben. -
1b veranschaulicht ein Substrat10 , wobei das Substrat10 einer Temperbehandlung während eines nachfolgenden Verarbeitens des Substrats10 mit einer Anordnung, einschließlich einer Grenzfläche25 zwischen einer Oberseite18 des leitenden Stopfens13 und der Basis einer U-förmigen leitenden Auskleidungsschicht15 , unterzogen wird. Diese nachfolgende Temperbehandlung kann derart zu einem Kornwachstum des Materials des leitenden Stopfens13 und der leitenden Auskleidungsschicht15 führen, dass eine Grenzfläche nicht mehr erkennbar ist und eine leitende Auskleidungsschicht15 an den Seitenwänden der Durchkontaktierung12 und am Umfang einer Oberseite18 des leitenden Stopfens13 mit einer von dem leitenden Stopfen verschiedenen Mikrostruktur, zum Beispiel einer kleineren Korngröße, ausgebildet wird. In dieser Ausführungsform bildet der mittlere Abschnitt der Oberseite18 des leitenden Stopfens13 die Basis des Spalts19 . - In einigen Ausführungsformen erstreckt sich die leitende Auskleidungsschicht
15 auf Regionen der an die Durchkontaktierung12 angrenzenden ersten Oberfläche20 . Die leitende Auskleidungsschicht15 kann konform und der leitende Stopfen13 kann nicht konform in Bezug auf Seitenflächen der Durchkontaktierung12 sein. Eine Oberseite des leitenden Stopfens13 kann im Wesentlichen planar sein. - Außerdem wird ein dielektrisches Material bereitgestellt, das die Durchkontaktierung
12 abdeckt und einen Hohlraum in dem zweiten Abschnitt definiert. Das dielektrische Material umfasst eine erste Schicht, die auf der leitenden Auskleidungsschicht15 angeordnet ist, und eine zweite Schicht, die die Durchkontaktierung12 mit einer Kappe versieht. Die erste Schicht kann SiNx umfassen und die zweite Schicht kann SiOx umfassen. - In einigen Ausführungsformen ist eine Vielzahl von leitenden Durchkontaktierungen in dem Substrat vorgesehen. Die leitenden Durchkontaktierungen können in einem regelmäßigen Array angeordnet sein. Ein offener Bereich der Vielzahl von leitenden Durchkontaktierungen kann größer als 0,5% des Substratbereichs sein.
- Das Substrat
10 umfasst ein Halbleitermaterial wie beispielsweise einen Halbleiterwafer, insbesondere einen Siliziumwafer. In einigen Ausführungsformen ist das Substrat10 ein Einzelkristallsiliziumwafer. Das Substrat kann auch ein Halbleitersubstrat sein, das eine Halbleitervorrichtung wie eine Transistorvorrichtung, die in oder auf dem Halbleitersubstrat ausgebildet ist, stützt. - In einigen Ausführungsformen, wie den in den
1a ,1b und2 veranschaulichten, ist die leitende Durchkontaktierung11 eine Substratdurchkontaktierung (TSV) mit einem ersten Ende21 , das im Wesentlichen koplanar mit der ersten Oberfläche20 ist, und einem zweiten Ende22 , das im Wesentlichen koplanar mit einer zweiten Oberfläche23 des Substrats10 ist, wobei die zweite Oberfläche23 der ersten Oberfläche20 gegenüberliegt. Eine Unterseite24 des leitenden Stopfens13 kann im Wesentlichen koplanar mit der zweiten Oberfläche23 sein. Die Substratdurchkontaktierung kann eine Höhe h2 haben und der leitende Stopfen kann eine Höhe h1 haben, wobei h1 kleiner als die Entsprechung von 2h2/3 sein kann, d. h. h1 ≤ 2h2/3. Als ein Beispiel ist 20 µm ≤ h2 ≤ 100 µm und 5 µm ≤ h1 ≤ 70 µm. - Das erste Ende
21 der leitenden Durchkontaktierung11 ist abgedichtet (nicht dargestellt), um einen Hohlraum in dem oberen Abschnitt17 der leitenden Durchkontaktierung11 herzustellen. Der laterale Bereich der leitenden Durchkontaktierungen11 , der durch den Spalt19 ausgebildet wird, wenn vorhanden, kann zwischen 0,5% und 4% des gesamten Oberflächenbereichs des Substrats10 liegen. - Die Durchkontaktierung
12 und die leitende Durchkontaktierung12 können verschiedene laterale Formen haben, zum Beispiel eine längliche Form wie ein Rechteck oder eine kreisförmige oder quadratische oder hexagonale laterale Form. - In einigen Ausführungsformen können zwei oder mehrere leitende Durchkontaktierungen
11 in einem Substrat10 vorgesehen sein. - In der Draufsicht von
2 ist ersichtlich, dass eine Vielzahl von leitenden Durchkontaktierungen11 bereitgestellt und in einem regelmäßigen Array angeordnet werden kann. Jede leitende Durchkontaktierung11 kann eine im Wesentlichen rechteckige laterale Form haben und als ein Graben bezeichnet werden. Zwei oder mehrere der leitenden Durchkontaktierungen11 können verwendet werden, um eine einzelne leitende Verbindung, zum Beispiel eine Masseverbindung, bereitzustellen. - Erfindungsemäß umfasst ein Verfahren zum Herstellen einer leitenden Durchkontaktierung wie der leitenden Durchkontaktierung
11 in einem Substrat ein Ausbilden einer ersten leitenden Schicht in einem ersten Abschnitt einer Öffnung in einem Substrat unter Verwendung von ersten Abscheidungsparametern derart, dass die erste leitende Schicht die Öffnung in dem ersten Abschnitt füllt, und ein Ausbilden einer zweiten leitenden Schicht auf der ersten leitenden Schicht in einem zweiten Abschnitt der Öffnung unter Verwendung von zweiten Abscheidungsparametern derart, dass die zweite leitende Schicht einen Spalt in dem zweiten Abschnitt umgibt. Die erste leitende Schicht und die zweite leitende Schicht werden durch eine Elektroabscheidungstechnik, nämlich Elektroplattieren ausgebildet. - Die ersten Abscheidungsparameter sind so ausgewählt, dass sie das Wachstum der ersten leitenden Schicht in der vertikalen Richtung in Bezug auf eine Hauptoberfläche des Substrats unterstützen und das Wachstum in laterale Richtungen und auf der Vorderseite des Substrats unterdrücken. Die zweiten Abscheidungsparameter sind so ausgewählt, dass sie das Wachstum der zweiten leitenden Schicht in einer lateralen Richtung in Bezug auf die Hauptoberfläche des Substrats unterstützen. Die ersten und die zweiten Abscheidungsparameter können derart ausgewählt werden, dass die erste leitende Schicht die Form eines leitenden Stopfens mit einer Höhe h1 hat und die zweite leitende Schicht eine Dicke t hat, wobei h1 ≥ 3t. Als ein Beispiel ist 0,5 µm ≤ t ≤ 3 µm und 5 µm ≤ h1 ≤ 70 µm.
- Die verschiedenen unterstützten Wachstumsrichtungen können durch Verwenden einer verschiedenen Elektroplattierungschemie für die Abscheidung der ersten leitenden Schicht und der zweiten leitenden Schicht erreicht werden. Zum Beispiel kann der chemische Zusatzstoff derart ausgewählt werden, dass das Wachstum entweder in der vertikalen Richtung oder in der horizontalen Richtung in Bezug auf eine Hauptoberfläche des Substrats unterstützt wird.
- In einigen Ausführungsformen kann die zweite leitende Schicht auch auf einer ersten Oberfläche des Halbleitersubstrats, das die Öffnung umgibt, ausgebildet sein.
- Die Öffnung hat die Form eines Blind-Vias bzw. eines nicht durchgängigen Vias und die erste leitende Schicht wird derart auf die Basis des Blind-Vias aufgetragen, dass der Basisabschnitt des Blind-Vias mit der ersten leitenden Schicht gefüllt wird. In einigen Ausführungsformen wird das Blind-Via bis zu einer Tiefe von 10% bis 70% der Gesamttiefe des Blind-Vias gefüllt. Um einen leitenden Pfad zwischen der Vorderseite und der Rückseite des Endsubstrats bereitzustellen, kann die an das Blind-Via angrenzende Rückseite bearbeitet werden, um Material zu bewegen, bis ein Abschnitt des leitenden Stopfens freiliegt und das Substrat die gewünschte Dicke hat.
- Das Verfahren umfasst ferner: ein Ausbilden einer ersten Isolierschicht über der zweiten leitenden Schicht, die einen Spalt umgibt, derart, dass die erste Isolierschicht ebenfalls einen Spalt umgibt; und ein Ausbilden einer zweiten Isolierschicht über dem Spalt, um einen abgeschlossenen Hohlraum in der Öffnung auszubilden.
- Ein Verfahren zum Herstellen einer leitenden Durchkontaktierung wird jetzt Bezug nehmend auf die
3 bis8 beschrieben. -
3 veranschaulicht ein Substrat30 mit einer ersten Hauptoberfläche31 und einer zweiten Hauptoberfläche32 , die der ersten Hauptoberfläche31 gegenüberliegt. Das Substrat30 ist ein Halbleitersubstrat, wie zum Beispiel ein Siliziumwafer. Ein Blind-Via oder eine geschlossene Durchkontaktierung33 wird in der ersten Hauptoberfläche31 des Substrats30 ausgebildet. Das Blind-Via33 kann durch Ätzen der ersten Hauptoberfläche31 , zum Beispiel durch Verwenden von reaktivem Ionenätzen, ausgebildet werden. - Das Blind-Via
30 kann eine lateral längliche Form haben und kann in der Draufsicht im Wesentlichen rechteckig sein. Die Seitenwände34 des Blind-Vias33 können derart einen Winkel von etwa 87° zu der ersten Hauptoberfläche31 haben, dass der obere Teil des Blind-Vias33 lateral etwas größer ist als die Basis35 des Blind-Vias33 . Das Blind-Via33 kann eine Tiefe von etwa 60 µm und eine Breite von 8 µm und einen Umfang von 50 µm an der ersten Hauptoberfläche31 haben. In anderen Ausführungsformen können sich die Seitenwände34 des Blind-Vias33 im Wesentlichen senkrecht zu der ersten Hauptoberfläche31 erstrecken. - Eine Barriereschicht
36 kann an den Seitenwänden44 und der Basis35 des Blind-Vias33 abgeschieden werden und eine Keimschicht37 kann an der Barriereschicht36 abgeschieden werden. Für ein Siliziumsubstrat31 und ein leitendes Material aus hochreinem Kupfer kann die Barriereschicht36 eine Tantalschicht mit einer Dicke von etwa 20 nm haben und kann die Keimschicht37 hochreines Kupfer mit einer Dicke von etwa 300 nm umfassen. Die Barriereschicht36 und die Keimschicht37 können durch PVD-Techniken (Physical Vapour Deposition - physikalische Gasphasenabscheidung) wie Zerstäubung abgeschieden werden. Die Anordnung ist jedoch nicht auf eine Anordnung mit einer Barriereschicht und einer Keimschicht beschränkt. Zum Beispiel können eine Schicht oder mehr als zwei Schichten zwischen den Seitenwänden44 und der Basis35 des Blind-Vias33 und dem in das Blind-Via33 eingeführten leitenden Material abgeschieden werden. -
4 veranschaulicht die Ausbildung eines ersten leitenden Abschnitts38 , der an der Basis35 des Blind-Vias33 auf der Keimschicht37 ausgebildet wird. Der erste leitende Abschnitt38 umfasst hochreines Kupfer. Der erste leitende Abschnitt38 füllt die Basis des Blind-Vias33 und wird durch Elektroplattieren unter Verwendung eines Elektroplattierungsbads und unter Abscheidungsbedingungen, die ein vertikales Wachstum unterstützen, in4 durch den Pfeil39 angezeigt, abgeschieden, um es dem abgeschiedenen Material zu ermöglichen, den lateralen Bereich des Blind-Vias33 an der Basis35 zu füllen. Die Höhe des ersten leitenden Abschnitts38 kann zum Beispiel etwa 15 µm sein. Der erste leitende Abschnitt38 kann als Stopfen bezeichnet werden, weil er den lateralen Bereich des Blind-Vias33 füllt. -
5 veranschaulicht die Abscheidung einer im Wesentlichen konformen leitenden Schicht40 auf der Kupferkeimschicht37 , die an den Seitenwänden34 in einem oberen Abschnitt42 des Blind-Vias33 über dem ersten Abschnitt38 angeordnet ist. Die leitende Schicht40 kann im Wesentlichen konform sowohl an den Seitenwänden34 des Blind-Vias33 , der Oberseite41 des ersten leitenden Abschnitts38 als auch an der Vorderseite31 des Substrats30 abgeschieden werden. Die leitende Schicht40 wird unter Verwendung einer Elektroplattierungstechnik abgeschieden. Das Elektroplattierungsbad und die Abscheidungsbedingungen werden so ausgewählt, dass sie eine konforme Abscheidung derart unterstützen, dass die in den oberen Abschnitt42 des Blind-Vias33 abgeschiedene leitende Schicht40 einen Spalt43 in dem oberen Abschnitt42 des Blind-Vias33 über dem ersten leitenden Abschnitt38 umgibt. Die leitende Schicht40 kann eine Dicke von zwischen 1 µm und 5 µm haben. - In einigen Ausführungsformen können die leitende Schicht
40 , die Keimschicht37 und die Barriereschicht36 nachfolgend zum Beispiel durch chemisch-mechanisches Polieren (Chemical Mechanical Polishing - CMP), wie in6 dargestellt, von der ersten Hauptoberfläche31 entfernt werden. In anderen Ausführungsformen können diese Schichten auf der ersten Hauptoberfläche31 bleiben. - Wie in
7 veranschaulicht ist, wird ein Hohlraum oder eine Lücke in dem oberen Abschnitt42 des Blind-Vias33 ausgebildet. Außerdem wird eine erste Isolierschicht44 abgeschieden, die die Oberfläche der leitenden Schicht40 und die erste Hauptoberfläche31 des Substrats30 abdeckt, wie in7 veranschaulicht. Die erste Isolierschicht44 kann eine Passivierungsschicht, zum Beispiel Siliziumnitrid, sein und eine Dicke von etwa 100 nm haben. Die erste Isolierschicht44 umgibt einen Spalt oder eine Lücke in dem oberen Abschnitt des Blind-Vias33 . - Um einen Hohlraum
45 in dem Blind-Via33 auszubilden, wird eine zweite Isolierschicht46 , zum Beispiel ein Oxid, unter Verwendung von nicht konformen Techniken auf die erste Hauptoberfläche31 aufgetragen, so dass die Oxidschicht46 den obersten Abschnitt des Blind-Vias33 nicht konform füllt, um die Öffnung abzudichten, und sich auf mindestens obere Abschnitte der ersten Isolierschicht44 erstreckt, wodurch eine Lücke oder ein Hohlraum45 in dem Blind-Via33 zurückgelassen wird. Die dielektrische Schicht46 kann unter Verwendung von PE-CVD (Plasma Enhanced Chemical Vapour Deposition, plasmaunterstützte chemische Gasphasenabscheidung) abgeschiedenes Siliziumoxid, SiOx, umfassen. Der abgedichtete oder abgeschlossene Hohlraum45 wird an allen Seiten durch das dielektrische Material der ersten Isolierschicht44 oder der zweiten Isolierschicht46 definiert. Ein weiterer Planarisierungsprozess, zum Beispiel durch Verwenden von chemisch-mechanischem Polieren, kann verwendet werden, um die Oberseite47 der Oxidschicht46 zu planarisieren. - Wie in
8 veranschaulicht, kann die zweite Hauptoberfläche32 des Substrats30 bearbeitet werden, um den Abschnitt des Substrats30 unter der Basis35 des Blind-Vias33 derart zu entfernen, dass eine Oberfläche48 des ersten leitenden Abschnitts38 in der bearbeiteten zweiten Hauptoberfläche49 des Substrats30 freigelegt wird. Die Gesamtdicke des Substrats30 kann auf etwa 60 µm reduziert werden. - Das durch den ersten leitenden Abschnitt
38 und die leitende Schicht40 bereitgestellte leitende Material stellt eine leitende Substratdurchkontaktierung50 bereit, die sich durch die gesamte Dicke des Substrats30 erstreckt. Die leitende Substratdurchkontaktierung50 kann als teilweise gefüllt betrachtet werden, weil der obere Abschnitt den Hohlraum45 umfasst und der untere Abschnitt mit dem ersten leitenden Abschnitt38 gefüllt ist. - Die Anordnung des Hohlraums
45 in der leitenden Substratdurchkontaktierung50 kann verwendet werden, um ein Biegen des Substrats während der Herstellung von Arrays von leitenden Durchkontaktierungen zu verhindern, und kann zur Entlastung verwendet werden. Die leitende Substratdurchkontaktierung50 kann eine verbesserte thermische Leistung während eines Durchlaufens eines Temperaturzyklus haben, weil sich das leitende Material des ersten leitenden Abschnitts38 und der leitenden Schicht40 in den Hohlraum45 ausdehnen kann. Des Weiteren verhindert die Verwendung der gefüllten Basis der leitenden Substratdurchkontaktierung50 , dass Lötmittel während einer Chipbefestigung, zum Beispiel wenn die Rückseite48 auf ein Chippad oder eine Massefläche gelötet wird, in die Durchkontaktierung eindringt. - Die leitende Substratdurchkontaktierung (through substrate via) kann verwendet werden, um eine leitende Verbindung zwischen zwei Seiten eines Halbleitersubstrats bereitzustellen. Die leitende Substratdurchkontaktierung kann insbesondere verwendet werden, um zum Beispiel einen an einer ersten Seite des Halbleitersubstrats angeordneten Masseanschluss einer Vorrichtung elektrisch an eine an der gegenüberliegenden Seite des Halbleitersubstrats angeordnete Massefläche zu koppeln oder um eine obere Vorrichtung des Stapels elektrisch an eine darunterliegende Vorrichtung zu koppeln.
- Eine solche teilweise gefüllte leitende Durchkontaktierung kann insbesondere verwendet werden, um eine leitende Durchkontaktierung bereitzustellen, die weniger belastungsempfindlich ist, weil der obere Abschnitt der Durchkontaktierung einen Hohlraum umfasst, und die auch mit Verarbeitungstechniken für Dünnwafer kompatibel ist, weil der untere Teil der leitenden Durchkontaktierung mit Kupfer gefüllt ist.
- Raumbezogene Begriffe wie „unter“, „unterhalb“, „unterer“, „über“, „oberer“ und dergleichen werden zur einfachen Beschreibung verwendet, um die Anordnung eines Elements bezogen auf ein zweites Element zu erläutern. Diese Begriffe sollen verschiedene Ausrichtungen der Vorrichtung zusätzlich zu verschiedenen Ausrichtungen als die, die in den Figuren dargestellt sind, umfassen. Ferner werden auch Begriffe wie „erster“, „zweiter“ und dergleichen verwendet, um verschiedene Elemente, Regionen, Sektionen usw. zu beschreiben, und diese sollen ebenfalls nicht einschränkend sein. Gleiche Begriffe beziehen sich auf gleiche Elemente in der gesamten Beschreibung.
- Bei Verwendung in diesem Dokument sind die Begriffe „mit“, „enthaltend“, „einschließlich“, „umfassend“ und dergleichen offene Begriffe, die das Vorhandensein von angegebenen Elementen oder Merkmalen anzeigen, aber zusätzliche Elemente oder Merkmale nicht ausschließen.
Claims (3)
- Verfahren, das aufweist: Ausbilden einer ersten leitenden Schicht (38) in einem unteren Abschnitt eines Blind-Vias (33) in einem Halbleitersubstrat (30) unter Verwendung von ersten Abscheidungsparametern derart, dass die erste leitende Schicht (38) das Blind-Via (33) in dem unteren Abschnitt füllt und so einen leitenden Stopfen in dem unteren Abschnitt bildet; Ausbilden einer zweiten leitenden Schicht (40) auf dem durch die erste leitende Schicht (38) gebildeten leitenden Stopfen in einem oberen Abschnitt des Blind-Via (33) unter Verwendung von zweiten Abscheidungsparametern derart, dass die zweite leitende Schicht (40) einen Spalt in dem oberen Abschnitt begrenzt; Ausbilden einer ersten Isolierschicht über der zweiten leitenden Schicht (40), die den Spalt (43) umgibt; und Ausbilden einer zweiten Isolierschicht über dem Spalt (43), um einen abgeschlossenen Hohlraum (45) in dem Blind-Via (33) auszubilden, wobei die ersten Abscheidungsparameter so ausgewählt werden, dass sie ein Wachstum der ersten leitenden Schicht (38) in einer vertikalen Richtung in Bezug auf eine Oberfläche (31) des Halbleitersubstrats (30) unterstützen, wobei die zweiten Abscheidungsparameter so ausgewählt werden, dass sie ein Wachstum der zweiten leitenden Schicht (40) in einer lateralen Richtung in Bezug auf die Hauptoberfläche (32) des Halbleitersubstrats (30) unterstützen, wobei die erste leitende Schicht (38) und die zweite leitende Schicht (40) hochreines Kupfer aufweisen und wobei die erste leitende Schicht (38) und die zweite leitende Schicht (40) durch Elektroplattieren ausgebildet werden.
- Verfahren nach
Anspruch 1 , bei dem das Blind-Via im unteren Abschnitt bei der Herstellung der ersten leitenden Schicht (38) bis zu einer Tiefe von 10% bis 70% einer Gesamttiefe des Blind-Vias (33) gefüllt wird. - Verfahren nach einem der
Ansprüche 1 und2 , das ferner aufweist: Bearbeiten einer zweiten Oberfläche (32) des Halbleitersubstrats (30) und Freilegen eines Abschnitts der ersten leitenden Schicht (38) in der zweiten Oberfläche (32) des Substrats (30).
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US15/192,146 US9875933B2 (en) | 2016-06-24 | 2016-06-24 | Substrate and method including forming a via comprising a conductive liner layer and conductive plug having different microstructures |
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Publications (2)
Publication Number | Publication Date |
---|---|
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Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6810617B2 (ja) * | 2017-01-16 | 2021-01-06 | 富士通インターコネクトテクノロジーズ株式会社 | 回路基板、回路基板の製造方法及び電子装置 |
US10504834B2 (en) | 2018-03-01 | 2019-12-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Contact structure and the method of forming the same |
KR102605619B1 (ko) * | 2019-07-17 | 2023-11-23 | 삼성전자주식회사 | 기판 관통 비아들을 포함하는 반도체 소자 및 그 제조 방법 |
US11342265B2 (en) * | 2019-12-03 | 2022-05-24 | Micron Technology, Inc. | Apparatus including a dielectric material in a central portion of a contact via, and related methods, memory devices and electronic systems |
WO2021142357A1 (en) * | 2020-01-10 | 2021-07-15 | Lam Research Corporation | Tsv process window and fill performance enhancement by long pulsing and ramping |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102009012594A1 (de) * | 2008-06-06 | 2009-12-24 | Infineon Technologies Ag | Durch-Substrat-Via-Halbleiterkomponenten |
US20130119547A1 (en) * | 2011-11-15 | 2013-05-16 | Samsung Electronics Co., Ltd. | Integrated circuit device including through-silicon via structure having offset interface |
US20150243583A1 (en) * | 2014-02-24 | 2015-08-27 | Micron Technology, Inc. | Interconnect assemblies with through-silicon vias and stress-relief features |
Family Cites Families (50)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5252848A (en) | 1992-02-03 | 1993-10-12 | Motorola, Inc. | Low on resistance field effect transistor |
US6946716B2 (en) | 1995-12-29 | 2005-09-20 | International Business Machines Corporation | Electroplated interconnection structures on integrated circuit chips |
US6048772A (en) | 1998-05-04 | 2000-04-11 | Xemod, Inc. | Method for fabricating a lateral RF MOS device with an non-diffusion source-backside connection |
US6956238B2 (en) | 2000-10-03 | 2005-10-18 | Cree, Inc. | Silicon carbide power metal-oxide semiconductor field effect transistors having a shorting channel and methods of fabricating silicon carbide metal-oxide semiconductor field effect transistors having a shorting channel |
JP2004128352A (ja) * | 2002-10-04 | 2004-04-22 | Mitsubishi Electric Corp | 半導体装置及び半導体装置の製造方法 |
US20060183317A1 (en) | 2003-03-14 | 2006-08-17 | Junji Noguchi | Semiconductor device and a method of manufacturing the same |
DE10348641A1 (de) | 2003-10-15 | 2005-05-25 | Infineon Technologies Ag | Verfahren zur Verringerung parasitärer Kopplungen in Schaltkreisen |
US7119399B2 (en) | 2004-02-27 | 2006-10-10 | Infineon Technologies Ag | LDMOS transistor |
US7221034B2 (en) | 2004-02-27 | 2007-05-22 | Infineon Technologies Ag | Semiconductor structure including vias |
US7268012B2 (en) | 2004-08-31 | 2007-09-11 | Micron Technology, Inc. | Methods for fabrication of thin semiconductor assemblies including redistribution layers and packages and assemblies formed thereby |
US7411244B2 (en) | 2005-06-28 | 2008-08-12 | Chih-Hsin Wang | Low power electrically alterable nonvolatile memory cells and arrays |
JP2009515332A (ja) | 2005-11-02 | 2009-04-09 | エヌエックスピー ビー ヴィ | 半導体デバイスの製造方法 |
US8163593B2 (en) | 2006-11-16 | 2012-04-24 | Sandisk Corporation | Method of making a nonvolatile phase change memory cell having a reduced contact area |
KR100817718B1 (ko) * | 2006-12-27 | 2008-03-27 | 동부일렉트로닉스 주식회사 | 반도체 소자 제조방법 |
US7776700B2 (en) | 2007-01-04 | 2010-08-17 | Freescale Semiconductor, Inc. | LDMOS device and method |
US7626233B2 (en) | 2007-04-23 | 2009-12-01 | Infineon Technologies Ag | LDMOS device |
US8035140B2 (en) | 2007-07-26 | 2011-10-11 | Infineon Technologies Ag | Method and layout of semiconductor device with reduced parasitics |
US8389366B2 (en) | 2008-05-30 | 2013-03-05 | Freescale Semiconductor, Inc. | Resurf semiconductor device charge balancing |
US9245792B2 (en) | 2008-07-25 | 2016-01-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming interconnect structures |
US8264038B2 (en) | 2008-08-07 | 2012-09-11 | Texas Instruments Incorporated | Buried floating layer structure for improved breakdown |
US8227340B2 (en) | 2009-04-30 | 2012-07-24 | Infineon Technologies Ag | Method for producing a copper connection between two sides of a substrate |
US8242579B2 (en) | 2009-05-25 | 2012-08-14 | Infineon Technologies Ag | Capacitor structure |
US8120105B2 (en) | 2009-07-31 | 2012-02-21 | Micrel, Inc. | Lateral DMOS field effect transistor with reduced threshold voltage and self-aligned drift region |
US8101517B2 (en) * | 2009-09-29 | 2012-01-24 | Infineon Technologies Ag | Semiconductor device and method for making same |
US8274129B2 (en) | 2009-10-23 | 2012-09-25 | National Semiconductor Corporation | Power transistor with improved high-side operating characteristics and reduced resistance and related apparatus and method |
US8193585B2 (en) | 2009-10-29 | 2012-06-05 | Freescale Semiconductor, Inc. | Semiconductor device with increased snapback voltage |
US8623732B2 (en) | 2010-06-17 | 2014-01-07 | Freescale Semiconductor, Inc. | Methods of making laterally double diffused metal oxide semiconductor transistors having a reduced surface field structure |
US9064712B2 (en) | 2010-08-12 | 2015-06-23 | Freescale Semiconductor Inc. | Monolithic microwave integrated circuit |
US8492818B2 (en) * | 2010-09-14 | 2013-07-23 | International Business Machines Corporation | High capacitance trench capacitor |
US8384184B2 (en) | 2010-09-15 | 2013-02-26 | Freescale Semiconductor, Inc. | Laterally diffused metal oxide semiconductor device |
US8890324B2 (en) | 2010-09-28 | 2014-11-18 | Freescale Semiconductor, Inc. | Semiconductor structure having a through substrate via (TSV) and method for forming |
CN102593037B (zh) * | 2011-01-12 | 2014-03-26 | 中国科学院微电子研究所 | 半导体结构及其制作方法 |
US9018094B2 (en) * | 2011-03-07 | 2015-04-28 | Invensas Corporation | Substrates with through vias with conductive features for connection to integrated circuit elements, and methods for forming through vias in substrates |
US8716791B1 (en) | 2011-08-11 | 2014-05-06 | Maxim Integrated Products, Inc. | LDMOS with corrugated drift region |
US8518764B2 (en) | 2011-10-24 | 2013-08-27 | Freescale Semiconductor, Inc. | Semiconductor structure having a through substrate via (TSV) and method for forming |
US8680615B2 (en) | 2011-12-13 | 2014-03-25 | Freescale Semiconductor, Inc. | Customized shield plate for a field effect transistor |
US9093296B2 (en) | 2012-02-09 | 2015-07-28 | United Microelectronics Corp. | LDMOS transistor having trench structures extending to a buried layer |
IN2015DN02361A (de) | 2012-09-21 | 2015-09-04 | Mitsubishi Materials Corp | |
KR101992352B1 (ko) * | 2012-09-25 | 2019-06-24 | 삼성전자주식회사 | 반도체 장치 |
US9245960B2 (en) | 2013-02-08 | 2016-01-26 | Globalfoundries Inc. | Lateral extended drain metal oxide semiconductor field effect transistor (LEDMOSFET) with tapered airgap field plates |
US9312220B2 (en) | 2013-03-12 | 2016-04-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for a low-K dielectric with pillar-type air-gaps |
US20150001720A1 (en) | 2013-06-27 | 2015-01-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interconnect Structure and Method for Forming Interconnect Structure |
US9117841B2 (en) | 2013-10-07 | 2015-08-25 | Freescale Semiconductor, Inc. | Mergeable semiconductor device with improved reliability |
JP6266418B2 (ja) | 2014-04-14 | 2018-01-24 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
US9165918B1 (en) | 2014-05-07 | 2015-10-20 | Freescale Semiconductor, Inc. | Composite semiconductor device with multiple threshold voltages |
US9245952B2 (en) | 2014-05-12 | 2016-01-26 | Semiconductor Components Industries, Llc | Method of forming a semiconductor device and structure therefor |
KR101885942B1 (ko) | 2014-11-19 | 2018-08-07 | 매그나칩 반도체 유한회사 | 반도체 소자 및 제조 방법 |
US9406750B2 (en) | 2014-11-19 | 2016-08-02 | Empire Technology Development Llc | Output capacitance reduction in power transistors |
US10074594B2 (en) * | 2015-04-17 | 2018-09-11 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and manufacturing method thereof |
US10157777B2 (en) | 2016-05-12 | 2018-12-18 | Globalfoundries Inc. | Air gap over transistor gate and related method |
-
2016
- 2016-06-24 US US15/192,146 patent/US9875933B2/en active Active
-
2017
- 2017-06-23 DE DE102017113930.3A patent/DE102017113930B4/de active Active
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- 2017-12-28 US US15/856,742 patent/US10720359B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102009012594A1 (de) * | 2008-06-06 | 2009-12-24 | Infineon Technologies Ag | Durch-Substrat-Via-Halbleiterkomponenten |
US20130119547A1 (en) * | 2011-11-15 | 2013-05-16 | Samsung Electronics Co., Ltd. | Integrated circuit device including through-silicon via structure having offset interface |
US20150243583A1 (en) * | 2014-02-24 | 2015-08-27 | Micron Technology, Inc. | Interconnect assemblies with through-silicon vias and stress-relief features |
Also Published As
Publication number | Publication date |
---|---|
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