KR102605619B1 - 기판 관통 비아들을 포함하는 반도체 소자 및 그 제조 방법 - Google Patents

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    • H01L2224/13113—Bismuth [Bi] as principal constituent
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    • H01L2224/13116—Lead [Pb] as principal constituent
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    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13118—Zinc [Zn] as principal constituent
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    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13164—Palladium [Pd] as principal constituent
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    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13169—Platinum [Pt] as principal constituent
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    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
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Abstract

반도체 소자가 제공된다. 기판, 상기 기판을 적어도 부분적으로 관통하며 제1 종횡 비를 가지는 제1 기판 관통 비아(through substrate via), 및 상기 기판을 적어도 부분적으로 관통하며 상기 제1 종횡비보다 큰 제2 종횡비를 가지는 제2 기판 관통 비아를 포함하고, 상기 제1 기판 관통 비아 및 상기 제2 기판 관통 비아 각각은 제1 전도성 층 및 제2 전도성 층을 포함하고, 상기 제2 기판 관통 비아의 상기 제1 전도성 층의 평균 입자 크기는 상기 제2 기판 관통 비아의 상기 제2 전도성 층의 평균 입자 크기와 상이하고, 상기 제1 기판 관통 비아의 상기 제1 전도성 층의 수직 방향으로의 두께는 상기 제2 기판 관통 비아의 상기 제1 전도성 층의 상기 수직 방향으로의 두께보다 작을 수 있다. 상기 제1 기판 관통 비아의 상기 제1 전도성 층의 평균 입자 크기(grain size)는 상기 제1 기판 관통 비아의 상기 제2 전도성 층의 평균 입자 크기와 상이하고, 상기 제2 기판 관통 비아의 상기 제1 전도성 층의 평균 입자 크기는 상기 제2 기판 관통 비아의 상기 제2 전도성 층의 평균 입자 크기와 상이할 수 있다.

Description

기판 관통 비아들을 포함하는 반도체 소자 및 그 제조 방법{Semiconductor device comprising through substrate vias and method for manufacturing the same}
본 발명의 기술적 사상은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 구체적으로는 기판 관통 비아들을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
기판 관통 비아들(through substrate vias)은 반도체 칩을 다른 반도체 칩 또는 패키지 기판에 연결시키는데 사용될 수 있다. 예를 들어, 기판 관통 비아들은 이미지 센서, 적층형 메모리, 또는 인터포저와 같은 다양한 반도체 소자들에 사용되고 있다. 기판 관통 비아들을 이용한 연결 방식은 와이어 본딩을 이용한 연결 방식에 비하여 속도, 소비 전력, 및/또는 소형화 측면에서 유리할 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 보이드를 가지지 않는 상이한 종횡비의 기판 관통 비아들을 포함하는 반도체 소자를 제공하는 것이다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자는 기판, 상기 기판을 적어도 부분적으로 관통하며 제1 종횡 비를 가지는 제1 기판 관통 비아(through substrate via), 및 상기 기판을 적어도 부분적으로 관통하며 상기 제1 종횡비보다 큰 제2 종횡비를 가지는 제2 기판 관통 비아를 포함하고, 상기 제1 기판 관통 비아 및 상기 제2 기판 관통 비아 각각은 제1 전도성 층 및 상기 제1 전도성 층 상에 적층된 제2 전도성 층을 포함한다.
상기 제1 기판 관통 비아의 상기 제1 전도성 층의 수직 방향으로의 두께는 상기 제2 기판 관통 비아의 상기 제1 전도성 층의 상기 수직 방향으로의 두께보다 작을 수 있다. 상기 제1 기판 관통 비아의 상기 제1 전도성 층의 평균 입자 크기(grain size)는 상기 제1 기판 관통 비아의 상기 제2 전도성 층의 평균 입자 크기와 상이하고, 상기 제2 기판 관통 비아의 상기 제1 전도성 층의 평균 입자 크기는 상기 제2 기판 관통 비아의 상기 제2 전도성 층의 평균 입자 크기와 상이할 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자는 기판, 상기 기판의 하면 상의 집적 회로, 상기 기판을 적어도 부분적으로 관통하며 제1 직경을 가지는 제1 기판 관통 비아, 상기 기판을 적어도 부분적으로 관통하며 상기 제1 직경보다 작은 제2 직경을 가지는 제2 기판 관통 비아, 상기 제1 기판 관통 비아와 상기 기판 사이 및 상기 제2 기판 관통 비아와 상기 기판 사이의 비아 절연층, 상기 제1 기판 관통 비아 및 상기 제2 기판 관통 비아 상단 상에 각각 위치하는 두 상부 패드, 상기 제1 기판 관통 비아 및 상기 제2 기판 관통 비아 하단 상에 각각 위치하는 두 하부 패드, 및 상기 두 하부 패드 상에 각각 위치하는 두 범프를 포함하고, 상기 제1 기판 관통 비아 및 상기 제2 기판 관통 비아 각각은 상기 제1 기판 관통 비아 및 상기 제2 기판 관통 비아 각각의 하부에 위치하는 하부 전도성 층 및 상기 제1 기판 관통 비아 및 상기 제2 기판 관통 비아 각각의 상부에 위치하는 상부 전도성 층을 포함한다.
상기 제1 기판 관통 비아의 상기 상부 전도성 층의 수직 방향 두께는 상기 제2 기판 관통 비아의 상기 상부 전도성 층의 상기 수직 방향 두께보다 작을 수 있다. 상기 제1 기판 관통 비아의 상기 하부 전도성 층의 평균 입자 크기는 상기 제1 기판 관통 비아의 상기 상부 전도성 층의 평균 입자 크기와 상이하고, 상기 제2 기판 관통 비아의 상기 하부 전도성 층의 평균 입자 크기는 상기 제2 기판 관통 비아의 상기 상부 전도성 층의 평균 입자 크기와 상이할 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자는 패키지 기판, 상기 패키지 기판 상의 제1 반도체 칩, 및 상기 제1 반도체 칩 상의 제2 반도체 칩을 포함하고, 상기 제1 반도체 칩은 기판, 상기 제1 반도체 칩의 상기 기판을 적어도 부분적으로 관통하는 제1 기판 관통 비아, 상기 제1 반도체 칩의 상기 기판을 적어도 부분적으로 관통하며 상기 제1 기판 관통 비아의 종횡비보다 큰 종횡비를 가지는 제2 기판 관통 비아, 상기 기판과 상기 제1 기판 관통 비아 사이의 배리어 층, 및 상기 기판과 상기 제2 기판 관통 비아 사이의 배리어 층을 포함하고, 상기 제1 반도체 칩의 상기 제1 기판 관통 비아 및 상기 제2 기판 관통 비아 각각은 제1 전도성 층 및 상기 제1 전도성 층 상에 적층된 제2 전도성 층을 포함한다.
상기 제1 기판 관통 비아의 상기 제1 전도성 층의 수직 방향 두께는 상기 제2 기판 관통 비아의 상기 제1 전도성 층의 상기 수직 방향 두께보다 작을 수 있다. 상기 제1 반도체 칩의 상기 제1 기판 관통 비아의 상기 제1 전도성 층의 평균 입자 크기는 상기 제1 반도체 칩의 상기 제1 기판 관통 비아의 상기 제2 전도성 층의 평균 입자 크기와 상이하고, 상기 제1 반도체 칩의 상기 제2 기판 관통 비아의 상기 제1 전도성 층의 평균 입자 크기는 상기 제1 반도체 칩의 상기 제2 기판 관통 비아의 상기 제2 전도성 층의 평균 입자 크기와 상이할 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 제조 방법은 서로 대향하는 제1 면 및 제2 면을 가지는 기판을 제공하는 단계, 상기 기판의 상기 제1 면으로부터 상기 기판의 상기 제2면을 향해 연장되고 제1 종횡비를 가지는 제1 홀 및 상기 기판의 상기 제1 면으로부터 상기 기판의 상기 제2면을 향해 연장되고 상기 제1 종횡비보다 큰 제2 종횡비를 가지는 제2 홀을 형성하는 단계, 상기 기판의 상기 제1 면 상, 상기 제1 홀 내, 및 상기 제2 홀 내에 제1 전도성 층을 형성하는 단계, 상기 제1 전도성 층을 리플로우시키는 단계, 및 제2 전도성 층이 상기 제1 홀 및 상기 제2 홀 각각의 나머지 부분을 채우도록 상기 제1 전도성 층 상에 상기 제2 전도성 층을 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 제조 방법은 서로 대향하는 제1 면 및 제2 면을 가지는 기판을 제공하는 단계, 상기 기판의 상기 제1 면 상에 집적 회로 및 상기 집적 회로를 덮는 제1 층간 절연 층을 형성하는 단계, 상기 기판의 상기 제1 층간 절연층을 관통하며 상기 기판의 제1 면으로부터 상기 제2 면을 향해 연장되고 제1 평면 단면적을 가지는 제1 홀 및 상기 기판의 상기 제1 층간 절연층을 관통하며 상기 기판의 상기 제1 면으로부터 상기 제2 면을 향해 연장되고 상기 제1 평면 단면적보다 작은 제2 평면 단면적을 가지는 제2 홀을 형성하는 단계, 상기 제1 층간 절연층 상, 상기 제1 홀 내, 및 상기 제2 홀 내에 제1 전도성 층을 형성하는 단계, 상기 제1 전도성 층을 리플로우시키는 단계, 및 상기 제2 전도성 층이 상기 제1 홀 및 상기 제2 홀 각각의 나머지 부분을 채우도록 상기 제1 전도성 층 상에 상기 제2 전도성 층을 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 제조 방법은 서로 대향하는 제1 면 및 제2 면을 가지는 기판을 제공하는 단계, 상기 기판의 상기 제1 면 상에 집적 회로 및 상기 집적 회로를 덮는 제1 층간 절연층을 형성하는 단계, 상기 기판의 상기 제1 면에 대향하는 제3 면이 형성되도록 상기 기판의 상기 제2 면으로부터 상기 제1 면을 향해 연장되는 상기 기판의 부분을 제거함으로써 상기 기판을 얇게하는 단계(thining), 각각 상기 기판의 상기 제3면으로부터 상기 기판의 상기 제1 면까지 연장되고, 서로 다른 평면 단면적을 가지는 제1 홀 및 제2 홀을 형성하는 단계, 상기 기판의 상기 제3 면 상, 상기 제1 홀 내, 및 상기 제2 홀 내에 제1 전도성 층을 형성하는 단계, 상기 제1 전도성 층을 리플로우시키는 단계, 및 제2 전도성 층이 상기 제1 홀 및 상기 제2 홀 각각의 나머지 부분을 채우도록 상기 제1 전도성 층 상에 제2 전도성 층을 형성하는 단계를 포함할 수 있다.
상이한 종횡비의 기판 관통 비아들을 포함하는 반도체 소자가 제공될 수 있다. 본 발명의 실시예들에 따른 제조 방법은 제1 전도성 층을 리플로우시키는 단계를 포함함으로써 상이한 종횡비의 기판 관통 비아들 내에 보이드가 형성되는 것을 방지할 수 있다.
도 1 내지 도 8은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자들을 나타낸 단면도들이다.
도 9a 내지 도 9l은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 10a 내지 도 10j는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(100)를 나타낸 단면도이다. 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(100)는 반도체 칩(다이)을 포함할 수 있다. 예를 들어, 반도체 소자(100)는 로직 반도체 칩, 메모리 반도체 칩, 이미지 센서 칩, 또는 인터포저 칩을 포함할 수 있다. 반도체 소자(100)는 기판(110), 제1 기판 관통 비아(V1), 및 제2 기판 관통 비아(V2)를 포함할 수 있다.
기판(110)은 서로 대향하는 제1 면(110a) 및 제2 면(110b)을 가질 수 있다. 기판(110)의 제1 면(110a) 및 제2 면(110b)은 수직 방향(Z 방향)에 수직할 수 있다. 본 명세서에서, "제n"(n은 임의의 자연수)이라는 표현은 설명의 편의를 위하여 동일한 명칭을 가지는 구성 요소들을 구별하기 위하여 명칭 앞에 붙여지는 것일 뿐 절대적인 순서를 의미하지 않는다. 따라서 일 실시예에 대한 설명 또는 청구항 세트에서 제1 면 및 제2 면으로 지칭된 면들은 다른 실시예에 대한 설명 또는 다른 청구항 세트에서 제2 면 및 제1 면으로 지칭될 수 있다. 또한, 도 1에 도시된 실시예에서 제1 면(110a) 및 제2 면(110b)은 각각 하면 및 상면으로 지칭될 수 있다. 본 실시예에서 상하 관계는 오직 도면을 참조하여 의미를 가지며 절대적인 배향을 나타내는 것은 아니다. 기판(110)은 Ⅳ족 반도체 물질, Ⅲ-Ⅴ족 반도체 물질 또는 Ⅱ-Ⅵ족 반도체 물질과 같은 반도체 물질을 포함할 수 있다. 상기 Ⅳ족 반도체 물질은 예를 들어 실리콘(Si), 게르마늄(Ge), 또는 실리콘(Si)-게르마늄(Ge)을 포함할 수 있다. 상기 Ⅲ-Ⅴ족 반도체 물질은 예를 들어 갈륨비소(GaAs), 인듐인(InP), 갈륨인(GaP), 인듐비소(InAs), 인듐 안티몬(InSb), 또는 인듐갈륨비소(InGaAs)를 포함할 수 있다. 상기 Ⅱ-Ⅵ족 반도체 물질은 예를 들어 텔루르화 아연(ZnTe), 또는 황화카드뮴(CdS)을 포함할 수 있다. 기판(110)은 벌크 웨이퍼 또는 에피택시얼 층일 수 있다.
제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각은 수직 방향(Z 방향)으로 연장된다. 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각은 기판(110)을 적어도 부분적으로 관통할 수 있다. 일부 실시예에서, 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각은 기판(110)을 완전히 관통할 수 있다. 예를 들어, 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각은 기판(110)의 제1 면(110a)으로부터 제2 면(110b)까지 연장될 수 있다. 일부 실시예에서, 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각은 제1 층간 절연 층(121)을 더 관통할 수 있다. 도 1에 도시된 바와 달리, 일부 실시예에서, 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각은 제2 층간 절연 층(122)을 더 관통할 수 있다.
제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2)는 서로 다른 치수(dimension)를 가질 수 있다. 예를 들어, 일부 실시예에서, 제1 기판 관통 비아(V1)의 높이(h1)는 제2 기판 관통 비아(V2)의 높이(h2)와 동일하나, 제1 기판 관통 비아(V1)의 평면 단면적은 제2 기판 관통 비아(V2)의 평면 단면적보다 클 수 있다. 본 명세서에서 평면 단면적은 평면 단면의 면적을 의미한다. 본 명세서에서, 평면 단면이란, 도 1에 도시된 X-Y 평면에 평행한 단면을 말한다. 달리 말해, 평면 단면이란 도 1에 Z 방향으로 도시된 수직 방향에 수직한 단면을 말한다. 예를 들어, 제1 기판 관통 비아(V1)의 평면 단면적 대 제2 기판 관통 비아(V2)의 평면 단면적의 비는 약 1:0.01 내지 약 1:0.9, 예컨대 약 1:0.1 내지 약 1:0.9, 예컨대 약 1:0.2 내지 약 1:0.9일 수 있다. 평면 단면적의 차이가 너무 큰 경우 본 발명에 따른 제조 방법을 사용하더라도 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 내에 보이드가 형성될 수 있다. 또한, 평면 단면적의 차이가 너무 작은 경우 서로 다른 크기 또는 종횡비의 기판 관통 비아들(V1 및 V2)을 형성함으로써 얻는 이로운 효과가 미미할 수 있다.
제1 기판 관통 비아(V1)와 제2 기판 관통 비아(V2) 각각의 평면 단면이 원형인 경우, 제1 기판 관통 비아(V1)의 평면 단면의 직경(d1)은 제2 기판 관통 비아(V2)의 평면 단면의 직경(d2)보다 클 수 있다. 제1 기판 관통 비아(V1)의 평면 단면의 직경(d1) 대 제2 기판 관통 비아(V2)의 평면 단면의 직경(d2)의 비는 약 1:0.1 내지 약 1:0.9, 예컨대 약 1:0.3 내지 약 1:0.9, 예컨대 약 1:0.5 내지 약 1:0.9일 수 있다. 따라서, 제1 기판 관통 비아(V1)의 종횡비(h1/d1)는 제2 기판 관통 비아(V2)의 종횡비(h2/d2)보다 작을 수 있다. 제1 기판 관통 비아(V1)의 종횡비(h1/d1) 대 제2 기판 관통 비아(V2)의 종횡비(h2/d2)는 약 0.1:1 내지 약 0.9:1, 예컨대 약 0.3:1 내지 약 0.9:1, 예컨대 약 0.5: 1 내지 약 0.9:1일 수 있다. 일부 실시예에서, 제1 기판 관통 비아(V1)의 직경(d1) 및 제2 기판 관통 비아(V2)의 직경(d2) 각각은 약 0.1μm 내지 약 10 μm 범위일 수 있다. 일부 실시예에서, 제1 기판 관통 비아(V1)의 높이(h1) 및 제2 기판 관통 비아(V2)의 높이(h2) 각각은 약 5μm 내지 약 100 μm일 수 있다. 일부 실시예에서, 제1 기판 관통 비아(V1)의 종횡비(h1/d1) 및 제2 기판 관통 비아(V2)의 종횡비(h2/d2) 각각은 약 2 내지 약 100, 예컨대 약 5 내지 약 50일 수 있다.
다른 실시예에서, 도 1에 도시된 바와 달리, 제1 기판 관통 비아(V1)와 제2 기판 관통 비아(V2)는 동일한 평면 단면적을 가지나 제1 기판 관통 비아(V1)의 높이(h1)가 제2 기판 관통 비아(V2)의 높이(h2)보다 작을 수 있다. 따라서, 제1 기판 관통 비아(V1)의 종횡비(h1/d1)는 제2 기판 관통 비아(V2)의 종횡비(h2/d2)보다 작을 수 있다.
일부 실시예에서, 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2)은 서로 다른 종류의 신호를 전달하는데 사용될 수 있다. 예를 들어, 제1 기판 관통 비아(V1)는 전력 신호 및 데이터 신호를 전달하고, 제2 기판 관통 비아(V2)는 어드레스(address) 신호 및 커맨드 신호를 전달할 수 있다. 제1 기판 관통 비아(V1)와 제2 기판 관통 비아(V2)의 종횡비를 다르게 만드는 것은 종횡비가 더 작은 제1 기판 관통 비아(V1)를 사용하여 특정 신호들을 보다 낮은 저항으로 빠르게 전달하는 한편, 종횡비가 더 큰 제2 기판 관통 비아(V2)를 사용하여 반도체 소자(100)의 평면적(즉, X-Y 평면 상의 면적)을 줄일 수 있다.
제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각은 제1 전도성 층(161) 및 제2 전도성 층(162)을 포함할 수 있다. 제1 전도성 층(161)은 제2 전도성 층(162) 상에 위치할 수 있다. 본 명세서에서, 어떤 물체가 다른 물체 상에 위치한다는 것은, 어떤 물체가 다른 물체에 직접으로 또는 간접적으로 접촉하는 것을 의미한다. 따라서, 어떤 물체와 다른 물체 사이에 적어도 하나의 중간 물체가 더 위치할 수 있다. 또한, 어떤 물체가 다른 물체 상에 위치한다는 것은, 어떤 물체가 다른 물체의 상면과 직접적으로 또는 간접적으로 접촉하는 것을 의미하도록 제한되지 않으며 다른 물체의 임의의 면, 예컨대 상면, 하면, 또는 측면과 직접적으로 또는 간접적으로 접촉하는 것을 의미한다. 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각의 제2 전도성 층(162)은 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각의 하부에 위치하고, 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각의 제1 전도성 층(161)의 적어도 일부는 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각의 상부에 위치할 수 있다. 따라서, 본 실시예에서, 제2 전도성 층(162)은 하부 전도성 층으로 불릴 수 있고, 제1 전도성 층(161)은 상부 전도성 층으로 불릴 수 있다.
제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각의 제2 전도성 층(162)은 수직 방향(Z 방향)에 수직한 제1 면(162a), 상기 제1 면(162a)과 대향하는 제2 면(162b), 및 상기 제1 면(162a)과 상기 제2 면(162b) 사이에 연장되는 측면(162s)을 가질 수 있다. 본 실시예에서, 제2 전도성 층(162)의 제1 면(162a) 및 제2 면(162b)은 제2 전도성 층(162)의 하면 및 상면으로 각각 지칭될 수 있다. 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각의 제1 전도성 층(161)의 적어도 일부는 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각의 제2 전도성 층(162)의 제2 면(162b) 상에 위치할 수 있다.
제1 기판 관통 비아(V1)의 제1 전도성 층(161)의 수직 방향(Z 방향)으로의 두께(t1)는 제 2 기판 관통 비아(V2)의 제1 전도성 층(161)의 수직 방향(Z 방향)으로의 두께(t2)보다 작을 수 있다. 예를 들어, 제1 기판 관통 비아(V1)의 제1 전도성 층(161)의 수직 방향(Z 방향)으로의 두께(t1)는 제 2 기판 관통 비아(V2)의 제1 전도성 층(161)의 수직 방향(Z 방향)으로의 두께(t2)보다 약 0.1μm 내지 약 20μm, 예컨대 약 1μm 내지 약 20μm 작을 수 있다. 제1 기판 관통 비아(V1)의 제2 전도성 층(162)의 수직 방향(Z 방향)으로의 두께(t3)는 제2 기판 관통 비아(V2)의 제2 전도성 층(162)의 수직 방향(Z 방향)으로의 두께(t4)보다 클 수 있다. 예를 들어, 제1 기판 관통 비아(V1)의 제2 전도성 층(162)의 수직 방향(Z 방향)으로의 두께(t3)는 제2 기판 관통 비아(V2)의 제2 전도성 층(162)의 수직 방향(Z 방향)으로의 두께(t4)보다 약 0.1μm 내지 약 20μm, 예컨대 약 1μm 내지 약 20μm 더 클 수 있다.
일부 실시예에서, 제1 기판 관통 비아(V1)의 제1 전도성 층(161)의 수직 방향(Z 방향)으로의 두께(t1)는 제1 기판 관통 비아(V1)의 제2 전도성 층(162)의 수직 방향(Z 방향)으로의 두께(t3)보다 작을 수 있고, 제2 기판 관통 비아(V2)의 제1 전도성 층(161)의 수직 방향(Z 방향)으로의 두께(t2)는 제2 기판 관통 비아(V2)의 제2 전도성 층(162)의 수직 방향(Z 방향)으로의 두께(t4)보다 작을 수 있다.예를 들어, 제1 기판 관통 비아(V1)의 제1 전도성 층(161)의 수직 방향(Z 방향)으로의 두께(t1)는 제1 기판 관통 비아(V1)의 제2 전도성 층(162)의 수직 방향(Z 방향)으로의 두께(t3)보다 약 1 μm 내지 약 40 μm 작을 수 있고, 제2 기판 관통 비아(V2)의 제1 전도성 층(161)의 수직 방향(Z 방향)으로의 두께(t2)는 제2 기판 관통 비아(V2)의 제2 전도성 층(162)의 수직 방향(Z 방향)으로의 두께(t4)보다 약 1μm 내지 약 40 μm 작을 작을 수 있다.
제1 기판 관통 비아(V1)의 제1 전도성 층(161)과 제1 기판 관통 비아(V1)의 제2 전도성 층(162)은 서로 상이한 평균 입자 크기(grain size)를 가질 수 있다. 또한, 제2 기판 관통 비아(V2)의 제1 전도성 층(161)과 제2 기판 관통 비아(V2)의 제2 전도성 층(162)은 서로 상이한 평균 입자 크기를 가질 수 있다. 일부 실시예에서, 제1 기판 관통 비아(V1)의 제2 전도성 층(162)의 평균 입자 크기가 제1 기판 관통 비아(V1)의 제1 전도성 층(161)의 평균 입자 크기보다 크고, 제2 기판 관통 비아(V2)의 제2 전도성 층(162)의 평균 입자 크기가 제2 기판 관통 비아(V2)의 제1 전도성 층(161)의 평균 입자 크기보다 클 수 있다. 예를 들어, 각각의 제1 전도성 층(161)의 평균 입자 크기 대 각각의 제2 전도성 층(162)의 평균 입자 크기의 비는 약 0.001:1 내지 약 0.9:1, 예컨대 약 0.01:1 내지 약 0.9:1, 예컨대 약 0.1:1 내지 약 0.9:1일 수 있다. 이 경우 제1 기판 관통 비아(V1)의 제1 전도성 층(161)의 수직 방향(Z 방향)으로의 두께(t1)는 제1 기판 관통 비아(V1)의 제2 전도성 층(162)의 평균 입자 크기보다 작을 수 있다. 다른 실시예에서, 제1 기판 관통 비아(V1)의 제2 전도성 층(162)의 평균 입자 크기는 제1 기판 관통 비아(V1)의 제1 전도성 층(161)의 평균 입자 크기보다 작고, 제2 기판 관통 비아(V2)의 제2 전도성 층(162)의 평균 입자 크기는 제2 기판 관통 비아(V2)의 제1 전도성 층(161)의 평균 입자 크기보다 작을 수 있다. 예를 들어, 각각의 제1 전도성 층(161)의 평균 입자 크기 대 각각의 제2 전도성 층(162)의 평균 입자 크기의 비는 약 1:0.001 내지 약 1:0.9, 예컨대 약 1:0.01 내지 약 1:0.9, 예컨대 약 1:0.1 내지 약 1:0.9일 수 있다. 이 경우 제1 기판 관통 비아(V1)의 제1 전도성 층(161)의 수직 방향(Z 방향)으로의 두께(t1)는 제1 기판 관통 비아(V1)의 제2 전도성 층(162)의 평균 입자 크기보다 클 수 있다. 일부 실시예에서, 제1 전도성 층(161)의 평균 입자 크기는 약 1μm 내지 약 20 μm일 수 있고, 제2 전도성 층(162)의 평균 입자 크기는 약 1μm 내지 약 5 μm일 수 있다.
일부 실시예에서, 제1 기판 관통 비아(V1)의 제1 전도성 층(161)의 평균 입자 크기는 제2 기판 관통 비아(V2)의 제1 전도성 층(161)의 평균 입자 크기와 실질적으로 동일할 수 있으나, 다른 실시예에서, 제1 기판 관통 비아(V1)의 제1 전도성 층(161)의 평균 입자 크기는 제2 기판 관통 비아(V2)의 제1 전도성 층(161)의 평균 입자 크기와 상이할 수 있다. 일부 실시예에서, 제1 기판 관통 비아(V1)의 제2 전도성 층(162)의 평균 입자 크기는 제2 기판 관통 비아(V2)의 제2 전도성 층(162)의 평균 입자 크기와 실질적으로 동일할 수 있으나, 다른 실시예에서, 제1 기판 관통 비아(V1)의 제2 전도성 층(162)의 평균 입자 크기는 제2 기판 관통 비아(V2)의 제2 전도성 층(162)의 평균 입자 크기와 상이할 수 있다.
제1 전도성 층(161) 및 제2 전도성 층(162)은 구리(Cu), 코발트(Co), 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다. 일부 실시예에서, 제1 전도성 층(161) 및 제2 전도성 층(162)은 동일한 물질을 포함할 수 있다. 동일한 물질은 예를 들어 구리, 주석 또는 둘 모두일 수 있다. 다른 실시예에서, 제1 전도성 층(161) 및 제2 전도성 층(162)은 상이한 물질로 구성될 수 있다.
제1 전도성 층(161) 및 제2 전도성 층(162)은 서로 다른 공정 단계에 의해 형성된 층들일 수 있다. 예를 들어, 제1 전도성 층(161)은 화학적 기상 증착(chemical vapor deposition, CVD) 또는 물리적 기상 증착(physical vapor deposition, PVD) 단계 및 이후의 리플로우(reflow) 단계를 거쳐 형성될 수 있는 반면, 제2 전도성 층(162)은 전기 도금(electroplating) 공정에 의해 형성된 층들일 수 있다. 따라서 제1 전도성 층(161) 및 제2 전도성 층(162)의 예를 들어 전기 전도도, 밀도와 같은 다른 성질도 상이할 수 있다.
반도체 소자(100)는 제1 기판 관통 비아(V1)와 기판(110) 사이의 비아 절연 층(140) 및 제2 기판 관통 비아(V2)와 기판(110) 사이의 비아 절연 층(140)을 더 포함할 수 있다. 비아 절연층들(140)은 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2)를 기판(110)으로부터 전기적으로 고립시킬 수 있다. 비아 절연층(140)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합 같은 절연 물질을 포함할 수 있다. 반도체 소자(100)는 제1 기판 관통 비아(V1)와 기판(110) 사이의 배리어 층(150) 및 제2 기판 관통 비아(V2)와 기판(110) 사이의 배리어 층(150)을 더 포함할 수 있다. 구체적으로, 배리어 층들(150)은 비아 절연층(140)과 제1 기판 관통 비아(V1) 사이 및 비아 절연층(140)과 제2 기판 관통 비아(V2) 사이에 위치할 수 있다. 배리어 층(150)은 예를 들어 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 도 1에 도시되지 않았으나, 배리어 층(150)은 제1 전도성 층(161)과 상부 패드(173) 사이에 위치하는 부분을 더 포함할 수 있다.
반도체 소자(100)는 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각의 상단 상의 두 상부 패드(173) 및 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각의 하단 상의 두 하부 패드(175)를 더 포함할 수 있다. 각각의 상부 패드(173)는 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2)와 바로 접촉되는 것으로 도 1에 도시되었으나, 다른 실시예에서, 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2)와 각각의 상부 패드(173) 사이에 추가적인 배선 층이 존재할 수 있다. 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각과 각각의 하부 패드(175)는 배선들(171)을 통해 연결될 수 있다. 다른 실시예에서, 도 1에 도시된 것과 달리 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각과 각각의 하부 패드(175)는 배선들(171) 없이 바로 연결될 수 있다.
반도체 소자(100)는 하부 패드(175) 상의 범프(192)를 더 포함할 수 있다. 범프(192)는 예를 들어 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 금(Au), 아연(Zn), 납(Pb), 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 반도체 소자(100)는 범프(192)와 하부 패드(175) 사이의 필라(pillar)(191)를 더 포함할 수 있다. 필라(191)는 예를 들어 니켈(Ni), 구리(Cu), 팔라듐(Pd), 백금(Pt), 금(Au), 또는 이들의 조합을 포함할 수 있다.
반도체 소자(100)는 기판(110)의 제1 면(110a) 상에 형성된 집적 회로(130)를 더 포함할 수 있다. 집적 회로(130)는 예를 들어, 로직 회로, 메모리 회로, 이미지 센서 회로와 같은 다양한 기능의 집적 회로를 포함할 수 있다. 집적 회로(130)는 예를 들어 트랜지스터, 다이오드, 캐패시터, 저항, 또는 이들의 조합을 포함할 수 있다. 반도체 소자(100)는 기판(110)의 제1 면(110a) 및 집적 회로(130)를 덮는 제1 층간 절연 층(121)을 더 포함할 수 있다. 제1 층간 절연 층(121)은 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다.
반도체 소자(100)는 제1 층간 절연 층(121) 상의 배선들(171)을 더 포함할 수 있다. 배선들(171)은 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각을 각각의 하부 패드(175)에 연결하고, 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각을 집적 회로(130)에 연결할 수 있다. 반도체 소자(100)는 제1 층간 절연층(121) 및 배선들(171)을 덮는 제2 층간 절연 층(122)을 더 포함할 수 있다. 제2 층간 절연 층(122)은 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다.
일부 실시예에서, 반도체 소자(100)는 제2 층간 절연 층(122) 상의 보호층(미도시)을 더 포함할 수 있다. 보호층은 배선들(171) 및 집적 회로(130)를 보호할 수 있다. 보호층은 무기물, 유기물, 또는 이들의 조합을 포함할 수 있다. 상기 무기물은 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다. 보호층은 하부 패드(175)의 일부를 덮을 수 있다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(100A)를 나타낸 단면도이다. 이하에서는 도 1에 도시된 반도체 소자(100)와 도 2에 도시된 반도체 소자(100A)의 차이점이 설명된다.
도 2를 참조하면, 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각의 제2 전도성 층(162)이 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각의 상부에 위치하고, 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각의 제1 전도성 층(161)이 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각의 하부에 위치할 수 있다. 따라서, 본 실시예에서, 제2 전도성 층(162)은 상부 전도성 층으로 지칭될 수 있고, 제1 전도성 층(161)은 하부 전도성 층으로 지칭될 수 있다.
일부 실시예에서, 배리어 층(150)은 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각의 하면 상의 부분을 더 포함할 수 있다. 그러나, 다른 실시예에서, 배리어 층(150)은 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각의 측면 상에만 위치하고, 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각의 하면 상의 부분을 포함하지 않을 수 있다.
도 1에 도시된 실시예에서와 같이 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각의 제1 전도성 층(161)은 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각의 제2 전도성 층(162)의 제2 면(162b) 상에 위치할 수 있다. 본 실시예에서, 제2 전도성 층(162)의 제2 면(162b)은 제2 전도성 층(162)의 하면으로 지칭될 수 있고, 제2 전도성 층(162)의 제1 면(162a)은 제2 전도성 층(162)의 상면으로 지칭될 수 있다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(100B)를 나타낸 단면도이다. 이하에서는 도 1에 도시된 반도체 소자(100)와 도 3에 도시된 반도체 소자(100B)의 차이점이 설명된다.
도 3을 참조하면, 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각은 제1 층간 절연층(121)을 관통하지 않을 수 있다. 즉, 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각은 기판(110)의 제1 면(110a)에서 끝날 수 있다. 반도체 소자(100B)는 제1 층간 절연층(121) 내의 전도성 패턴들(131)을 더 포함할 수 있다. 전도성 패턴들(131)은 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각을 배선들(171)에 연결시킬 수 있다. 즉, 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각은 전도성 패턴들(131) 및 배선들(171)을 통해 각각의 하부 패드(175)에 연결될 수 있다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(100C)를 나타낸 단면도이다. 이하에서는 도 1에 도시된 반도체 소자(100)와 도 4에 도시된 반도체 소자(100C)의 차이점이 설명된다.
도 4를 참조하면, 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각의 제1 전도성 층(161)은 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각의 제2 전도성 층(162)의 측면(162s) 상에 위치하는 부분을 더 포함할 수 있다. 즉, 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각의 제1 전도성 층(161)은 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각의 측벽 부에 위치하는 부분을 더 포함할 수 있다.
제1 기판 관통 비아(V1)의 제2 전도성 층(162)의 측면(162s) 상에 위치하는 제1 전도성 층(161)의 부분의 수평 방향(X 방향)으로의 두께(t5)는 제1 기판 관통 비아(V1)의 제2 전도성 층(162)의 제2 면(162b) 상에 위치하는 제1 전도성 층(161)의 부분의 수직 방향(Z 방향)으로의 두께(t1)보다 작을 수 있다. 즉, 제1 기판 관통 비아(V1)의 측벽부에 위치하는 제1 전도성 층(161)의 수평 방향(X 방향)으로의 두께(t5)는 제1 기판 관통 비아(V1)의 상부에 위치하는 제1 전도성 층(161)의 부분의 수직 방향(Z 방향)으로의 두께(t1)보다 작을 수 있다.
마찬가지로, 제2 기판 관통 비아(V2)의 제2 전도성 층(162)의 측면(162s) 상에 위치하는 제1 전도성 층(161)의 부분의 수평 방향(X 방향)으로의 두께(t6)는 제2 기판 관통 비아(V2)의 제2 전도성 층(162)의 제2 면(162b) 상에 위치하는 제1 전도성 층(161)의 부분의 수직 방향(Z 방향)으로의 두께(t2)보다 작을 수 있다. 즉, 제2 기판 관통 비아(V2)의 측벽부에 위치하는 제1 전도성 층(161)의 수평 방향(X 방향)으로의 두께(t6)는 제1 기판 관통 비아(V1)의 상부에 위치하는 제1 전도성 층(161)의 부분의 수직 방향(Z 방향)으로의 두께(t2)보다 작을 수 있다.
예를 들어, 제1 기판 관통 비아(V1)의 제2 전도성 층(162)의 측면(162s) 상에 위치하는 제1 전도성 층(161)의 부분의 수평 방향(X 방향)으로의 두께(t5) 및 제2 기판 관통 비아(V2)의 제2 전도성 층(162)의 측면(162s) 상에 위치하는 제1 전도성 층(161)의 부분의 수평 방향(X 방향)으로의 두께(t6) 는 약 0nm 내지 약 1μm, 예컨대 약 0nm 내지 약 500nm, 예컨대 약 0nm 내지 약 200nm, 예컨대 약 0nm 내지 약 100nm일 수 있다. 예를 들어, 제1 기판 관통 비아(V1)의 제2 전도성 층(162)의 제2 면(162b) 상에 위치하는 제1 전도성 층(161)의 부분의 수직 방향(Z 방향)으로의 두께(t1) 및 제2 기판 관통 비아(V2)의 제2 전도성 층(162)의 제2 면(162b) 상에 위치하는 제1 전도성 층(161)의 부분의 수직 방향(Z 방향)으로의 두께(t2)는 약 약 1μm 내지 약 20μm, 예컨대 약 2μm 내지 약 20μm 일 수 있다.
일부 실시예에서, 제1 기판 관통 비아(V1)의 제2 전도성 층(162)의 측면(162s) 상에 위치하는 제1 전도성 층(161)의 부분의 평균 입자 크기는 제1 기판 관통 비아(V1)의 제2 전도성 층(162)의 제2 면(162b) 상에 위치하는 제1 전도성 층(161)의 부분의 평균 입자 크기보다 작을 수 있다. 즉, 제1 기판 관통 비아(V1)의 측벽부에 위치하는 제1 전도성 층(161)의 평균 입자 크기는 제1 기판 관통 비아(V1)의 상부에 위치하는 제1 전도성 층(161)의 부분의 평균 입자 크기보다 작을 수 있다. 마찬가지로, 제2 기판 관통 비아(V2)의 제2 전도성 층(162)의 측면(162s) 상에 위치하는 제1 전도성 층(161)의 부분의 평균 입자 크기는 제2 기판 관통 비아(V2)의 제2 전도성 층(162)의 제2 면(162b) 상에 위치하는 제1 전도성 층(161)의 부분의 평균 입자 크기보다 작을 수 있다. 즉, 제2 기판 관통 비아(V2)의 측벽부에 위치하는 제1 전도성 층(161)의 평균 입자 크기는 제1 기판 관통 비아(V1)의 상부에 위치하는 제1 전도성 층(161)의 부분의 평균 입자 크기보다 작을 수 있다. 예를 들어, 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각의 측벽부에 위치하는 부분의 제1 전도성 층(161)의 평균 입자 크기는 약 0.01μm 내지 약 1μm, 예컨대 약 0.05μm 내지 약 0.5μm일 수 있다.
본 명세서에서, 각각의 제1 전도성 층(161)의 수직 방향(Z 방향)으로의 두께는 각각의 제2 전도성 층(162)의 제2 면(162b) 상의 각각의 제1 전도성 층(161)의 부분의 수직 방향(Z 방향)으로의 두께를 지칭하며 각각의 제2 전도성 층(162)의 측면(162s) 상의 제1 전도성 층(161)의 부분은 고려하지 않는다. 본 명세서에서, 각각의 제1 전도성 층(161)의 평균 입자 크기는 각각의 제2 전도성 층(162)의 제2 면(162b) 상의 각각의 제1 전도성 층(161)의 부분의 평균 입자 크기를 지칭하며 제2 전도성 층(162)의 측면(162s) 상의 제2 전도성 층(161)의 부분은 고려하지 않는다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(100D)를 나타낸 단면도이다. 이하에서는 도 2에 도시된 반도체 소자(100A)와 도 5에 도시된 반도체 소자(100D)의 차이점이 설명된다.
도 5를 참조하면, 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각의 제1 전도성 층(161)은 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2) 각각의 측벽 부에 위치하는 부분을 더 포함할 수 있다.
제1 기판 관통 비아(V1)의 측벽부에 위치하는 제1 전도성 층(161)의 수평 방향(X 방향)으로의 두께(t5)는 제1 기판 관통 비아(V1)의 하부에 위치하는 제1 전도성 층(161)의 부분의 수직 방향(Z 방향)으로의 두께(t1)보다 작을 수 있다. 마찬가지로, 제2 기판 관통 비아(V2)의 측벽부에 위치하는 제1 전도성 층(161)의 수평 방향(X 방향)으로의 두께(t6)는 제2 기판 관통 비아(V2)의 하부에 위치하는 제1 전도성 층(161)의 부분의 수직 방향(Z 방향)으로의 두께(t2)보다 작을 수 있다.
일부 실시예에서, 제1 기판 관통 비아(V1)의 측벽부에 위치하는 제1 전도성 층(161)의 평균 입자 크기는 제1 기판 관통 비아(V1)의 하부에 위치하는 제1 전도성 층(161)의 부분의 평균 입자 크기보다 작을 수 있다. 마찬가지로, 제2 기판 관통 비아(V2)의 측벽부에 위치하는 제1 전도성 층(161)의 평균 입자 크기는 제1 기판 관통 비아(V1)의 하부에 위치하는 제1 전도성 층(161)의 부분의 평균 입자 크기보다 작을 수 있다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(100E)를 나타낸 단면도이다. 이하에서는 도 2에 도시된 반도체 소자(100A)와 반도체 소자(100E)의 차이점이 도시될 수 있다.
반도체 소자(100E)는 기판(110) 내에 형성된 포토 다이오드들(PD), 기판(110)의 제2 면(110b) 상의 컬러 필터들(181), 컬러 필터들(181) 상의 마이크로 렌즈들(182)을 더 포함할 수 있다. 상부 패드(173)는 범프 또는 와이어에 연결될 수 있다. 반도체 소자(100E)는 제2 층간 절연층(122) 상의 하부 패드를 포함하지 않을 수 있다.
도 7은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(200)를 나타낸 단면도이다.
도 7을 참조하면, 반도체 소자(200)는 반도체 패키지를 포함할 수 있다. 반도체 소자(200)는 예를 들어 고대역폭 메모리(high bandwidth memory, HBM) 패키지를 포함할 수 있으나, 이에 제한되는 것은 아니다. 반도체 소자(200)는 패키지 기판(210), 패키지 기판(210)의 하면 상의 외부 연결 단자들(214) 및 패키지 기판(210)의 상면 상의 복수의 반도체 칩(221 내지 225)을 포함할 수 있다. 도 6에는 반도체 소자(200)가 5개의 반도체 칩(221 내지 225)을 포함하는 것으로 도시하였으나, 반도체 소자(200)는 5개보다 더 많거나 더 적은 수의 반도체 칩들을 포함할 수 있다. 예를 들어, 반도체 소자(200)는 9개의 반도체 칩들을 포함할 수 있다.
패키지 기판(210)은 예를 들어 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 패키지 기판(210)은 바디, 바디의 상면 상의 상부 패드들(211), 바디의 하면 상의 하부 패드들(212), 및 상부 패드들(211)과 하부 패드들(212)을 연결하는 전도성 패턴들(213)을 포함할 수 있다. 패키지 기판(210)의 하부 패드들(212) 상에는 외부 연결 단자들(214)이 위치할 수 있다.
복수의 반도체 칩(221 내지 225) 중 적어도 하나는 도 1 내지 도 5를 참조하여 설명한 반도체 소자들(100, 100A 내지 100D) 중 하나를 포함할 수 있다. 도 7에는 제5 반도체 칩(225)은 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2)를 포함하지 않는 것으로 도시되었으나, 일부 실시예에서, 제5 반도체 칩(225)도 도 1 내지 도 5를 참조하여 설명한 반도체 소자들(100, 100A 내지 100D) 중 하나를 포함할 수 있다. 일부 실시예에서, 제1 반도체 칩(221)은 로직 반도체 칩일 수 있으며, 버퍼 칩 또는 베이스 칩으로도 불릴 수 있다. 제2 반도체 칩 내지 제5 반도체 칩(222 내지 225)은 메모리 칩일 수 있다. 제2 반도체 칩 내지 제5 반도체 칩(222 내지 225)은 디램(dynamic random access memory, DRAM) 칩일 수 있다. 복수의 반도체 칩(221 내지 225)은 수직 방향(Z 방향)으로 적층될 수 있다.
범프들(192)은 패키지 기판(210)의 상부 패드(211)와 제1 반도체 칩(221)의 하부 패드(175)를 연결할 수 있고, 하부 반도체 칩의 상부 패드(173)와 상부 반도체 칩의 하부 패드(175)를 연결할 수 있다. 반도체 칩들(221 내지 224)의 제1 기판 관통 비아들(V1)은 서로 연결될 수 있고, 반도체 칩들(221 내지 224)의 제2 기판 관통 비아들(V2)은 서로 연결될 수 있다. 일부 실시예에서, 반도체 칩들(221 내지 224)의 제1 기판 관통 비아(V1)은 동일한 종횡비를 가지고, 반도체 칩들(221 내지 224)의 제2 기판 관통 비아(V2)은 동일한 종횡비를 가질 수 있다. 다른 실시예에서, 반도체 칩들(221 내지 224)의 제1 기판 관통 비아들(V1)은 서로 상이한 종횡비를 가지고, 반도체 칩들(221 내지 224)의 제2 기판 관통 비아들(V2)은 서로 상이한 종횡비를 가질 수 있다.
일부 실시예에서, 반도체 소자(200)는 반도체 칩들(221 내지 225) 사이의 칩 접착층(240)을 더 포함할 수 있다. 일부 실시예에서, 반도체 소자(200)는 제1 반도체 칩(221)의 상면 및 제2 반도체 칩 내지 제5 반도체 칩(222 내지 225)의 측면을 덮는 내부 밀봉층(231)을 더 포함할 수 있다. 일부 실시예에서, 반도체 소자(200)는 패키지 기판(210)의 상면 및 제1 반도체 칩(221)의 측면을 덮는 외부 밀봉층(232)을 더 포함할 수 있다. 외부 밀봉층(232)은 내부 밀봉층(231)의 측면을 더 덮을 수 있다.
일부 실시예에서, 반도체 소자(200)는 패키지 기판(210)과 제1 반도체 칩(221) 사이에 인터포저 칩(미도시)을 더 포함할 수 있다. 인터포저 칩(미도시)은 제1 반도체 칩(221)을 패키지 기판(210)에 연결시킬 수 있다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 단면도이다. 이하에서는 도 7에 도시된 반도체 소자(200)와 도 8에 도시된 반도체 소자(200A)의 차이점이 기술된다.
도 8을 참조하면, 반도체 소자(200A)는 패키지 기판(210), 패키지 기판(210)의 하면 상의 외부 연결 단자들(214) 및 패키지 기판(210)의 상면 상의 제1 반도체 칩(221) 내지 제4 반도체 칩(224)을 포함한다. 일부 실시예에서, 제1 반도체 칩(221) 내지 제4 반도체 칩(224)은 모두 메모리 칩일 수 있다. 제1 반도체 칩(221)은 마스터 칩으로도 불릴 수 있으며, 제2 반도체 칩(222) 내지 제4 반도체 칩(224)은 슬레이브(slave) 칩으로도 불릴 수 있다. 반도체 소자(200A)는 제1 반도체 칩 내지 제4 반도체 칩(221 내지 224)의 측벽 및 제1 패키지 기판(210)의 상면을 덮는 밀봉층(230)을 더 포함할 수 있다.
도 9a 내지 도 9l은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 9a를 참조하면, 서로 대향하는 제1 면(110a) 및 제3 면(110c)을 가지는 기판(110)이 제공된다. 기판(110)의 제1 면(110a) 상에 집적 회로(130) 및 제1 층간 절연 층(121)이 형성될 수 있다. 집적 회로(130) 및 제1 층간 절연 층(121)을 형성하는 단계는 FEOL(front end of line) 단계로도 불릴 수 있다.
도 9b를 참조하면, 기판 내에 제1 홀(H1) 및 제2 홀(H2)이 형성될 수 있다. 제1 홀(H1) 및 제2 홀(H2) 각각은 기판의 제1 면(110a)으로부터 기판의 제3 면(110c)을 향해 연장될 수 있다. 일부 실시예에서, 제1 홀(H1) 및 제2 홀(H2) 각각은 제1 층간 절연층(121)을 관통할 수 있다. 제1 홀(H1)은 제1 종횡비(h3/d3)를 가지고 제2 홀(H2)은 제1 종횡비(h3/d3)보다 큰 제2 종횡비(h4/d4)를 가질 수 있다. 일부 실시예에서, 예를 들어, 제1 홀(H1)의 깊이(h3)는 제2 홀(H2)의 깊이(h4)와 같은 반면, 제1 홀(H1)의 평면 단면적은 제2 홀(H2)의 평면 단면적보다 클 수 있고, 제1 홀(H1)의 직경(d3)은 제2 홀(H2)의 직경(d4)보다 클 수 있다.
도 9c를 참조하면, 비아 절연층(140)이 제1 홀(H1) 및 제2 홀(H2) 각각의 측벽 및 바닥 상에 형성될 수 있다. 일부 실시예에서, 비아 절연층(140)은 기판(110)의 제1 면(110a) 상, 즉 제1 층간 절연층(121) 상에 더 형성될 수 있다. 비아 절연층(140)은 예를 들어 열적 산화, 원자층 퇴적(Atomic layer deposition, ALD), PVD, CVD, 또는 이들의 조합에 의해 형성될 수 있다.
도 9d를 참조하면, 비아 절연층(140) 상에 배리어 층(150)을 형성할 수 있다. 배리어 층(150)은 예를 들어 ALD, PVD, CVD, 또는 이들의 조합에 의해 형성될 수 있다.
도 9e를 참조하면, 배리어 층(150) 상에 제1 전도성 층(161)이 형성될 수 있다. 제1 전도성 층(161)은 기판(110a)의 제1 면(110a) 상, 제1 홀(H1) 내, 및 제2 홀(H2) 내에 형성될 수 있다. 즉, 제1 전도성 층(161)은 기판(110a)의 제1 면(110a) 상, 제1 홀(H1) 및 제2 홀(H2) 각각의 측벽 및 바닥 상에 형성될 수 있다. 기판(110a)의 제1 면(110a) 상에 형성된 제1 전도성 층(161)의 부분의 두께는 제1 홀(H1)의 측벽 및 바닥 상에 형성된 제1 전도성 층(162)의 부분의 두께보다 클 수 있다. 제1 전도성 층(161)은 예를 들어 CVD, PVD, 또는 이들의 조합에 의해 형성될 수 있다.
도 9f를 참조하면, 제1 전도성 층(161)을 리플로우(reflow)시킬 수 있다. 제1 전도성 층(161)을 리플로우시키기 위하여 열적 어닐링이 사용될 수 있다. 예를 들어, 제1 전도성 층(161)은 약 150℃ 내지 약 600℃의 온도에서, 약 1분 내지 약 1시간의 시간 동안 진공 챔버 내에서 어닐링될 수 있으나, 이에 제한되는 것은 아니다. 어닐링은 예를 들어 수소, 산소, 질소, 아르곤, 또는 이들의 혼합물의 분위기 하에서 수행될 수 있다. 일부 실시예에서, 제1 전도성 층(161)을 리플로우시키기 위하여 부가적으로 플라즈마가 사용될 수 있다. 일부 실시예에서, 리플로우 공정 동안 제1 전도성 층(161)의 입자 크기가 성장할 수 있다.
리플로우 공정 동안 기판(110)의 제1 면(110a) 상 및 제1 홀(H1) 및 제2 홀(H2) 각각의 측벽 상의 제1 전도성 층(161)의 부분들이 적어도 부분적으로 제1 홀(H1)의 하부로 이동할 수 있다. 따라서 리플로우 공정 동안 제1 홀(H1)의 바닥 상의 제1 전도성 층(161)의 부분의 수직 방향(Z 방향) 두께(t1) 및 제2 홀(H2)의 바닥 상의 제1 전도성 층(161)의 부분의 수직 방향(Z 방향) 두께(t2)가 증가될 수 있다. 제2 홀(H2)의 바닥 상의 제1 전도성 층(161)의 부분의 수직 방향(Z 방향) 두께(t2)는 제1 홀(H1)의 바닥 상의 제1 전도성 층(161)의 부분의 수직 방향(Z 방향) 두께(t1)보다 더 많이 증가할 수 있다. 예를 들어, 시간 당 기판(110)의 제1 면(110a)으로부터 제1 홀(H1) 및 제2 홀(H2) 각각의 하부로 이동하는 제1 전도성 층(161)의 부피가 제1 홀(H1) 및 제2 홀(H2) 각각의 직경(d1 및 d2)에 비례하는 반면 부피 변화 당 수직 방향(Z 방향)으로의 두께(t1 및 t2)의 변화는 제1 홀(H1) 및 제2 홀(H2) 각각의 직경(d1 및 d2)의 제곱의 역수에 비례할 수 있다. 따라서, 시간 당 수직 방향(Z 방향)으로의 두께(t1 및 t2)의 변화는 제1 홀(H1) 및 제2 홀(H2) 각각의 직경(d1 및 d2)의 역수에 비례할 수 있으나, 이러한 이론에 제한되는 것은 아니다. 리플로우 공정 후에 제2 홀(H2)의 바닥 상의 제1 전도성 층(161)의 부분의 수직 방향(Z 방향) 두께(t2)는 제1 홀(H1)의 바닥 상의 제1 전도성 층(161)의 부분의 수직 방향(Z 방향) 두께(t1)보다 커질 수 있다.
제1 전도성 층(161)의 일부가 기판(110)의 상면(110a)으로부터 제1 홀(H1) 및 제2 홀(H2)의 측벽을 따라 각각 흘러 내려 각각 제1 홀(H1) 및 제2 홀(H2)의 바닥 상에 쌓일 수 있다. 따라서, 리플로우 공정이 끝난 후 제1 홀(H1)의 바닥 상의 제1 전도성 층(161)의 부분의 수직 방향(Z 방향)으로의 두께(t1)는 제1 홀(H1)의 측벽 상의 제1 전도성 층(161)의 부분의 수평 방향(X 방향)으로의 두께(t5)보다 클 수 있다. 일부 실시예에서, 제1 홀(H1)의 측벽 상의 제1 전도성 층(161)의 부분의 수평 방향(X 방향)으로의 두께(t5)는 0이 될 수 있다. 즉, 제1 홀(H1)의 측벽 상의 제1 전도성 층(161)의 부분이 완전히 제1 홀(H1)의 하부로 이동할 수 있다. 또한, 리플로우 공정이 끝난 후 제2 홀(H2)의 바닥 상의 제1 전도성 층(161)의 부분의 수직 방향(Z 방향)으로의 두께(t2)는 제2 홀(H2)의 측벽 상의 제1 전도성 층(161)의 부분의 수평 방향(X 방향)으로의 두께(t6)보다 클 수 있다. 일부 실시예에서, 제2 홀(H2)의 측벽 상의 제1 전도성 층(161)의 부분의 수평 방향(X 방향)으로의 두께(t6)는 0이 될 수 있다. 즉, 제2 홀(H2)의 측벽 상의 제1 전도성 층(161)의 부분이 완전히 제1 홀(H1)의 하부로 이동할 수 있다.
리플로우 공정에 의해 제1 전도성 층(161)의 입자(grain)들이 성장할 수 있다. 그러나, 제1 홀(H1) 및 제2 홀(H2)의 측벽 상의 제1 전도성 층(161)의 부분의 수평 방향(X 방향)으로의 두께(t5, t6)에 의해 제1 홀(H1) 및 제2 홀(H2)의 측벽 상의 제1 전도성 층(161)의 부분의 입자 성장이 제한될 수 있다. 예를 들어, 제1 홀(H1) 및 제2 홀(H2)의 측벽 상의 제1 전도성 층(161)의 부분의 평균 입자 크기가 제1 홀(H1) 및 제2 홀(H2)의 측벽 상의 제1 전도성 층(161)의 부분의 수평 방향(X 방향)으로의 두께(t5, t6)에 가까워짐에 따라 제1 홀(H1) 및 제2 홀(H2)의 측벽 상의 제1 전도성 층(161)의 부분의 입자 성장은 제한될 수 있다. 따라서, 일부 실시예에서, 리플로우 공정이 끝난 후 제1 홀(H1)의 측벽 상의 제1 전도성 층(161)의 부분의 평균 입자 크기는 제1 홀(H1)의 바닥 상의 제1 전도성 층(161)의 부분의 평균 입자 크기보다 작을 수 있고, 리플로우 공정이 끝난 후 제2 홀(H2)의 측벽 상의 제1 전도성 층(161)의 부분의 평균 입자 크기는 제2 홀(H2)의 바닥 상의 제1 전도성 층(161)의 부분의 평균 입자 크기보다 작을 수 있다.
도 9g를 참조하면, 제1 전도성 층(161) 상에 제2 전도성 층(162)이 형성될 수 있다. 제2 전도성 층(162)은 제1 홀(H1) 및 제2 홀(H2) 각각의 나머지 부분을 채울 수 있다. 제1 전도성 층(161)을 리플로우 시킴으로써 제1 홀(H1) 및 제2 홀(H2) 각각의 하부를 제1 전도성 층(161)으로 더 채울 수 있으므로 제2 전도성 층(162)으로 채워야하는 제1 홀(H1) 및 제2 홀 각각의 나머지 부분의 종횡비가 감소될 수 있다. 특히, 제1 홀(H1) 내의 제1 전도성 층(161)의 부분의 두께(t1)보다 제2 홀(H2) 내의 제2 전도성 층(161)의 부분의 두께(t2)가 더 많이 증가되므로, 제2 전도성 층(162)으로 채워야하는 제1 홀(H1) 및 제2 홀의 나머지 부분들의 종횡비 차이가 감소될 수 있다. 따라서, 보이드 없이 제1 전도성 층(161) 및 제2 전도성 층(162)으로 제1 홀(H1) 및 제2 홀(H2)을 채울 수 있다. 제2 전도성 층(162)은 예를 들어 전기 도금 공정에 의해 형성될 수 있다. 제1 전도성 층(161)의 입자 크기는 리플로우 단계 동안 증가하였으므로 제2 전도성 층(162)의 평균 입자 크기는 제1 홀(H1) 및 제2 홀(H2) 각각의 바닥 상의 제1 전도성 층(161)의 부분의 평균 입자 크기보다 작을 수 있다. 그러나, 일부 실시예에서, 제1 홀(H1) 및 제2 홀(H2) 각각의 바닥 상의 제1 전도성 층(162)의 부분의 입자 크기가 제1 홀(H1) 및 제2 홀(H2) 각각의 바닥 상의 제1 전도성 층(162)의 부분의 두께(t1)에 접근할 때 제1 홀(H1) 및 제2 홀(H2) 각각의 바닥 상의 제1 전도성 층(162)의 부분의 입자들의 성장은 제한적일 수 있다. 따라서 리플로우 공정 후 제1 홀(H1) 및 제2홀 (H2)의 바닥 상의 제1 전도성 층(162)의 부분의 두께(t1 및 t2)가 제2 전도성 층(161)의 평균 입자 크기보다 작은 경우, 제1 홀(H1) 및 제2 홀(H2) 각각의 바닥 상의 제1 전도성 층(162)의 부분의 평균 입자 크기는 제2 전도성 층(162)의 평균 입자 크기보다 작을 수 있다.
도 9h를 참조하면, 제1 홀(H1) 및 제2 홀(H2) 바깥의 제1 전도성 층(161) 및 제2 전도성 층(162)의 부분이 제거될 수 있다. 제1 홀(H1) 및 제2 홀(H2) 바깥의 비아 절연층(140) 및 배리어 층(150)의 부분이 또한 제거될 수 있다. 예를 들어, 제1 층간 절연층(121)이 노출되도록 비아 절연층(140), 배리어 층(150), 제1 전도성 층(161), 및 제2 전도성 층(162)의 상부가 연마될 수 있다. 이로써 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2)가 형성될 수 있다.
도 9i를 참조하면, 제1 층간 절연층(121) 상에 배선들(171), 및 제2 층간 절연층(122)이 형성될 수 있다. 배선들(171) 및 제2 층간 절연층(122)을 형성하는 단계는 BEOL(back end of line) 단계로도 불릴 수 있다. 또한, 제2 층간 절연층(122) 상에 하부 패드(175)를 형성할 수 있다.
도 9j를 참조하면, 하부 패드(175) 상에 필라(191) 및 범프(192)를 형성할 수 있다. 일부 실시예에서, 필라(191)는 생략될 수 있다. 이후, 일부 실시예에서, 기판(110)의 제1 면(110a)이 캐리어(미도시)를 향하도록 기판(110)은 캐리어 또는 다른 기판에 부착될 수 있다.
도 9j 및 9k를 참조하면, 기판(110)의 제3 면(110c)으로부터 기판(110)의 제1 면(110a)을 향해 연장되는 부분을 제거함으로써 기판(110)을 얇게하는(thining) 단계가 수행될 수 있다. 이로써 기판(110)의 제1 면(110a)과 대향하는 제2 면(110b)이 형성되고, 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2)가 노출된다.
도 9l을 참조하면, 기판(110)의 제2 면(110b) 상에 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2)에 각각 연결되는 상부 패드들(173)이 형성될 수 있다. 이로써 도 4에 도시된 반도체 소자(100C)가 완성될 수 있다. 도 9f에 도시된 제1 전도성 층(161)을 리플로우시키는 단계에서 제1 홀(H1) 및 제2 홀(H2)의 측벽 상의 부분이 모두 제1 홀(H1) 및 제2 홀(H2)의 하부로 각각 이동한 경우, 제1 홀(H1) 및 제2 홀(H2)의 측벽 상에는 제1 전도성 층(161)에 남아있지 않게 되며, 도 1에 도시된 반도체 소자(100)가 형성될 수 있다.
도 9a 내지 도 9l은 via-last 타입을 가정한다. 즉, FEOL 공정을 진행하고, 이후 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2)를 형성하고, 이후 BEOL 공정이 이루어진다. 그러나, 일부 실시예는 via-first 타입 수 있다. 예를 들어, 도 3에 도시된 반도체 소자(100B)를 형성하기 위하여, 기판(110) 내에 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2)를 형성하고, 이후, 집적 회로(130), 전도성 패턴(131), 및 제1 층간 절연층(121)을 형성하는 FEOL 공정을 진행하고, 이후, 배선들(171) 및 제2 층간 절연층(122)을 형성하는 BEOL 공정을 진행할 수 있다. 또한, 일부 실시예는 via-last 타입일 수 있다. FEOL 공정 및 BEOL 공정을 수행하고, 이후 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2)가 형성될 수 있다. 일부 실시예에서, 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2)가 제1 층간 절연층(121) 및 제2 층간 절연층(122) 둘 다를 관통하는 반도체 소자가 제조될 수 있다.
본 발명의 기술적 사상의 일 실시예에 따르면, 제1 전도성 층(161)을 리플로우시키는 단계는 서로 다른 종횡비의 제1 홀(H1) 및 제2 홀(H2)을 보이드 없이 제1 전도성 층(161) 및 제2 전도성 층(162)으로 채우는 것을 도울 수 있다. 따라서 보이드를 가지지 않는 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2)를 형성할 수 있다.
도 10a 내지 도 10j는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다. 도 10a 내지 도 10j에 도시된 제조 방법에 따르면, 제1 면(110a)과 반대편인 제2 면(110b)으로부터 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2)가 형성될 수 있다. 즉, 집적 회로(130)가 형성된 측과 반대편에서 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2)가 형성될 수 있다. 도 10a 내지 도 10j에 도시된 방법은 via-last 타입을 가정한다.
도 10a를 참조하면, 먼저 기판(110)의 제1 면(110a) 상에 집적 회로(130) 및 제1 층간 절연 층(121)을 형성할 수 있다. 다음, 제1 층간 절연층(121) 상에 배선들(171) 및 제2 층간 절연층(122)을 형성할 수 있다. 이후, 제2 층간 절연층(122) 상에 하부 패드(175), 범프(192), 및 필라(191)가 형성될 수 있다. 일부 실시예에서, 하부 패드(175), 범프(192), 및 필라(191)는 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2)가 형성된 후에 형성될 수 있다. 일부 실시예에서, 기판(110)의 제1 면(110a)이 캐리어(미도시)를 향하도록 기판(110)은 캐리어 또는 다른 기판에 부착될 수 있다.
도 10a 및 도 10b를 참조하면, 기판(110)의 제3 면(110c)으로부터 제1 면(110a)을 향하는 부분을 제거함으로써 기판(110)을 얇게할 수 있다. 이로써 기판(110)의 제2 면(110b)이 형성될 수 있다.
도 10c를 참조하면, 기판(110) 내에 기판(110)의 제2 면(110b)으로부터 기판(110)의 제1 면(110a)까지 연장되는 제1 홀(H1) 및 제2 홀(H2)을 형성한다. 일부 실시예에서, 제1 홀(H1) 및 제2 홀(H2)은 제1 층간 절연층(121)을 더 관통할 수 있다. 도 10c와는 달리, 일부 실시예에서, 제1 홀(H1) 및 제2 홀(H2)은 제2 층간 절연층(122)을 더 관통할 수 있다.
도 10d를 참조하면, 제1 홀(H1) 및 제2 홀(H2)의 측벽 상에 비아 절연층(140)을 형성할 수 있다. 비아 절연층(140)이 제1 홀(H1) 및 제2 홀(H2)의 측벽 상뿐만아니라 바닥에도 형성되는 경우 비등방성 식각을 통해 제1 홀(H1) 및 제2 홀(H2)의 바닥 상에 형성된 비아 절연층(140)의 부분이 제거될 수 있다.
도 10e를 참조하면, 비아 절연층(140) 상에 배리어 층(150)을 형성할 수 있다.
도 10f를 참조하면, 배리어 층(150) 상에 제1 전도성 층(161)이 형성될 수 있다. 제1 전도성 층(161)은 기판(110a)의 제2 면(110b) 상, 제1 홀(H1) 내, 및 제2 홀(H2) 내에 형성될 수 있다. 즉, 제1 전도성 층(161)은 기판(110a)의 제2 면(110b) 상, 제1 홀(H1) 및 제2 홀(H2) 각각의 측벽 및 바닥 상에 형성될 수 있다. 기판(110a)의 제2 면(110b) 상에 형성된 제1 전도성 층(161)의 부분의 두께는 제1 홀(H1)의 측벽 및 바닥 상에 형성된 제1 전도성 층(162)의 부분의 두께보다 클 수 있다.
도 10g를 참조하면, 제1 전도성 층(161)을 리플로우시킬 수 있다. 리플로우 공정 동안 기판(110)의 제2 면(110b) 상 및 제1 홀(H1) 및 제2 홀(H2)의 측벽 상의 제1 전도성 층(161)의 부분들의 적어도 일부가 제1 홀(H)의 바닥 상의 제1 전도성 층(161)의 부분으로 이동할 수 있다.
도 10h를 참조하면, 제1 전도성 층(161) 상에 제2 전도성 층(162)이 형성될 수 있다.
도 10i를 참조하면, 제1 홀(H1) 및 제2 홀(H2) 바깥의 제1 전도성 층(161) 및 제2 전도성 층(162)의 부분이 제거될 수 있다. 제1 홀(H1) 및 제2 홀(H2) 바깥의 비아 절연층(140) 및 배리어 층(150)의 부분이 또한 제거될 수 있다. 예를 들어, 기판(110)의 제2 면(110b)이 노출되도록 비아 절연층(140), 배리어 층(150), 제1 전도성 층(161), 및 제2 전도성 층(162)의 상부가 연마될 수 있다. 이로써 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2)가 형성될 수 있다.
도 10j를 참조하면, 기판(110)의 제2 면(110b) 상에 제1 기판 관통 비아(V1) 및 제2 기판 관통 비아(V2)와 연결되는 상부 패드들(173)을 형성할 수 있다. 이로써 도 5에 도시된 반도체 소자(100D)가 완성될 수 있다. 도 10g에 도시된 제1 전도성 층(161)을 리플로우시키는 단계에서 제1 홀(H1) 및 제2 홀(H2)의 측벽 상의 부분이 모두 제1 홀(H1) 및 제2 홀(H2)의 하부로 이동한 경우, 제1 홀(H1) 및 제2 홀(H2)의 측벽 상에는 제1 전도성 층(161)이 남아있지 않게 되며, 도 2 도시된 반도체 소자(100A)가 형성될 수 있다.
본 발명에 개시된 실시예들은 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 100A 내지 100E, 200, 200A: 반도체 소자, 110: 기판, 121, 122: 층간 절연층, 130: 집적 회로, 131: 전도성 패턴, 140: 비아 절연층, 150: 배리어 층, 161, 162: 전도성 층, 171:배선, 173: 상부 패드, 175: 하부 패드, 181:컬러 필터, 182: 마이크로 렌즈, 191: 필라, 192: 범프, 210: 패키지 기판, 211: 상부 패드, 212: 하부 패드, 213: 전도성 패턴, 214: 외부 연결 단자, 221: 내지 225: 반도체 칩, 231: 내부 밀봉층, 232:외부 밀봉층, 230: 밀봉층, 240: 칩 접착층

Claims (20)

  1. 기판;
    상기 기판을 적어도 부분적으로 관통하며 제1 종횡 비를 가지는 제1 기판 관통 비아(through substrate via); 및
    상기 기판을 적어도 부분적으로 관통하며 상기 제1 종횡비보다 큰 제2 종횡비를 가지는 제2 기판 관통 비아;를 포함하고,
    상기 제1 기판 관통 비아 및 상기 제2 기판 관통 비아 각각은 제1 전도성 층 및 상기 제1 전도성 층 상에 적층된 제2 전도성 층을 포함하고,
    상기 제1 기판 관통 비아의 상기 제1 전도성 층의 수직 방향으로의 두께는 상기 제2 기판 관통 비아의 상기 제1 전도성 층의 상기 수직 방향으로의 두께보다 작고,
    상기 제1 기판 관통 비아의 상기 제1 전도성 층의 평균 입자 크기(grain size)는 상기 제1 기판 관통 비아의 상기 제2 전도성 층의 평균 입자 크기와 상이하고,
    상기 제2 기판 관통 비아의 상기 제1 전도성 층의 평균 입자 크기는 상기 제2 기판 관통 비아의 상기 제2 전도성 층의 평균 입자 크기와 상이한 것을 특징으로 하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 기판 관통 비아의 상기 제1 전도성 층은 상기 제1 기판 관통 비아의 상기 제2 전도성 층과 동일한 물질을 포함하고,
    상기 제2 기판 관통 비아의 상기 제1 전도성 층은 상기 제2 기판 관통 비아의 상기 제2 전도성 층과 동일한 물질을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 삭제
  4. 제1 항에 있어서,
    상기 제1 기판 관통 비아의 상기 제1 전도성 층의 평균 입자 크기는 상기 제1 기판 관통 비아의 상기 제2 전도성 층의 평균 입자 크기보다 크고,
    상기 제2 기판 관통 비아의 상기 제1 전도성 층의 평균 입자 크기는 상기 제2 기판 관통 비아의 상기 제2 전도성 층의 평균 입자 크기보다 큰 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 기판과 상기 제1 기판 관통 비아 사이의 배리어 층, 및 상기 기판과 상기 제2 기판 관통 비아 사이의 배리어 층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 제1 기판 관통 비아의 상기 제1 전도성 층의 상기 수직 방향으로의 두께는 상기 제1 기판 관통 비아의 상기 제2 전도성 층의 상기 수직 방향으로의 두께보다 작고,
    상기 제2 기판 관통 비아의 상기 제1 전도성 층의 상기 수직 방향으로의 두께는 상기 제2 기판 관통 비아의 상기 제2 전도성 층의 상기 수직 방향으로의 두께보다 작은 것을 특징으로 하는 반도체 소자.
  7. 제1 항에 있어서,
    상기 제1 기판 관통 비아 및 상기 제2 기판 관통 비아 각각의 상기 제2 전도성 층은 상기 수직 방향에 수직한 제1 면 및 상기 제1 면과 대향하는 제2 면 및 상기 제1 면과 상기 제2 면 사이에 연장되는 측면을 더 포함하고,
    상기 제1 기판 관통 비아 및 상기 제2 기판 관통 비아 각각의 상기 제1 전도성 층의 적어도 일부는 상기 제1 기판 관통 비아 및 상기 제2 기판 관통 비아 각각의 상기 제2 전도성 층의 상기 제2 면 상에 위치하는 것을 특징으로 하는 반도체 소자.
  8. 제7 항에 있어서,
    상기 제1 기판 관통 비아 및 상기 제2 기판 관통 비아 각각의 상기 제1 전도성 층은 상기 제1 기판 관통 비아 및 상기 제2 기판 관통 비아 각각의 상기 제2 전도성 층의 상기 측면 상에 위치하는 부분을 더 포함하는 것을 특징으로 하는 반도체 소자.
  9. 기판;
    상기 기판의 하면 상의 집적 회로;
    상기 기판을 적어도 부분적으로 관통하며 제1 직경을 가지는 제1 기판 관통 비아;
    상기 기판을 적어도 부분적으로 관통하며 상기 제1 직경보다 작은 제2 직경을 가지는 제2 기판 관통 비아;
    상기 제1 기판 관통 비아와 상기 기판 사이 및 상기 제2 기판 관통 비아와 상기 기판 사이의 비아 절연층;
    상기 제1 기판 관통 비아 및 상기 제2 기판 관통 비아 상단 상에 각각 위치하는 두 상부 패드;
    상기 제1 기판 관통 비아 및 상기 제2 기판 관통 비아 하단 상에 각각 위치하는 두 하부 패드; 및
    상기 두 하부 패드 상에 각각 위치하는 두 범프를 포함하고,
    상기 제1 기판 관통 비아 및 상기 제2 기판 관통 비아 각각은 상기 제1 기판 관통 비아 및 상기 제2 기판 관통 비아 각각의 하부에 위치하는 하부 전도성 층 및 상기 제1 기판 관통 비아 및 상기 제2 기판 관통 비아 각각의 상부에 위치하는 상부 전도성 층을 포함하고,
    상기 제1 기판 관통 비아의 상기 상부 전도성 층의 수직 방향 두께는 상기 제2 기판 관통 비아의 상기 상부 전도성 층의 상기 수직 방향 두께보다 작고,
    상기 제1 기판 관통 비아의 상기 하부 전도성 층의 평균 입자 크기는 상기 제1 기판 관통 비아의 상기 상부 전도성 층의 평균 입자 크기와 상이하고,
    상기 제2 기판 관통 비아의 상기 하부 전도성 층의 평균 입자 크기는 상기 제2 기판 관통 비아의 상기 상부 전도성 층의 평균 입자 크기와 상이한 것을 특징으로 하는 반도체 소자.
  10. 제9 항에 있어서,
    상기 제1 기판 관통 비아 및 상기 제2 기판 관통 비아 각각의 상기 상부 전도성 층은 상기 제1 기판 관통 비아 및 상기 제2 기판 관통 비아 각각의 상기 하부 전도성 층과 동일한 물질을 포함하는 것을 특징으로 하는 반도체 소자.
  11. 제10 항에 있어서,
    상기 동일한 물질은 구리, 또는 코발트를 포함하는 것을 특징으로 하는 반도체 소자.
  12. 삭제
  13. 제9 항에 있어서,
    상기 제1 기판 관통 비아의 상기 상부 전도성 층의 상기 수직 방향으로의 두께는 상기 제1 기판 관통 비아의 상기 상부 전도성 층의 평균 입자 크기보다 크고, 상기 제2 기판 관통 비아의 상기 상부 전도성 층의 상기 수직 방향으로의 두께는 상기 제2 기판 관통 비아의 상기 상부 전도성 층의 평균 입자 크기보다 큰 것을 특징으로 하는 반도체 소자.
  14. 제13 항에 있어서,
    상기 제1 기판 관통 비아의 상기 하부 전도성 층의 평균 입자 크기는 상기 제1 기판 관통 비아의 상기 상부 전도성 층의 평균 입자 크기보다 작고, 상기 제2 기판 관통 비아의 상기 하부 전도성 층의 평균 입자 크기는 상기 제2 기판 관통 비아의 상기 상부 전도성 층의 평균 입자 크기보다 작은 것을 특징으로 하는 반도체 소자.
  15. 제9 항에 있어서,
    상기 제1 기판 관통 비아의 상기 상부 전도성 층의 상기 수직 방향으로의 두께는 상기 제1 기판 관통 비아의 상기 상부 전도성 층의 평균 입자 크기보다 작고, 상기 제2 기판 관통 비아의 상기 상부 전도성 층의 상기 수직 방향으로의 두께는 상기 제2 기판 관통 비아의 상기 상부 전도성 층의 평균 입자 크기보다 작은 것을 특징으로 하는 반도체 소자.
  16. 제15 항에 있어서,
    상기 제1 기판 관통 비아의 상기 하부 전도성 층의 평균 입자 크기는 상기 제1 기판 관통 비아의 상기 상부 전도성 층의 평균 입자 크기보다 크고, 상기 제2 기판 관통 비아의 상기 하부 전도성 층의 평균 입자 크기는 상기 제2 기판 관통 비아의 상기 상부 전도성 층의 평균 입자 크기보다 큰 것을 특징으로 하는 반도체 소자.
  17. 패키지 기판;
    상기 패키지 기판 상의 제1 반도체 칩; 및
    상기 제1 반도체 칩 상의 제2 반도체 칩을 포함하고,
    상기 제1 반도체 칩은
    기판;
    상기 제1 반도체 칩의 상기 기판을 적어도 부분적으로 관통하는 제1 기판 관통 비아;
    상기 제1 반도체 칩의 상기 기판을 적어도 부분적으로 관통하며 상기 제1 관통 비아의 종횡비보다 큰 종횡비를 가지는 제2 기판 관통 비아;
    상기 기판과 상기 제1 기판 관통 비아 사이의 배리어 층; 및
    상기 기판과 상기 제2 기판 관통 비아 사이의 배리어 층을 포함하고,
    상기 제1 반도체 칩의 상기 제1 기판 관통 비아 및 상기 제2 기판 관통 비아 각각은 제1 전도성 층 및 상기 제1 전도성 층 상에 적층된 제2 전도성 층을 포함하고,
    상기 제1 기판 관통 비아의 상기 제1 전도성 층의 수직 방향 두께는 상기 제2 기판 관통 비아의 상기 제1 전도성 층의 상기 수직 방향 두께보다 작고,
    상기 제1 반도체 칩의 상기 제1 기판 관통 비아의 상기 제1 전도성 층의 평균 입자 크기는 상기 제1 반도체 칩의 상기 제1 기판 관통 비아의 상기 제2 전도성 층의 평균 입자 크기와 상이하고,
    상기 제1 반도체 칩의 상기 제2 기판 관통 비아의 상기 제1 전도성 층의 평균 입자 크기는 상기 제1 반도체 칩의 상기 제2 기판 관통 비아의 상기 제2 전도성 층의 평균 입자 크기와 상이한 것을 특징으로 하는 반도체 소자.
  18. 제17 항에 있어서,
    상기 제2 반도체 칩은
    기판; 및
    상기 제2 반도체 칩의 상기 기판을 관통하는 제1 기판 관통 비아; 및
    상기 제2 반도체 칩의 상기 기판을 관통하며 상기 제1 기판 관통 비아의 종횡비보다 큰 종횡비를 가지는 제2 기판 관통 비아;를 포함하는 것을 특징으로 하는 반도체 소자.
  19. 제18 항에 있어서,
    상기 제1 반도체 칩의 상기 제1 기판 관통 비아는 상기 제2 반도체 칩의 상기 제1 기판 관통 비아에 연결되고,
    상기 제1 반도체 칩의 상기 제2 기판 관통 비아는 상기 제2 반도체 칩의 상기 제2 기판 관통 비아에 연결되는 것을 특징으로 하는 반도체 소자.

  20. 삭제
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