JP2010507263A - 超小型電子デバイスの製造におけるフィチャーを埋め込むための銅堆積 - Google Patents

超小型電子デバイスの製造におけるフィチャーを埋め込むための銅堆積 Download PDF

Info

Publication number
JP2010507263A
JP2010507263A JP2009533508A JP2009533508A JP2010507263A JP 2010507263 A JP2010507263 A JP 2010507263A JP 2009533508 A JP2009533508 A JP 2009533508A JP 2009533508 A JP2009533508 A JP 2009533508A JP 2010507263 A JP2010507263 A JP 2010507263A
Authority
JP
Japan
Prior art keywords
copper
feature
deposited
metal
deposition
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009533508A
Other languages
English (en)
Inventor
リン，シュアン
ハートビーズ，リチャード
パネカッシオ，ビンセント
チェン，チンジュン
Original Assignee
エントン インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エントン インコーポレイテッド filed Critical エントン インコーポレイテッド
Publication of JP2010507263A publication Critical patent/JP2010507263A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/1601—Process or apparatus
    • C23C18/1603—Process or apparatus coating on selected surface areas
    • C23C18/1607—Process or apparatus coating on selected surface areas by direct patterning
    • C23C18/1608—Process or apparatus coating on selected surface areas by direct patterning from pretreatment step, i.e. selective pre-treatment
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/1601—Process or apparatus
    • C23C18/1633—Process of electroless plating
    • C23C18/1646—Characteristics of the product obtained
    • C23C18/165—Multilayered product
    • C23C18/1653—Two or more layers with at least one layer obtained by electroless plating and one layer obtained by electroplating
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/18—Pretreatment of the material to be coated
    • C23C18/1851—Pretreatment of the material to be coated of surfaces of non-metallic or semiconducting in organic material
    • C23C18/1872—Pretreatment of the material to be coated of surfaces of non-metallic or semiconducting in organic material by chemical pretreatment
    • C23C18/1875—Pretreatment of the material to be coated of surfaces of non-metallic or semiconducting in organic material by chemical pretreatment only one step pretreatment
    • C23C18/1879—Use of metal, e.g. activation, sensitisation with noble metals
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/18—Pretreatment of the material to be coated
    • C23C18/1851—Pretreatment of the material to be coated of surfaces of non-metallic or semiconducting in organic material
    • C23C18/1896—Pretreatment of the material to be coated of surfaces of non-metallic or semiconducting in organic material by electrochemical pretreatment
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/31—Coating with metals
    • C23C18/38—Coating with copper
    • C23C18/40—Coating with copper using reducing agents
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/31—Coating with metals
    • C23C18/38—Coating with copper
    • C23C18/40—Coating with copper using reducing agents
    • C23C18/405—Formaldehyde
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/02—Electroplating of selected surface areas
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/48—After-treatment of electroplated surfaces
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00—Electroplating characterised by the article coated
    • C25D7/12—Semiconductors
    • C25D7/123—Semiconductors first coated with a seed layer or a conductive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76874—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Metallurgy (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Electrochemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Chemically Coating (AREA)

Abstract

【課題】半導体集積回路デバイス基板上にフィチャーの底面そして実質的にその上に金属をもたない側壁の部分上に金属からなる輪郭をもつフュチャー内に最初の金属堆積を形成することにより銅めっきをし、銅でフィチャーを埋め込むため最初の金属堆積上に銅を無電解的に堆積するための方法。半導体集積回路デバイス基板上にフィチャー内に銅に濡れる金属からなる堆積を形成し、頂部部分表面上に銅ベースの堆積を形成し、そして銅でフィチャーを埋め込むため銅に濡れる金属からなる堆積上に銅を堆積することによって銅をめっきするための方法。
【選択図】図９

Description

本発明は超小型電子デバイスにおけるトレンチおよびビアのようなフィチャーの埋め込みのための銅堆積に関する。
集積回路（ＩＣ）は半導体基板上の誘電体材料内のトランジスター、キャパシター、レジスター、そしてダイオードのような電子デバイスの集積を含む。別個のデバイスを結線する導電性配線はトレンチとして参照される。付け加えると、誘電体によって隔離された２つあるいはそれ以上の導電層がＩＣの全体の効率を高めるため与えられたＩＣで典型的に採用される。
ビアとして知られる導電性配線はこれらの直接の導電層を一緒に結線するために使用される。現在のところ、ＩＣは誘電体材料として酸化シリコンそして導電性材料として銅を典型的にもつ。
高速回路速度、高装架密度、そして低い動力消費をもつ計算機チップのような半導体ＩＣデバイスを製造する要求は超大容量集積（ＵＬＳＩ）そして大容量集積（ＶＬＳＩ）構造においてフィチャー寸法の下方向の寸法縮小を要求している。小さいチップ寸法そして増大した回路密度は配線フィチャーの小型化を要求し、それは増大する配線抵抗そしてエレクトロマイグレーションのような信頼性の関連のため構造の全体の効率を大変に深刻化させている。
伝統的に、構造は誘電体材料が酸化シリコンであるシリコンウエハー上の金属被膜としてアルミニウムおよびアルミニウム合金を使用している。通常、開口は配線を形成するために金属被覆の後ビアそしてトレンチの形で誘電体層内に形成される。増大する小型化はサブミクロン寸法に開口を減らしつつある（例えば、０．５μｍそしてそれ以下）。
デバイスのさらなる小型化を達成するために銅がチップの結線そして配線を形成する金属としてアルミニウムを置き換えるため導入された。銅金属被覆は配線を形成した後実施される。銅はアルミニウムよりも低い抵抗をもちそして同じ抵抗の銅線の厚みはアルミニウム線よりも薄くできる。
銅の使用はＩＣ製造工程に数多くの要求を導入する、第１に、銅は半導体の接続部に拡散する傾向があり、それによって電気特性を混乱させる。この現象と戦うために窒化チタン、タンタル、あるいは窒化タンタルのような障壁層が銅層堆積の前に誘電体に適用される。ＩＣデバイス間の信号を伝達するための要求される被覆厚さを確保する一方、銅は費用を効果的に障壁層上に堆積されることが必要である。ＩＣの構成が縮小し続けるので、この要求は満足するために困難を増大している。
１つの従来の半導体製造工程は銅ダマシンシステムである。特に、このシステムは基板の誘電体材料内に回路構造をエッチングすることにより始まる。構造は後述するトレンチおよびビアの組み合わせからなる。次に、障壁層が基板接合部内へ続いて適用される銅層の拡散を防止するため誘電体の上に置かれる。銅はそれから多くの工程、例えば、化学的気相堆積法（ＣＶＤ）、物理的気相堆積法（ＰＶＣ）、あるいは電気化学的堆積法を含む工程の１つを使用して障壁層上に堆積される。銅層が堆積した後、過剰な銅は誘電体の表面から除去され、銅を誘電体のエッチングされた配線フィチャー内にのみ残す。
１つの工程において、銅あるいは他の金属シードがビアそしてトレンチのようなフィチャー内に薄いかあるいは不連続な層にＰＶＤあるいはＣＶＤによって適用され、そしてある場合にはそれは層よりもさらに島の性質である。この金属シードはそれからフィチャーを埋め込むために銅の電解堆積のための電気導電性を提供する。
電解的銅システムは高アスペクト比フィチャー内に銅を堆積するいわゆる“超埋め込み（ｓｕｐｅｒｆｉｌｌｉｎｇ）”あるいは“底面上げ成長”に頼って発展してきた。全ての表面上を等速よりもボイドとなる皺そしてピンチングオフ（ｐｉｎｃｈｉｎｇ ｏｆｆ）を避けるため、むしろ底面からフィチャーを埋め込んでいくことを含んでいる。添加剤として抑制剤および促進剤からなるシステムが超埋め込みのため発展してきた。底面上げ成長の勢いの結果として、銅堆積はフィチャーをもたない部分箇所よりも配線フィチャー部分上で厚くなる。これらの過成長領域は通常過めっき（ｏｖｅｒｐｌａｔｉｎｇ）、マウンディング（ｍｏｕｎｄｉｎｇ）、バンプス（ｂｕｍｐｓ）、あるいはハンプス（ｈｕｍｐｓ）といわれている。小さいフィチャーは超埋め込み速度を速めるため高い過めっきハンプスを生じる。過めっきは銅表面を平坦にする後述の化学機械研磨工程への挑戦を提案する。“レベラー（ｌｅｖｅｌｅｒ）”といわれる第３の有機添加剤が過成長を典型的に減らすために使用される。
チップ構造が１００ｎｍオーダーの開口をもつ配線とともに小さくなり、銅が配線を埋め込むため成長せねばならなくなる程小さくなるため、強い底面上げ速度に対する要求がある。これは、銅がフィチャーの底面からの成長速度が残りの部分上への成長速度よりも大きく、そして従来の大きな配線の超埋め込みよりももっと実質的に大きくなければならないという意味において“より速く”埋め込まなければならないということである。
超埋め込みそして過めっきの問題点に加えて、ミクロな欠陥が配線フィチャーを埋め込むための電解堆積のとき形成する。発生する１つの欠陥はフィチャー内部の内部空孔の形成である。銅はフィチャーの側壁およびフィチャーの頂部入口に堆積するので、フィチャーの側壁および入口上への堆積は、もし底面上げ成長速度が十分に速くなければ、小さい（例えば、＜１００ｎｍ）および／あるいは高いアスペクト比（深さ：幅）をもつフィチャーで特にピンチングオフしそしてそれによってフィチャーの深さへの接近を閉じてしまう。小さいフィチャー寸法あるいは高いアスペクト比は通常ピンチングオフを避けるため速い底面上げを要求する。さらに、小さい寸法あるいは高いアスペクト比のフィチャーは、空孔がビア／トレンチの箇所における不十分な銅成長のためまた生じるこれらの側壁および底面上により薄いシード被覆をもつ傾向がある。内部空孔はフィチャーを通す電気電導を妨害する。
マイクロ空孔は銅めっきの後に起きる不均一な銅成長あるいはグレイン（ｇｒａｉｎ）の再結晶化による電解銅堆積の間あるいは後に形成する他の形の欠陥である。
他の観点では、半導体基板のある局部的箇所、特に物理的気相堆積法によって堆積された銅シード層がある箇所は、電解堆積の間銅を成長せず、ピット（ｐｉｔｓ）あるいはミッシング（ｍｉｓｓｉｎｇ）金属欠陥となる。これらの銅空孔は半導体製造製品の収率を減らすため“殺人的欠陥”と見なされる。多重の機構が半導体基板それ自体を含めてこれらの銅の空孔の形成に寄与している。
しかしながら、銅の電解めっき化学はこれらの欠陥の発生そして数に影響をもっている。
他の欠陥は表面の突起であり、これは局所化した高い電流密度箇所、局所化した不純物箇所、あるいはその他の点で発生する隔離した堆積の峰である。銅めっき化学はこのような突起の欠陥の発生に影響をもっている。欠陥として考えないけれども銅の表面粗さは半導体ウエハー製造にとってまた重要である。通常、輝く銅の表面はめっき溶液にウエハー投入の間に形成される渦巻き模様を減らすことができるので望ましい。銅堆積の粗さは欠陥が粗表面トポグラフィの峰と谷によって打ち消されるので検査によって欠陥を検出することが困難である。さらには順調な銅成長は粗さがフィチャーのピンチオフを起こしそしてそれによってフィチャーの深さへの接近を閉ざすので精細な配線構造の傷のない埋め込みにとってさらに重要となる。抑制剤、促進剤、そしてレベラーを含む銅電解めっき化学は銅堆積の粗さに大きい影響をもち、かくして化学調合における挑戦を提供することが通常認識されている。
それ故、電気配線への銅堆積を単純化し、このような銅堆積の品質を改善し、そしてこの背景で銅の電解堆積と関係するある種の挑戦を避けることが本発明の目標である。
それ故、端的には、本発明は誘電体材料内に底面、壁面、そして頂部開口部を有する電気配線フィチャーをもつ半導体集積回路デバイス基板上に銅めっきするための方法を目指し、その方法はフィチャーの底面に銅金属からなる輪郭をもつフィチャー上および銅金属を基本的にもたない側壁の部分上に最初の金属堆積を形成し；そして銅でフィチャーを埋め込むため最初の金属堆積上に銅を堆積することからなる。
本発明の他の目標そしてフィチャーは以下で大部分明らかになりそして大部分指摘される。
図１Ａから図１Ｅは本発明の１つの明確な実施態様の概要図である。 図２Ａから図２Ｅは本発明の１つの明確な実施態様の概要図である。 図３Ａから図３Ｄは本発明の１つの明確な実施態様の概要図である。 図４Ａから図４Ｄは本発明の１つの明確な実施態様の概要図である。 図５Ａから図５Ｄは本発明の１つの明確な実施態様の概要図である。 Ｒｕ／Ｔａ障壁積層の連続する銅シード被覆もつシードされた試験トレンチのＳＥＭ像である。 電解ダマシンメッキ工程によって部分的に埋め込まれた同じ試験トレンチを示すＳＥＭ像である。 フィチャーの側壁および頂部部分上の銅が化学エッチングによって除去された同じ試験トレンチを示すＳＥＭ像である。 底面上げ無電解銅堆積によって埋め込まれた同じ試験トレンチを示すＳＥＭ像である。
本発明は超小型電子デバイス基板に位置する配線フィチャーを金属被覆する方法を目指している。配線フィチャーは半導体基板内に位置する底面、側壁、そして開口部をもっている。開口部の典型的な寸法、これはビア開口部の直径（通常接続点として参照される）、あるいはトレンチの幅は典型的に約５００ｎｍ以下であるが、しかしさらに典型的な接続点は約２５０ｎｍ以下でありそして約１０ｎｍと同様に小さく、すなわちは開口部の寸法が典型的に約１０ｎｍと約５００ｎｍの間である。一般の接続点は１３０ｎｍ、９０ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍ、２２ｎｍ、そして１５ｎｍを含む。典型的な深さは約１０００ｎｍ、約７００ｎｍ、約５００ｎｍ、あるいは約３００ｎｍのような約２０００ｎｍから約２００ｎｍの範囲である。これらの直径および深さの観点から、配線フィチャーは約２０：１と約０．２：１の間、典型的に約７：１、約５：１，そして約３：１のような約１０：１と約１：１の間の深さ：開口部直径の関係のアスペクト比をもつことを特徴としている。
これらのフィチャーは半導体基板に位置する誘電体層内に位置される。半導体基板は、例えば、典型的に半導体ウエハーあるいはチップである。ゲルマニウム、シリコンゲルマニウム、シリコンカーバイド、シリコンゲルマニウムカーバイド、そしてゲルマニウムヒ素のような他の半導体材料が本発明の方法に適用可能であるけれども、半導体基板は典型的にシリコンウエハーあるいはシリコンチップである。
半導体基板はその上に、例えば、ＳｉＯ２、シリコン窒化物、シリコン酸化窒化物、炭素ドープシリコン酸化物、あるいは低ｋ誘電体のような誘電体（絶縁体）層を堆積する。誘電体膜は典型的に半導体ウエハーあるいはチップの表面に従来の方法で堆積されそしてそれから誘電体層の頂部部分の表面は後述するビアそしてトレンチからなる回路パターンを達成するために従来のリソグラフィーによってエッチングされる。低ｋ誘電体は二酸化シリコン（誘電係数＝３．９）よりも小さい誘電係数をもつ材料に適用される。低ｋ誘電体材料はこのような材料が同じ厚みのＳｉＯ２と比較して減った寄生キャパシタンスを示すので望ましく、増加したフィチャー密度、速いスィチング速度、そして低い熱逸散を可能とする。低ｋ誘電体材料は型（ケイ酸塩、フッ化ケイ酸塩および有機ケイ酸塩、有機高分子等）そして堆積技術（ＣＶＤ；スピン−オン）によって分類される。誘電係数減少は分極率の減少、密度の減少あるいは多孔性の導入によって達成される。
銅金属被覆に先だって、障壁層が基板の誘電体層に位置する配線フィチャーの底面および側壁に堆積される。障壁層材料はタンタル、タンタル窒素複合材料、チタン、チタン窒素複合材料、タングステン、タングステン窒素複合材料、チタンシリコン窒化物、および酸化マンガン等々から選ばれる。障壁層は１つの例として、タンタル層そして窒化タンタル複合材料層のような上述の材料からなる１つの層よりも１つあるいはそれ以上からなる。３２ｎｍあるいはそれ以下の生成ノードに対して、ルテニウム層が障壁の頂部に銅シードなしにあるいは銅シードの量を減らして直接銅めっきするように適用される。ルテニウム層はまた障壁層と銅金属被覆間の接着を促進し、そしてかくしてこれはしばしば“接着層”と言われる。これらの材料からなる障壁層は半導体の接合部への銅拡散を効果的に防止することが知られていてそしてそれによって完全な銅埋め込みを維持する。
これらの拡散障壁、接着層、そして銅シーディングは物理的気相堆積法（ＰＶＣ）、プラズマ増進物理的気相堆積法（ＰＥ−ＰＶＣ）、化学的気相堆積法（ＣＶＤ）、プラズマ増進化学的気相堆積法（ＰＥ−ＣＶＤ）、そして原子層堆積法（ＡＬＤ）のような従来の方法によって配線フィチャーの底面および側壁に堆積される。拡散障壁層は典型的に約５０ｎｍと約５ｎｍの間の厚み、さらに典型的に約２５ｎｍと約１５ｎｍの間の厚みに堆積される。
銅シーディングは化学的気相堆積法および物理的気相堆積法のような従来の方法である。ＣＶＤ法およびＰＶＤ法による銅シーディングは銅が誘電体フィルムの頂部部分の表面に追加的に堆積されるような典型的に非選択的である。典型的なシーディング操作において、フィチャーの底面そして側壁に約１５０ｎｍの厚さをもつ銅シードを堆積するように通常調整され、一方銅シードの厚さは誘電体の頂部部分表面で通常約３０ｎｍである。しかしながら、フィチャー内部の銅シードの厚みは部分の厚みよりも大変薄い。ある極端な場合には、フィチャー底面の被覆はゼロに近くそして銅シードはそこでは連続ではなくなる。
本発明の方法において、超小型電子デバイスのトレンチ／ビア構造の底面上げ埋め込みは、無電解銅堆積工程、電解銅堆積工程、あるいは無電解銅堆積工程そして電解銅堆積工程の組み合わせによって行われる。１つの望ましい実施態様において、本発明は電解銅堆積を採用し、フィチャー側壁から銅堆積の除去に続き、無電解銅堆積によって配線フィチャー底面上げ埋め込みに続く。１つの実施態様において本発明は銅シードされた基板を採用しそして無電解および／あるいは電解銅堆積に続くフィチャー側壁からシーディングの除去を少なくとも含む。１つの実施態様において、本発明は配線フィチャーを底面上げ埋め込みするため無電解銅堆積によって続く電解銅堆積を採用する。
本発明の１つの実施態様に対する工程段階は図１Ａから１Ｅに図示される。図１Ａは配線フィチャーの底面そして側壁および誘電体層１０の頂部部分表面に位置する銅シード１２のような金属でシードされた半導体配線基板１を示している。全てのこれらの像において、基板は断面を示している。断面はフィチャーの背面が示されないような基板の薄切りである。さらに明確にするために、半導体基板および障壁層のようなある種のフィチャーは示されないが、しかしこれらのフィチャーは半導体配線基板の一部であることが理解されるべきである。図１Ｂを参照して、この工程の実施態様において、銅は部分的に埋め込まれるフィチャーを作るために電解的に堆積され、ここには基板の底面、側壁１４そして頂部に位置する銅金属被覆がある。望ましくは、条件はフィチャーの側壁そして頂部部分表面よりもフィチャーの底面に多くの銅を堆積するため最適化される。この工程の実施態様の変形において、配線フィチャーは図１Ｂに示される部分的に埋め込みされたフィチャーを作るため無電解銅堆積によって部分的に埋め込みされる。銅はそれから図１Ｃに示されるように、部分的にエッチングされたフィチャーを作るため陽極溶解あるいは化学エッチングによって埋め込まれた側壁および頂部から除去され、そこでは、望ましくは、銅金属はフィチャーの底面に顕著に位置付けられる。無電解堆積はそれから図１Ｄに示されるように幾分かの過成長をもつ埋め込まれた配線フィチャーを作るため底上げ銅埋め込みのために使用される。その性質により選択された無電解工程が誘電体上に銅を堆積しないので、銅は側壁あるいは頂部部分から成長せず、縦方向でない銅成長からピンチングそして気泡発生の多くの課題が避けられる。この工程実施態様の変形において配線フィチャーは図１Ｄに示される埋め込みフィチャーを作るために電解銅堆積によって埋め込まれる。それから作業片は図１Ｅに示されるように銅金属被膜が誘電体の部分で平坦である金属化された配線フィチャーを作るため焼鈍および化学機械研磨（ＣＭＰ）の従来仕上げ操作に従わせられる。
最初の電解銅部分埋め込み堆積の様式は本発明の実施には引用されていない。Ｗｅｓｔ Ｈａｖｅｎ，ＣＴのＥｎｔｈｏｎｅ Ｉｎｃ．から利用できるＶｉａＦｏｒｍ（登録商標）のような従来の電解銅化学薬品が製造者説明書に従って採用されそして準備された。例えば、化学薬品そして工程の変数はＵＳ公開Ｎｏ．２００５／００４５４８８；２００６／０１４１７８４；そして２００７／０１７８６９７で開示されたものと同類であり、これらの全開示は参照として取り入れられる。配線フィチャーの埋め込みのための電解銅堆積はレベラー、抑制剤、および促進剤の３つの添加システムを採用する。例えば、レベラーはＥｎｔｈｏｎｅ Ｉｎｃ．からＶｉａＦｏｒｍ Ｌ７００ あるいはＶｉａＦｏｒｍ ＮＥＸＴ（ｔｍ）レベラーの商品名で利用できる。レベラーは、例えば、約０．１ｍｇ／Ｌと約２５ｍｇ／Ｌの間の濃度で組み入れられる。促進剤はＵＳ特許６，７７６，８９３で開示されているように浴溶解性有機二価硫黄化合物で、その全体の開示は参照として明確に取り入れられる。適当な促進剤の例はＥｎｔｈｏｎｅ Ｉｎｃ．からまた利用できるＶｉａＦｏｒｍ促進剤である。促進剤は約５と約３０ｍｇ／Ｌの間のような約０．５と約１０００ｍｇ／Ｌの間、さらに典型的に約２と約５０ｍｇ／Ｌの間の濃度で典型的に組み入れられる。抑止剤は塩基モイエティに共有結合するポリエーテルグループからなる。適当な抑制剤の１つのクラスはアミンモイエティに共有結合するポリエーテルグループからなる。実施例の抑制剤はＶｉａＦｏｒｍ抑制剤あるいはＶｉａＦｏｒｍ最先端抑制剤を含む。上述のこれらの抑制剤化合物は約１０ｍｇ／Ｌから約１０００ｍｇ／Ｌの間、望ましくは約５０ｍｇ／Ｌから約２００ｍｇ／Ｌの間の全体浴濃度で提供される。
広い種類の銅源および酸は流通していて望ましい硫酸銅／硫酸およびメタンスルホン酸銅／メタンスルホン酸システムとともに能力的に適用できる。銅源が硫酸塩基源であるところでは、銅の濃度は典型的に約５ｇ／Ｌと約３０ｇ／Ｌの間、あるいは約３０ｇ／Ｌと約７５ｇ／Ｌの間のような約５ｇ／Ｌと約７５ｇ／Ｌの範囲である。メタンスルホン酸銅は銅の最も溶解性源であり、そして銅濃度は約７５ｇ／Ｌと約１３５ｇ／Ｌ銅の間のような約５ｇ／Ｌから約１３５ｇ／Ｌのようにさらに広い範囲である。
塩化物イオンは２００ｍｇ／Ｌまでの水準で、望ましくは約１０から９０ｍｇ／Ｌで浴で使用される。塩化物イオンは他の浴添加物の機能を高めるためにこれらの濃度で添加される。他の添加物（通常有機の添加剤）はグレインの精製、樹状構造成長の抑制、および改善された被覆そして投入電力のために採用される。電解めっきに使用される典型的な添加物はＦ．Ａ．Ｌｏｗｅｎｈｅｉｍ編、Ｊｏｈｎ Ｒｅｉｌｙ＆Ｓｏｎｓ、Ｉｎｃ．１９７４の「最近の電気めっき」、１９７４、１８３−２０３頁に含まれる多数の文献で議論されている。
電流濃度、適用電圧、電流密度そして電解溶液温度のような電解条件は従来の電解銅めっき方法におけるものと基本的に同じである。例えば、浴の温度は約２０−２７℃のように典型的におおよそ室温であるが、しかし約４０℃あるいはそれより高い上昇した温度である。電子の外部源は典型的に約１００ｍＡ／ｃｍ２までの電流密度、典型的に約２ｍＡ／ｃｍ２から６０ｍＡ／ｃｍ２の間を生じるように供給される。陽極対陰極比は約１：１を使用するが、しかしこれはまた約１：４から４：１に広く変わる。工程は撹拌によって、あるいは望ましくはタンクを通すリサイクル電解溶液の循環によって供給される電解めっきタンク中の混合を使用する。電解めっきタンクを通す流れは約１分以下、さらに典型的に３０秒以下、例えば１０−２０秒の典型的なタンクの滞留時間を提供する。
本発明の１つの実施態様において、電解銅堆積は部分的に配線フィチャーを埋め込むために利用されるので、滞留時間および電流密度は完全な電解埋め込みを防止するために調節される。例えば、部分的埋め込みで１４０ｎｍの開口幅そして６００ｎｍの深さをもつ配線トレンチ（アスペクト比＝４：１）は約１００Ａ／ｄｍ２の電流密度で、約１秒と約３０秒間で従来の電解銅堆積化学薬品を採用して、フィチャーの約３０％および約８０％の容量を埋め込むことが期待される。他の方法を述べると、条件は銅の厚みが約５０ｎｍと約６００ｎｍの間で典型的に底面に堆積し、一方銅のシードの厚みが通常フィチャーの側壁に約５０ｎｍと約１ｎｍの間である部分的埋め込みの配線フィチャーを生じるよう調節される。条件、すなわち電流密度およびめっき化学薬品は、銅がフィチャーの側壁に対応するようにフィチャーの底面に望ましくは堆積するように底面上げ成長機構に従って銅を堆積するよう望ましくは最適化される。
上述のように、陽極溶解あるいは化学エッチングは図１Ｃに示すように部分的埋め込みフィチャーを生じるようにウエハーそしてフィチャー側壁の面から除去するため採用され、そこで銅はフィチャーの底面にのみ基本的に残り、一方、側壁は基本的に銅堆積がなくなる。化学エッチングは部分的な埋め込み配線フィチャーを従来の腐食性のエッチング溶液に接触することを含む。これは頂部部分表面、フィチャーの側壁そしてフィチャーの底面から銅の溶解をする結果となる。溶解は側壁から全ての銅が除去されると中止される。側壁の銅の厚みは底面より小さいので、曝露時間は図１Ｃに示されるように底面に銅を残すように調節される。
このような接触は接触方法がフィチャー側壁から銅を十分にエッチングすることを条件として浸漬、噴霧、溢流等によってである。銅除去のための多くの種類の酸、酸化剤、アルカリ性溶液、炭酸塩等のような化学薬品の広い選択がある。工程の変数は、フィチャーの底面の十分な銅堆積を達成するために必要な実際の値および側壁からの銅清掃がここで実証された変数から変わるように実験的に最善に決定される。
代わりに、銅は基板を陽極にするように極性を反対にすることを含む陽極溶解によってウエハー面および側壁から除去される。これは頂部、側壁そして底面から銅の溶解を起こす。溶解は銅の実質的部分が側壁から除去されると中止される。側壁の銅の厚みは第２像における底面より大きいので、図１Ｃに示されるようにこの点で溶解の停止は底面上に銅を残す。１つの実施例として、約５００Ａ／ｄｍ２と約１００Ａ／ｄｍ２の間の逆電流密度での陽極溶解は約１８５Å（１８．５ｎｍ）／秒と約３７Å（３．７ｎｍ）／秒の速度で銅を除去（酸化によって）すると期待される。通常フィチャーの底面そして側壁に受け入れられる銅堆積およびフィチャーの側壁の銅の化学エッチングあるいは溶解を達成するに十分な電解銅被覆のため使用される条件は、フィチャーの直径および深さ、銅金属被覆の速度そして銅の溶解速度のような因子を考慮して最善に経験的に決定される。上述で提供された数値は実証的であり、そして電流値等の実際の値は上述の工程因子に依存する。
いずれかの実施態様において、フィチャーの底面の電解銅堆積はフュチャーの深さの約５％と１００％の間、さらに望ましくはフュチャーの深さの約３０％と６０％の間を埋め込むことが望ましい。望ましくは、陽極溶解あるいは化学エッチングは側壁が次の銅堆積段階に先立って基本的にその上に銅を堆積しないような方式で銅側壁を綺麗にする。
無電解堆積に関して、ＵＳ４，６１７，２０５；および６，８９７，１５２におけるような技術に開示されている従来の変数のもとで行われ、その全開示は参照として組み込まれる。ここで開示されたように、無電解銅堆積組成は銅イオン源、ｐＨ調整剤／緩衝剤、還元剤、そしてその他の随意の浴成分からなる。
銅イオンは望ましくは＋２価をもつ。どのような適当な電子級銅含有化合物も銅イオンを供給するために使用される。例えば、銅含有化合物は望ましくはメタンスルホン酸銅（ＩＩ）、硫酸銅（ＩＩ）、塩化銅（ＩＩ）、酢酸銅（ＩＩ）、硝酸銅（ＩＩ）炭酸銅（ＩＩ）、水酸化銅（ＩＩ）ヨウ化銅（ＩＩ）、そして前述の化合物の水和物からなるグループから選ばれる。本発明の特に望ましい実施態様において、銅含有化合物は硫酸銅（ＩＩ）五水和物（ＣｕＳＯ４・５Ｈ２Ｏ）である。溶液の銅イオン濃度は望ましくは約０．００８と約０．０８Ｍの間、さらに望ましくは約０．０２と約０．０６Ｍの間である。このように、銅めっき溶液中の硫酸銅（ＩＩ）五水和物の量は望ましくは約２と約２０ｇ／Ｌの間、さらに望ましくは約５と約１５ｇ／Ｌの間である。
ここで望ましいシステムは塩基としてのＴＭＡＨでグリオキシル酸によって還元されるＥＤＴＡ錯体銅システムである。無電解銅堆積組成は無電解めっきをできるために銅（ＩＩ）イオンを銅金属に還元する還元剤からなる。還元剤は、例えば、グリオキシル酸あるいはホルムアルデヒドから選ばれる。望ましい還元剤はグリオキシル酸あるいはグリオキシル酸ナトリウム一水和物のようなグリオキシル酸塩である。溶液中のグリオキシル酸の濃度は約０．０２７と約０．２７Ｍの間（約２と約２０ｇ／Ｌの間）である。他の望ましい実施態様において、グリオキシル酸の濃度は約０．０７Ｍと約０．１４Ｍの間（約５と約１０ｇ／Ｌの間）である。
水酸化物イオンは、例えば、銅化合物、錯体化剤そして還元剤によって生成された水素イオン（Ｈ＋）を中和するためにめっき溶液に含まれる。付け加えると、水酸化物イオンは銅イオンの銅金属への化学還元に関与する。望ましくは、水酸化物イオンは水酸化四メチルアンモニウム（ＴＭＡＨ）から供給される。望ましくは、浴はイオンがＣＭＯＳデバイスに致命的な汚染となるように考えられる（例えば、ＮａＯＨ、ＫＯＨ、ＬｉＯＨ、その他）他の水酸化物源と結び付くアルカリ金属イオンのようないかなる移動性イオンをも含まない。このように、いかなる溶液中に含まれる他の水酸化物含有化合物もアルカリ金属原子および／あるいはイオンが実質的にないことが望ましい（すなわち、溶液中の化合物は電子級材料としてアルカリ金属原子および／あるいはイオンの典型的不純物水準よりも多くを含有しない）。
無電解銅堆積組成中のＴＭＡＨの濃度は望ましくは約０．３９と約２．６４Ｍの間（約３５と約２４０ｇ／Ｌの間）である。さらに望ましくは、銅めっき溶液中のＴＭＡＨの濃度は約１．２０と約２．２０Ｍの間（約１１０と約２００ｇ／Ｌの間）である。また、銅めっき溶液中のＴＭＡＨの濃度は酸（例えば銅化合物、ＥＤＴＡ、そしてグリオキシル酸からの酸）がＴＭＡＨによって全て中和された後、少なくとも溶液中に未反応のＴＭＡＨの約１０ｇ／Ｌを生じるために望ましくは十分である。典型的に溶液のｐＨは約１０と約１４の間である。１つの実施態様において、溶液のｐＨは約１２．５と約１３の間である。
望ましい錯体化剤はエチレンジアミン四酢酸（ＥＤＴＡ）であるが、しかしながら、他の錯体化剤がＥＤＴＡとともにあるいはＥＤＴＡに代わって使用される。他の錯体化剤の例は：テトラ−２−ヒドロキシプロピルエチレンジアミン（ＥＤＴＰ）のようなヒドロキシ低級アルキル低級アルキレンアミン、ジアミン、トリアミンそして他のポリアミンあるいはイミン；ジエチレントリアミン五酢酸のような低級アルキルカルボン酸低級アルキレンアミン、ジアミン、トリアミンあるいはポリアミンあるいはイミン；前記の２つのクラスの化合物の属性をもつ化合物、例えば、Ｎ−２−ヒドロキシエチルエチレンヂアミン−Ｎ，Ｎ’，Ｎ’−三酢酸のようなヒドロキシアルキルあるいはアルキレンカルボン酸アミン、トリアミン、ポリアミンあるいはイミン；例えば、カルボキシル基グループ例えばグルコン酸塩そしてグルコヘプトン酸塩以外の１から６の炭素原子をもつヒドロキシモノ−，ジ−，トリ−，あるいはテトラ−カルボン酸、；グリコール酸；イミノ二酢酸；ポリイミン；そしてエタノールアミンを含む。
適切なＥＤＴＡ含有化合物がＥＤＴＡを供給するために使用される。例えば、ＥＤＴＡは酸自体としてあるいはＥＤＴＡ−（モノ−、ジ−、トリ−、テトラ）−（ナトリウム、カリウム、あるいはアンモニウム）塩のようなＥＤＴＡ含有塩として供給される。望ましくは、ＥＤＴＡは酸自身として供給される。溶液中のＥＤＴＡ濃度は約０．０１２と約０．１２Ｍの間（約３と約３０ｇ／Ｌの間）である。さらに望ましくはＥＤＴＡの濃度は約０．０４と約０．０８Ｍの間（約１０と約２０ｇ／Ｌの間）である。銅の効果的めっきを確実にするために銅イオン濃度およびＥＤＴＡの濃度は銅対ＥＤＴＡのモル比が約１：１と約１：２、そしてさらに望ましくは約１：１と約１：１．５の間であるように望ましくは調整される。
めっき溶液はまた無電解堆積の間溶液を安定化しそしてめっき速度を制御するために１つあるいはそれ以上の安定化化合物からなる。安定化化合物は酸化銅（Ｉ）の形成を禁止する傾向のある強い銅（Ｉ）錯体を典型的に形成する。無電解銅安定化剤は与えられた銅表面でめっき速度をめっき時間が増加するにつれ減らす。このように安定化剤を含む１つの理由はめっき溶液を急速に消費する制御できない銅めっきを防止することである。特に、溶液中に形成する銅グレインあるいは固体の不純物は銅の無電解めっきが自己触媒であるのでめっきされ、そしてもしグレインが安定化されないならば、めっきは溶液が消費されるまで無限に続く。他の安定化剤を含む利点はめっきされた銅が視覚の外見を改善しそして容易な検査を可能とし、めっきされた銅のグレイン構造を精製しそして延性を改善する傾向があることである。
無電解銅めっき操作の間、銅めっき溶液は望ましくは約２０℃と９０℃の間、さらに望ましくは６０℃と９０℃の間の温度に維持される。銅めっき溶液は望ましくは無電解的に約１と約１０μｍ／ｈｒの間、さらに典型的に約３と約６μｍ／ｈｒの間の速度でめっきされる。このように、無電解体積によって基板に銅を堆積するために、基板は約１０秒と約１０分の間の時間、典型的に銅めっき溶液に浸漬されあるいは接触される。さらに望ましくは、基板は約３０と約１８０秒の間の時間溶液に浸漬される。
無電解銅埋め込み後、ウエハーは誘電体材料上の銅過成長および迷いだした銅堆積を除去するための化学機械研磨によるような従来の手段によって工程化される。さらに、銅金属被覆は、例えば、ＵＳ７，２６８，０７４およびＵＳ公開２００６／００８３８５０号そして２００７／００６６０５７号に開示されたようにコバルトベースおよびニッケルベースのキャップでキャップされる。
同じ形の基板を採用する本発明の他の実施態様は、図２Ａから２Ｅに図示され、すなわち図２Ａに示されるように、銅シード２２をその中に有する配線フィチャーの有る誘電体２０をもつ電解デバイス基板２を採用する。フィチャーは従来の工程におけるように完全に電解的に埋め込まれ、図２Ｂに示されるような基板を生じる。誇張された空孔が本発明の利点を図示するために２４に示される。この工程の実施態様の変形において、配線フィチャーは図２Ｂに示される埋め込まれたフィチャーを生じるために無電解銅堆積によって埋め込まれる。陽極溶解あるいは化学エッチは図２Ｃに示されるような銅のない側壁２６をもつ基板を生じるために塊、フィチャーの頂部部分、そして側壁の頂部部分から銅を除去するために使用される。この工程で２４のような欠陥は削除される。無電解銅堆積は図２Ｄに示されるように底面上げ埋め込みを達成するために続く。この工程の実施態様の変形において、配線フィチャーは図２Ｄに示される埋め込まれたフィチャーを生じるために電解銅堆積によって埋め込まれる。それから作業片は図２Ｅに示されるように銅金属被覆が誘電体の部分で平坦である金属被覆された配線フィチャーを生じるため焼鈍及び化学機械研磨（ＣＭＰ）の従来の仕上げ操作に従わされる。
さらに他の実施態様が図３Ａから３Ｄに図示される。図３Ａは配線フィチャーの底面および側壁そして誘電体の頂部部分の表面上に位置する銅シード３２のような金属シードされた半導体配線基板３示す。陽極溶解および／あるいは化学エッチングは誘電体３０からシード層３２の部分そして側壁から全てのシード層３４を実質的に除去するために適用され、このようにして図３Ｂに示されるように裸の壁３６を現す。シード層は基板上部の塊から除去されず、そして銅シードはフィチャーの底面に残留する（銅シードはフィチャーの側壁上よりも底面上で典型的に厚いから）。その後、無電解堆積が図３Ｃに示されるような基板を生じるために実施される。基板頂部の銅の厚みはこの無電解堆積によって成長する。この工程実施態様の変形において、配線フィチャーは図３Ｃに示される埋め込まれたフィチャーを生じるため銅電解堆積によって堆積される。それから作業片は銅金属被覆が図３Ｄに示されるように銅金属被覆が誘電体の部分で平坦である金属被覆された配線フィチャーを生じるため焼鈍および化学機械研磨（ＣＭＰ）に従わされる。
図４に移って、図３の実施態様におけるようなこの実施態様において、電解堆積は実施されない。図４Ａは配線フィチャー内および誘電体層４０の頂部部分表面上に位置する銅シード４２のような金属シードされた半導体配線基板４を示す。陽極溶解は銅シードされた側壁４４を含む銅シード４２をともなう誘電体４０の基板４上で実施される。図４Ａに示される基板と図４Ｂに示される基板の間で、陽極溶解が適用されそして側壁上の最も薄いシードが最初に削除され裸の側壁４６を現す。陽極溶解は続き、頂部の過剰分は除去されるけれども、しかしフィチャー底面のシードは残留する。これは側壁４６からの銅削除がフィチャーの底面への電流を中断し、かくして底面からのさらなる溶解を中止することである。代わりとして、基板４が図４Ｂに示される基板を達成するために化学エッチングされる。それから無電解銅堆積は図４Ｂに描かれる基板と図４Ｃに描かれる基板に間で実施され、配線フィチャーは図４Ｃに示される埋め込まれたフィチャーを生じる。この工程実施態様の変形において、配線フィチャーは図４Ｃに示される埋め込まれたフィチャーを生じるため電解銅堆積によって埋め込まれる。それから作業片は銅金属被覆が図４Ｄに示されるように誘電体の部分で平坦である金属被覆された配線フィチャーを生じるため焼鈍および化学機械研磨（ＣＭＰ）の従来の仕上げ操作に従わされる。
これらの実施態様のそれぞれの共通の観点はフィチャーの底面上の金属をもちそして金属を基本的にその上にもたない側壁の部分からなる輪郭をもつフィチャーに最初の銅堆積を形成することを含むことである。これは図１Ｃおよび２Ｃによってそして図３Ｂおよび４Ｂによって描かれる。
本発明の他の実施態様の工程段階は図５Ａから５Ｄに図示される。図５Ａに示されるような銅シードされた基板５のような金属シードされた半導体配線フィチャーは誘電体５０そして銅シード５２をもつものが採用される。銅は図５Ｂに示される基板を生じるために電解的に堆積され、そこには基板の底面、側壁５４、そして頂部に付加的な銅がある。電解銅堆積はフィチャーアスペクト比を減らす。それから無電解堆積は図５Ｃに示すように底面上げ埋め込みを完成するために使用される。無電解堆積はまた頂部表面上に銅を堆積する。それから作業片は図５Ｄに示すように銅金属被覆が誘電体の部分で平坦である金属被覆された配線フィチャーを生じるため焼鈍および化学機械研磨（ＣＭＰ）の従来の仕上げ操作に従わされる。
代わりの工程はルテニウム（Ｒｕ）層、イリジウム層、あるいはコバルト層のような銅と濡れることのできる金属そして順応しない気相堆積銅との順応する堆積の観点を組み合わせる。望ましい実施態様において、ルテニウムのような銅と濡れる金属が全体および局部の導電度の両方を達成するためにトレンチおよび／あるいはビアをもつウエハーのＴａ／ＴａＮ障壁表面上に堆積される。接着層として働くルテニウムはまた引き続く銅堆積で半導体基板への銅の接着を大きく改善する。銅濡れできる金属は従来技術によって堆積される。例えばルテニウムは物理的気相堆積法（ＰＶＤ）、プラズマ強調物理的気相堆積法（ＰＥ−ＰＶＤ）、化学的気相堆積法（ＣＶＤ）、プラズマ強調化学的気相堆積法（ＰＥ−ＣＶＤ）、原子層堆積法（ＡＬＤ）、無電解堆積法、あるいは電解堆積法のような公知の方法によって配線フィチャーの底面そして側面に堆積される。銅濡れできる金属層は約１ｎｍと約５０ｎｍの間の厚み、さらに典型的に約２ｎｍと約１０ｎｍの間の厚みに堆積される。
銅濡れできる金属層の堆積の後、小さい厚みの銅シード層が基板の塊上に物理的気相堆積法、化学的気相堆積法、原子層堆積法、電解銅堆積法、あるいは無電解銅堆積法によって堆積される。望ましい実施態様において、銅シード堆積は物理的気相堆積法によって堆積される。銅シード層は小さい厚みをもちそして約１ｎｍと約５０ｎｍの間の厚み、さらに典型的に約２ｎｍと約５ｎｍの厚みに通常堆積される。その後、銅はフィチャーおよび上部の被覆の埋め込みを完成するために電解的に堆積される。図６はフィチャー内および頂部上にルテニウム層をもち、その上にＰＶＤ堆積銅層をもつ基板を示す。ルテニウム層はフィチャー内に完全な被覆を提供する。ＰＶＤ堆積銅はフィチャー内に埋め込みせず頂部上に完全な被覆を提供する。特に小さいフィチャー寸法、例えば、３２ｎｍおよびそれ以下で、ＰＶＤ堆積銅は空孔および他の欠陥を導くオーバーハングそして制約された側壁被覆の問題を蒙る。ＡＬＤ、ＣＶＤ、無電解法、あるいは電解法によって堆積されたルテニウムシードはその順応する被覆がオーバーハングを生ぜずそしてフィチャー内の均一の被覆を提供するのでこれらの問題に打ち勝つ。しかしフィチャー内と同様に頂部部分上で全く薄いルテニウムシードは、続く頂部部分上の電解堆積によって全体的な均一性を達成するために要求される全体的な導電性を支えるために十分薄く、すなわちウエハースケールである。ルテニウム上に直接のダマシン銅メッキによって底面上げ埋め込みを達成することは非常にしばしば共形の銅成長を導くため困難である。本発明の頂部部分の銅シード層堆積はこれらの問題に打ち勝つ。ＰＶＤ銅層はまた酸化の傾向のあるルテニウムに対して酸化防止の手段を提供するので、それ故シード層のより永い経過時間、すなわち放置寿命、に対して工程の柔軟性を提供する。結果として、連続するダマシン銅電解堆積は頂部部分上にＰＶＤ銅層の良好な導電性によってそしてフィチャー内の連続するルテニウム層によって良好な全体の均一性を達成する。
発明を詳細に記述したので、修正および変形は付帯の特許の請求範囲に定義された範囲の逸脱なく可能であることは明らかである。
次の制限のない実施例はさらに本発明を説明する。
（実施例１．トレンチの銅金属被覆）
図１Ａから１Ｅと関連して記述された工程が行われそしてＳＥＭ像が工程の種々の箇所で取得された。図７は電解銅部分埋め込みの後取得され、そしてダマシン銅堆積が側壁および頂部部分上で制限された量の成長をもち底面で最も薄いことを示している。これはＷｅｓｔ Ｈａｖｅｎ、 ＣｏｎｎｅｃｔｉｃｕｔのＥｎｔｈｏｎ Ｉｎｃ．から利用できるＶｉａＦｏｒｍ（登録商標）ＬＡ Ｍａｋｅｕｐ化学薬品、６ｍＬ／ＬのＶｉａＦｏｒｍ（登録商標）Ｅｘｔｒｅａｍ促進剤および２ｍＬ／ＬのＶｉａＦｏｒｍ（登録商標）Ｅｘｔｒｅｍｅ抑制剤で１０ｍＡ／ｃｍ２の電流密度で３０秒間実施された。図１Ｃに示される基板を達成するための化学エッチング段階はそれから図８のＳＥＭ像に示される作業片を生じるため飽和（ＮＨ４）２ＣＯ３中に２０分間の浸漬によって実施された。全ての銅は側壁および頂部部分から除去されそして残留の銅はフィチャーの底面に残留された。図９は図１Ｄに示される無電解銅底面上げ埋め込み段階の結果を示すＳＥＭ像である。無電解銅は底面でのみ適当な開始表面があり、そして側面が活性でないので底面から上方向へ堆積する。
本発明あるいは望ましい実施態様（ｓ）の要素を導入するとき、冠詞“ａ”、“ａｎ”、“ｔｈｅ”および“ｓａｉｄ”は一つあるいはそれ以上の要素があることを意味している。例えば、前述の説明および次の特許請求項が“ａｎ”に関連することは一つあるいはそれ以上の関連することがあることを意味している。用語“からなる（ｃｏｍｐｒｉｓｉｎｇ）”、“含んでいる（ｉｎｃｌｕｄｉｎｇ）”、および“もっている（ｈａｖｉｎｇ）”は包含する（ｉｎｃｌｕｓｉｖｅ）を意図しそしてリストに挙げた要素よりも他の付加的要素があることを意味している。
種々の変型が本発明の範囲を逸脱することなく上述でなされているので、上述説明に含まれるそして付属する図面に示される全ての事柄は実証を説明しそして制約の意図はないことを意味している。本発明の範囲は付帯する特許請求範囲に定義されそして上述実施態様の修正は本発明の範囲を逸脱しないでなされる。
１、３、４ 半導体配線基板
２ 電解デバイス基板
５ 銅シードされた基板
１０、２０、３０、４０、５０ 誘電体
１２、２２、３２、４２、５２ 銅シード
１４、２６、４４、４６、５４ 側壁
２４ 空孔
３２、３４ シード層
３６ 裸の壁

Claims (53)

  1. 銅で電気配線フィチャーを金属被覆するための方法で、電気配線フィチャーは半導体集積回路デバイス基板上の誘電体層内に位置され、そこでは誘電体材料は頂部部分表面をもちそして電気配線フィチャーは底面、深さを有する側壁そして開口部寸法を有する頂部開口部をもち：
    電気配線フィチャー内に電気配線フィチャーの底面上および基本的にその上に銅金属をもたない側壁の部分上に堆積される銅金属からなる最初の金属輪郭を形成すること；そして
    銅で電気配線フィチャーを金属被覆するためそこに最初の金属輪郭をもつ電気配線フィチャーを埋め込むこと；
    からなる方法。
  2. 開口部寸法が約１０ｎｍと約５００ｎｍの間である請求項１の方法。
  3. 深さが約２０００ｎｍと約２００ｎｍの間である請求項１の方法。
  4. 電気配線フィチャーが無電解堆積銅で配線フィチャーを金属被覆するため基板を無電解銅堆積組成と接触することにより銅で埋め込まれる請求項１から請求項３のいずれか１項の方法。
  5. 電気配線フィチャーが無電解堆積銅で配線フィチャーを金属被覆するため基板を無電解銅堆積組成と接触しそして外部電子源を供給することにより銅で埋め込まれる請求項１から請求項３のいずれか１項の方法。
  6. 最初の金属輪郭が：
    配線フィチャーの底面および側壁上に銅シード層を堆積すること；そして
    電気配線フィチャーの底面上そして基本的にその上に銅金属をもたない側壁の部分上に堆積銅金属からなる最初の金属輪郭を形成するため少なくともシード層の一部分を溶解すること；
    によって形成される請求項１から請求項３のいずれか１項の方法。
  7. シード層が化学的気相堆積法、物理的気相堆積法、無電解銅堆積法、電解銅堆積法、あるいはこれらの方法の組み合わせによって堆積される請求項６の方法。
  8. シード層が化学的気相堆積法あるいは物理的気相堆積法によって堆積される請求項６の方法。
  9. 少なくとも銅シード層の一部分が陽極溶解によって溶解される請求項６の方法。
  10. 少なくとも銅シード層の一部分が化学エッチングによって溶解される請求項６の方法。
  11. 電気配線フィチャーが無電解堆積銅で配線フィチャーを金属被覆するため基板を無電解銅堆積組成と接触することにより銅で埋め込まれる請求項６の方法。
  12. 電気配線フィチャーが電解堆積銅で配線フィチャーを金属被覆するため基板を電解銅堆積組成と接触しそして外部源電子を供給することにより銅で埋め込まれる請求項６の方法。
  13. 最初の金属輪郭が：
    配線フィチャーの底面および側壁上に銅シード層を堆積すること；
    銅金属で少なくとも部分的に配線フィチャーを埋め込むためシード層をもつ基板を電解銅堆積組成と接触しそして外部電子源を供給すること；
    電気配線フィチャーの底面上そして基本的にその上に銅金属をもたない側壁の部分上に堆積銅金属からなる最初の金属輪郭を形成するため少なくとも電解堆積銅の一部分を溶解すること；
    によって形成される請求項１から請求項３のいずれか１項の方法。
  14. 銅シード層が化学的気相堆積法あるいは物理的気相堆積法によって堆積される請求項１３の方法。
  15. 少なくとも電解堆積銅の一部分が陽極溶解によって溶解される請求項１３の方法。
  16. 少なくとも電解堆積銅の一部分が化学エッチングによって溶解される請求項１３の方法。
  17. 電気配線フィチャーが無電解堆積銅で配線フィチャーを金属被覆するため基板を無電解銅堆積組成と接触させることにより銅で埋め込まれる請求項１３の方法。
  18. 電気配線フィチャーが電解堆積銅で配線フィチャーを金属被覆するため基板を電解銅堆積組成と接触しそして外部源電子を供給することにより銅で埋め込まれる請求項１３の方法。
  19. 最初の金属輪郭が：
    配線フィチャーの底面および側壁上に銅シード層を堆積すること；
    銅金属で配線フィチャーを少なくとも部分的に埋め込むため銅シード層をもつ基板を無電解銅堆積組成と接触すること；
    電気配線フィチャーの底面上そして基本的にその上に銅金属をもたない側壁の部分上に堆積銅金属からなる最初の金属輪郭を形成するため少なくとも無電解堆積銅の一部分を溶解すること；
    によって形成される請求項１から請求項３のいずれか１項の方法。
  20. 銅シード層が化学的気相堆積法あるいは物理的気相堆積法によって堆積される請求項１９の方法。
  21. 少なくとも無電解堆積銅の一部分が陽極溶解によって溶解される請求項１９の方法。
  22. 少なくとも無電解堆積銅の一部分が化学エッチングによって溶解される請求項１９の方法。
  23. 電気配線フィチャーが無電解堆積銅で配線フィチャーを金属被覆するため基板を無電解銅堆積組成と接触させることにより銅で埋め込まれる請求項１９の方法。
  24. 電気配線フィチャーが電解堆積銅で配線フィチャーを金属被覆するため基板を電解銅堆積組成と接触しそして外部源電子を供給することにより銅で埋め込まれる請求項１９の方法。
  25. 誘電体材料内に底面、側壁、そして頂点開口部を有する電気配線フィチャーをもつ半導体集積回路デバイス基板上の銅をめっきするための方法で：
    フィチャーの底面上および実質的にその上に銅金属をもたない側壁の部分上に銅金属からなる輪郭をもつフィチャー内に最初の金属堆積を形成すること；そして
    銅でフィチャーを埋め込むため最初の金属堆積上に銅を無電解堆積すること；
    からなる方法。
  26. 開口部寸法が約１０ｎｍと約５００ｎｍの間である請求項２５の方法
  27. 深さが約２０００ｎｍから約２００ｎｍの間である請求項２５の方法。
  28. 最初の金属輪郭が：
    配線フィチャーの底面および側壁上に銅シード層を堆積すること；
    電気配線フィチャーの底面上そして基本的にその上に銅金属をもたない側壁の部分上に堆積銅金属からなる最初の金属輪郭を形成するため少なくとも銅シード層の一部分を溶解すること；
    によって形成される請求項２５から請求項２７のいずれか１項の方法。
  29. シード層が化学的気相堆積法、物理的気相堆積法、無電解銅堆積法、電解銅堆積法、あるいはこれらの方法の組み合わせによって堆積される請求項２８の方法。
  30. シード層が化学的気相堆積法あるいは物理的気相堆積法によって堆積される請求項２８の方法。
  31. 少なくともシード層の一部分が陽極溶解によって溶解される請求項２８の方法。
  32. 少なくともシード層の一部分が化学エッチングによって溶解される請求項２８の方法。
  33. 輪郭が：
    配線フィチャーの底面および側壁上に銅シード層を堆積すること；
    銅金属で少なくとも部分的に配線フィチャーを埋め込むため銅シード層をもつ基板を電解銅堆積組成と接触しそして外部電子源を供給すること；
    電気配線フィチャーの底面上そして基本的にその上に銅金属をもたない側壁の部分上に堆積金属銅からなる最初の金属輪郭を形成するため少なくともシード層の一部分を溶解すること；
    によって形成される請求項２５から請求項２７のいずれか１項の方法。
  34. 銅シード層が化学的気相堆積法あるいは物理的気相堆積法によって堆積される請求項３３の方法。
  35. 少なくともシードの一部分が陽極溶解によって溶解される請求項３３の方法。
  36. 少なくともシードの一部分が化学エッチングによって溶解される請求項３３の方法。
  37. 埋め込まれた電気配線フィチャーを焼鈍することからさらになる請求項３３の方法。
  38. 銅で電気配線フィチャーを金属被覆するための方法で、電気配線フィチャーは半導体集積回路デバイス基板上の誘電体層内に位置され、そこでは誘電体材料は頂部部分表面をもちそして電気配線フィチャーは底面、深さを有する側壁そして開口部寸法を有する頂部開口部をもち：
    銅シード層を配線フィチャーの底面そして側面上に堆積すること；
    フィチャーを少なくとも部分的に電解堆積銅で埋め込むため銅シード層をもつ電気配線フィチャーを電解銅堆積組成と接触しそして外部電子源を供給すること；そして
    電気配線フィチャーを金属被覆するため電解堆積銅金属をもつ電気配線フィチャーを無電解銅堆積組成と接触すること；
    からなる方法。
  39. 開口部寸法が約１０ｎｍと約５００ｎｍの間である請求項３８の方法
  40. 深さが約２０００ｎｍから約２００ｎｍの間である請求項３８の方法。
  41. シード層が銅金属からなりそしてシード層が化学的気相堆積法、物理的気相堆積法、無電解銅堆積法、電解銅堆積法、あるいはこれらの方法の組み合わせによって堆積される請求項３８から請求項４０のいずれか１項の方法。
  42. シード層が銅金属からなりそしてシード層が化学的気相堆積法あるいは物理的気相堆積法によって堆積される請求項３８から請求項４０のいずれか１項の方法。
  43. 銅で電気配線フィチャーを金属被覆するための方法で、電気配線フィチャーは半導体集積回路デバイス基板上の誘電体材料内に位置され、そこでは誘電体材料は頂部部分表面をもちそして電気配線フィチャーは底面、深さを有する側壁そして開口部寸法を有する頂部開口部をもち：
    電気配線フィチャーの底面および側壁上に銅濡れ性金属からなる堆積を形成すること；
    頂部部分表面上に銅ベースの堆積を形成すること；そして
    銅でフィチャーを埋め込むため銅濡れ性金属からなる堆積上に銅を堆積すること；
    からからなる方法。
  44. 銅濡れ性金属がルテニウム、イリジウム、そしてコバルトからなるグループから選ばれる請求項４３の方法。
  45. 開口部寸法が約１０ｎｍと約５００ｎｍの間である請求項４３の方法
  46. 深さが約２０００ｎｍから約２００ｎｍの間である請求項４３の方法。
  47. 銅濡れ性金属が約１ｎｍと約５０ｎｍの間の厚みに堆積される請求項４３から請求項４６のいずれか１項の方法。
  48. 銅ベースの堆積が物理的気相堆積法あるいは化学的気相堆積法によって堆積される請求項４３から請求項４６のいずれか１項の方法。
  49. 銅ベースの堆積が物理的気相堆積法によって堆積される請求項４３から請求項４６のいずれか１項の方法。
  50. 銅ベース堆積が約１ｎｍと約５０ｎｍの間の厚みで堆積される請求項４３から請求項４６のいずれか１項の方法。
  51. 電気配線フィチャーが無電解堆積銅で配線フィチャーを金属被覆するため無電解銅堆積組成で基板を接触することにより銅で埋め込まれる請求項４３から請求項４６のいずれか１項の方法。
  52. 電気配線フィチャーが電解堆積銅で配線フィチャーを金属被覆するため電解銅堆積組成で基板を接触しそして外部電子源を供給することにより銅で埋め込まれる請求項４６から請求項４９のいずれか１項の方法。
  53. 頂部部分表面をもつ半導体集積回路デバイス基板そして誘電体材料内に底面、側壁、そして頂部開口部をもつ電気配線フィチャー上に銅をめっきする方法であって：
    フィチャー内にルテニウムベースの堆積を形成すること；
    頂部部分表面上に銅ベースの堆積を形成すること；そして
    銅でフィチャーを埋め込むためにルテニウムベースの堆積上に銅を堆積すること；
    からなる方法。
JP2009533508A 2006-10-17 2007-10-17 超小型電子デバイスの製造におけるフィチャーを埋め込むための銅堆積 Pending JP2010507263A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US82979706P 2006-10-17 2006-10-17
US88723307P 2007-01-30 2007-01-30
PCT/US2007/081671 WO2008049019A2 (en) 2006-10-17 2007-10-17 Copper deposition for filling features in manufacture of microelectronic devices

Publications (1)

Publication Number Publication Date
JP2010507263A true JP2010507263A (ja) 2010-03-04

Family

ID=39314821

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009533508A Pending JP2010507263A (ja) 2006-10-17 2007-10-17 超小型電子デバイスの製造におけるフィチャーを埋め込むための銅堆積

Country Status (3)

Country Link
US (1) US7968455B2 (ja)
JP (1) JP2010507263A (ja)
WO (1) WO2008049019A2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010040771A (ja) * 2008-08-05 2010-02-18 Rohm Co Ltd 半導体装置の製造方法
JP2011029255A (ja) * 2009-07-22 2011-02-10 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
JP2012092366A (ja) * 2010-10-25 2012-05-17 Imec 銅の電着方法
KR20150000846A (ko) * 2013-06-25 2015-01-05 램 리써치 코포레이션 억제제를 사용하는 무전해 구리 퇴적
KR20150136066A (ko) * 2013-03-27 2015-12-04 아토테크더치랜드게엠베하 무전해 구리 도금 용액

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5493096B2 (ja) * 2009-08-06 2014-05-14 富士通セミコンダクター株式会社 半導体装置の製造方法
US8076241B2 (en) * 2009-09-30 2011-12-13 Tokyo Electron Limited Methods for multi-step copper plating on a continuous ruthenium film in recessed features
US8946087B2 (en) * 2012-02-02 2015-02-03 Lam Research Corporation Electroless copper deposition
US8517769B1 (en) 2012-03-16 2013-08-27 Globalfoundries Inc. Methods of forming copper-based conductive structures on an integrated circuit device
US20140103534A1 (en) * 2012-04-26 2014-04-17 Applied Materials, Inc. Electrochemical deposition on a workpiece having high sheet resistance
US10665503B2 (en) * 2012-04-26 2020-05-26 Applied Materials, Inc. Semiconductor reflow processing for feature fill
US8673766B2 (en) 2012-05-21 2014-03-18 Globalfoundries Inc. Methods of forming copper-based conductive structures by forming a copper-based seed layer having an as-deposited thickness profile and thereafter performing an etching process and electroless copper deposition
US9243339B2 (en) 2012-05-25 2016-01-26 Trevor Pearson Additives for producing copper electrodeposits having low oxygen content
US9054109B2 (en) 2012-05-29 2015-06-09 International Business Machines Corporation Corrosion/etching protection in integration circuit fabrications
US8791005B2 (en) 2012-06-18 2014-07-29 International Business Machines Corporation Sidewalls of electroplated copper interconnects
US8691689B1 (en) * 2012-11-30 2014-04-08 Globalfoundries Inc. Methods for fabricating integrated circuits having low resistance device contacts
US9087881B2 (en) * 2013-03-05 2015-07-21 Globalfoundries Inc. Electroless fill of trench in semiconductor structure
US9136166B2 (en) * 2013-03-08 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and methods of making same
FR3013995A1 (fr) * 2013-11-29 2015-06-05 Commissariat Energie Atomique Procede ameliore de metallisation d'un materiau poreux
CN105097652B (zh) * 2014-05-07 2018-12-21 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN105448693A (zh) * 2014-09-30 2016-03-30 中芯国际集成电路制造(上海)有限公司 钨电极的形成方法
US20160145745A1 (en) * 2014-11-24 2016-05-26 Rohm And Haas Electronic Materials Llc Formaldehyde-free electroless metal plating compositions and methods
US20160348245A1 (en) * 2015-05-28 2016-12-01 Macdermid, Incorporated Method of Pretreatment for Electroless Plating
US9711449B2 (en) * 2015-06-05 2017-07-18 Tokyo Electron Limited Ruthenium metal feature fill for interconnects
KR102605619B1 (ko) 2019-07-17 2023-11-23 삼성전자주식회사 기판 관통 비아들을 포함하는 반도체 소자 및 그 제조 방법
EP4288999A1 (en) 2021-02-08 2023-12-13 MacDermid Enthone Inc. Method and wet chemical compositions for diffusion barrier formation

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19821781C2 (de) * 1997-05-15 2002-07-18 Toyoda Gosei Kk Beschichtungsverfahren und Beschichtungsgerät zur Herstellung dreidimensionaler Metallgegenstände
US6565729B2 (en) * 1998-03-20 2003-05-20 Semitool, Inc. Method for electrochemically depositing metal on a semiconductor workpiece
US6399479B1 (en) * 1999-08-30 2002-06-04 Applied Materials, Inc. Processes to improve electroplating fill
US6610596B1 (en) * 1999-09-15 2003-08-26 Samsung Electronics Co., Ltd. Method of forming metal interconnection using plating and semiconductor device manufactured by the method
US6713373B1 (en) * 2002-02-05 2004-03-30 Novellus Systems, Inc. Method for obtaining adhesion for device manufacture
US20040149584A1 (en) * 2002-12-27 2004-08-05 Mizuki Nagai Plating method
US6897152B2 (en) * 2003-02-05 2005-05-24 Enthone Inc. Copper bath composition for electroless and/or electrolytic filling of vias and trenches for integrated circuit fabrication
US20060014378A1 (en) 2004-07-14 2006-01-19 Sanjeev Aggarwal System and method to form improved seed layer
TW200632147A (ja) * 2004-11-12 2006-09-16
US20060251872A1 (en) * 2005-05-05 2006-11-09 Wang Jenn Y Conductive barrier layer, especially an alloy of ruthenium and tantalum and sputter deposition thereof
WO2008013516A2 (en) * 2005-05-13 2008-01-31 Cambrios Technologies Corp. Seed layers, cap layers, and thin films and methods of making thereof

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010040771A (ja) * 2008-08-05 2010-02-18 Rohm Co Ltd 半導体装置の製造方法
JP2011029255A (ja) * 2009-07-22 2011-02-10 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
JP2012092366A (ja) * 2010-10-25 2012-05-17 Imec 銅の電着方法
KR20150136066A (ko) * 2013-03-27 2015-12-04 아토테크더치랜드게엠베하 무전해 구리 도금 용액
JP2016516902A (ja) * 2013-03-27 2016-06-09 アトテツク・ドイチユラント・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツングＡｔｏｔｅｃｈ Ｄｅｕｔｓｃｈｌａｎｄ ＧｍｂＨ 無電解銅めっき溶液
KR102162540B1 (ko) * 2013-03-27 2020-10-08 아토테크더치랜드게엠베하 무전해 구리 도금 용액
KR20150000846A (ko) * 2013-06-25 2015-01-05 램 리써치 코포레이션 억제제를 사용하는 무전해 구리 퇴적
KR102272015B1 (ko) 2013-06-25 2021-07-02 램 리써치 코포레이션 금속 충진된 피처들을 제공하는 방법

Also Published As

Publication number Publication date
WO2008049019A2 (en) 2008-04-24
US7968455B2 (en) 2011-06-28
WO2008049019A3 (en) 2008-07-03
US20100285660A1 (en) 2010-11-11

Similar Documents

Publication Publication Date Title
US7968455B2 (en) Copper deposition for filling features in manufacture of microelectronic devices
US8197662B1 (en) Deposit morphology of electroplated copper
US6806186B2 (en) Submicron metallization using electrochemical deposition
US6515368B1 (en) Semiconductor device with copper-filled via includes a copper-zinc/alloy film for reduced electromigration of copper
US5972192A (en) Pulse electroplating copper or copper alloys
US8138084B2 (en) Electroless Cu plating for enhanced self-forming barrier layers
US6811675B2 (en) Apparatus and method for electrolytically depositing copper on a semiconductor workpiece
US7998859B2 (en) Surface preparation process for damascene copper deposition
US6867136B2 (en) Method for electrochemically processing a workpiece
TWI225901B (en) Copper-plating solution, plating method and plating apparatus
JP5346215B2 (ja) 半導体デバイスの製造において直接銅めっきし、かつ充填して相互配線を形成するための方法及び組成物
CN108474129A (zh) 电镀硅穿孔的工艺和化学作用
US20040040857A1 (en) Apparatus and method for electrolytically depositing copper on a semiconductor workpiece
JP2003510846A (ja) 銅結線のシード層の処理方法および処理装置
KR20080100223A (ko) 마이크로 전자공학에서의 구리 전착
US20070184652A1 (en) Method for preparing a metal feature surface prior to electroless metal deposition
US20050045485A1 (en) Method to improve copper electrochemical deposition
US6936925B1 (en) Semiconductor device having copper lines with reduced electromigration using an electroplated interim copper-zinc alloy film on a copper surface
KR20030079745A (ko) 미세회로배선의 형성방법 및 장치
US20020090484A1 (en) Plating bath
US20130213816A1 (en) Incorporating High-Purity Copper Deposit As Smoothing Step After Direct On-Barrier Plating To Improve Quality Of Deposited Nucleation Metal In Microscale Features
JP2009065207A (ja) 集積回路チップ上の電気めっき相互接続構造
US20030146102A1 (en) Method for forming copper interconnects
JP2002285376A (ja) 電気めっき浴を準備する方法および関連した銅めっきプロセス
JP2005136433A (ja) 集積回路チップ上の電気めっき相互接続構造