TWI812759B - 積體電路裝置及其製造方法 - Google Patents

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Abstract

一種積體電路裝置包括基板、著陸墊以及貫通孔結構，所述著陸墊位於所述基板上，所述貫通孔結構穿過所述基板且連接至所述著陸墊。所述貫通孔結構可包括導電插塞、第一導電障壁層及第二導電障壁層，所述第一導電障壁層覆蓋所述導電插塞的側壁及下表面，所述第二導電障壁層覆蓋所述第一導電障壁層的側壁。

Description

積體電路裝置及其製造方法 [相關申請案的交叉參考]
本申請案主張在2018年7月19日在韓國智慧財產局提出申請的韓國專利申請案第10-2018-0084274號的優先權，所述韓國專利申請案的揭露內容以引用方式併入本案。
本揭露的示例性實施例是有關於一種積體電路裝置及其製造方法，且更具體而言，是有關於一種包括矽貫通孔(TSV)結構的積體電路裝置及其製造方法。
由於已開發出其中多個半導體晶片安裝於單個封裝中的三維封裝，因此可能需要使用矽貫通孔(through-silicon-via，TSV)結構的可靠連接結構，所述TSV結構延伸穿過基板或晶粒以形成垂直電性連接。
根據本發明概念的示例性實施例，一種積體電路裝置可包括基板、著陸墊(landing pad)及貫通孔結構，所述著陸墊位於所述基板上，所述貫通孔結構穿過所述基板。所述貫通孔結構可 連接至所述著陸墊。所述貫通孔結構可包括導電插塞、第一導電障壁層及第二導電障壁層，所述第一導電障壁層覆蓋所述導電插塞的側壁及下表面，所述第二導電障壁層覆蓋所述第一導電障壁層的側壁。
根據本發明概念的示例性實施例，一種積體電路裝置可包括基板、層間絕緣層、著陸墊以及貫通孔結構，所述層間絕緣層位於所述基板上，所述著陸墊位於所述層間絕緣層上。所述層間絕緣層及所述基板可界定穿透所述基板及所述層間絕緣層的貫通孔洞。所述貫通孔結構可位於所述貫通孔洞中且可連接至所述著陸墊。所述貫通孔結構可包括導電插塞、第一導電障壁層及第二導電障壁層，所述第一導電障壁層位於所述導電插塞的側壁及下表面上，所述第二導電障壁層位於所述第一導電障壁層的側壁上。
根據本發明概念的示例性實施例，一種積體電路裝置可包括基板、著陸墊及貫通孔結構，所述著陸墊位於所述基板上，所述貫通孔結構穿過所述基板且連接至所述著陸墊。所述貫通孔結構可包括導電插塞、第一導電障壁層、第二導電障壁層及通孔絕緣層，所述第一導電障壁層位於所述導電插塞的側壁及下表面上，所述第二導電障壁層位於所述第一導電障壁層的側壁上，所述通孔絕緣層位於所述第二導電障壁層的側壁上且與所述著陸墊間隔開。
100、100A、100B、100C、100D:積體電路裝置
110:基板
110F1:第一表面
110F2:第二表面
120:層間絕緣層
122:半導體裝置
124:配線結構
130:金屬間絕緣層
132:多層式配線結構
132W:配線線路
132P:配線通孔
134:著陸墊
134B:著陸墊障壁層
134BU、134WU:上表面
134W:著陸墊金屬層
142:第一接墊
144:鈍化層
144H:開口
146:凸塊結構
146P:柱
146S:焊料層
150、150A、150B、150C、150D:貫通孔結構
150EA、150EB:擴大部分
150H、150HA、150HB:貫通孔洞
150HS:台階部分
152、152A、152B:導電插塞
152AP:突出部分
152L:下表面
154、154A、154B、154C:第一導電障壁層
156、156A、156B、156C:第二導電障壁層
158、158A、158B:通孔絕緣層
159:金屬島
162:第二接墊
172:支撐基板
174:黏合層
200:半導體封裝
210:封裝基板
212:基板內部配線
214:連接端子
216:焊球
220:半導體晶片
222、232:矽貫通孔(TSV)單元
230:控制晶片
240:包封體
250:連接部件
CX2:部分
MCR:主單元區
PR1:第一周邊電路區
PR2:第二周邊電路區
t11、t11C、t12、t12C:厚度
TVR:貫通孔區
VD1:第一垂直距離
W11:上部寬度
W12:下部寬度
X、Y、Z:方向
圖1是示出根據示例性實施例的積體電路裝置的平面圖。
圖2是示出圖1所示主單元區MCR的一部分及貫通孔區TVR的一部分的剖視圖。
圖3是圖2所示部分CX2的放大圖。
圖4是示出根據示例性實施例的積體電路裝置的剖視圖。
圖5是示出根據示例性實施例的積體電路裝置的剖視圖。
圖6是示出根據示例性實施例的積體電路裝置的剖視圖。
圖7是示出根據示例性實施例的積體電路裝置的剖視圖。
圖8、圖9、圖10、圖11A、圖11B、圖12A、圖12B、圖13A、圖13B、圖14A、圖14B、圖15及圖16是示出根據示例性實施例的製造積體電路裝置的方法中的操作的剖視圖。
圖17是示出根據示例性實施例的半導體封裝的主要配置的剖視圖。
現將參照附圖更充分地闡述各種示例性實施例，在附圖中示出一些示例性實施例。然而，本發明概念可以諸多替代形式實施，且不應被視為僅限於本文所述示例性實施例。
圖1是示出根據示例性實施例的積體電路裝置100的平面圖。圖2是示出圖1所示主單元區MCR的一部分及貫通孔區TVR的一部分的剖視圖。圖3是圖2所示部分CX2的放大圖。
參照圖1至圖3，積體電路裝置100可包括基板110， 基板110包括多個主單元區MCR及貫通孔區TVR。
作為實例，在所述多個主單元區MCR中的每一者中可設置有多個記憶體單元。在主單元區MCR中的每一者的一側處可設置有第一周邊電路區PR1，且在主單元區MCR中的每一者的另一側處可設置有第二周邊電路區PR2。舉例而言，在第一周邊電路區PR1中可設置有列解碼器以連接至設置於主單元區MCR中的每一者中的記憶體單元，且在第二周邊電路區PR2中可設置有行解碼器以連接至設置於主單元區MCR中的每一者中的記憶體單元。在一些實施例中，在第一周邊電路區PR1及第二周邊電路區PR2中可設置有用於驅動記憶體單元的其他驅動裝置(例如控制邏輯電路、感測放大器及/或頁面緩衝器)。
在貫通孔區TVR中可設置有多個貫通孔結構150以穿過基板110。可藉由貫通孔結構150自外部端子接收訊號或者將訊號傳送至外部端子。
在一些實施例中，可對圖1所示主單元區MCR、第一周邊電路區PR1及第二周邊電路區PR2以及貫通孔區TVR的佈置進行修改。舉例而言，主單元區MCR可設置於基板110的中心區中，且第一周邊電路區PR1及第二周邊電路區PR2以及貫通孔區TVR可被設置成在平面圖中環繞主單元區MCR。
基板110可具有彼此相對的第一表面110F1與第二表面110F2。基板110可包括半導體基板，所述半導體基板包含矽、鍺、碳化矽、砷化鎵、砷化銦或磷化銦。在一些實施例中，基板110 可具有絕緣體上矽(silicon on insulator，SOI)結構。舉例而言，基板110可包括埋入式氧化物(buried oxide，BOX)層。在一些實施例中，基板110可包括各種隔離結構，例如淺溝渠隔離(shallow trench isolation，STI)結構。
在基板110的第一表面110F1上可設置有層間絕緣層120。層間絕緣層120可覆蓋多個半導體裝置122及配線結構124。所述多個半導體裝置122可包括記憶體裝置(例如動態隨機存取記憶體(dynamics random access memory，DRAM)、相變隨機存取記憶體(phase-change random access memory，PRAM)、快閃記憶體或電阻式隨機存取記憶體(resistive random access memory，ReRAM))、金屬氧化物半導體場效電晶體、系統大規模積體電路(system large scale integration，LSI)、影像感測器(例如互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)影像感測器(CMOS image sensor，CIS)、微機電系統(micro electro mechanical system，MEMS)、主動裝置及/或被動裝置。半導體裝置122可電性連接至配線結構124。包括層間絕緣層120以及被層間絕緣層120覆蓋的半導體裝置122及配線結構124可稱為前段(front-end-of-line，FEOL)結構。
在層間絕緣層120上可設置有金屬間絕緣層130。金屬間絕緣層130可覆蓋設置於層間絕緣層120上的多層式配線結構132。多層式配線結構132可包括多個配線線路132W及多個配線通孔132P。在一些實施例中，金屬間絕緣層130可具有多個絕緣 層的堆疊結構，且所述多個絕緣層中的每一者可覆蓋所述多個配線線路132W的部分及所述多個配線通孔132P的部分。包括金屬間絕緣層130及被金屬間絕緣層130覆蓋的多層式配線結構132的結構可稱為後段(back-end-of-line，BEOL)結構。
在層間絕緣層120上可設置有著陸墊134。著陸墊134的至少一部分可被金屬間絕緣層130覆蓋。著陸墊134可為設置於貫通孔區TVR中的多層式配線結構132的一部分。
參照圖3，著陸墊134可包括著陸墊金屬層134W及著陸墊障壁層134B。著陸墊障壁層134B可覆蓋著陸墊金屬層134W的上表面134WU及側壁。此處，著陸墊障壁層134B在水平方向(例如，X方向及Y方向)上延伸的相對表面中，著陸墊障壁層134B的更靠近層間絕緣層120或基板110的表面可稱為著陸墊障壁層134B的上表面134BU。另外，著陸墊金屬層134W的在水平方向(例如，X方向及Y方向)上延伸且面對層間絕緣層120的表面可稱為著陸墊金屬層134W的上表面134WU，且著陸墊金屬層134W的與著陸墊金屬層134W的上表面134WU相對的另一表面可稱為著陸墊金屬層134W的下表面。
在一些實施例中，著陸墊金屬層134W可包含Ni、Cu、Al、Au、W或其組合，但並非僅限於此。著陸墊障壁層134B可包含W、WN、WC、Ti、TiN、Ta、TaN、Ru、Co、Mn、WN、Ni或NiB中的至少一種，但並非僅限於此。
在金屬間絕緣層130上可設置有第一接墊142。在金屬 間絕緣層130上可設置有包括開口144H的鈍化層144，開口144H暴露出第一接墊142的下表面的至少一部分。第一接墊142可包含Al、Ni、Cu或其組合。鈍化層144可包含聚醯亞胺及/或氮化矽。
在第一接墊142上可設置有凸塊結構146。凸塊結構146可包括依序堆疊於第一接墊142上的柱146P及焊料層146S。舉例而言，柱146P可包含Cu、Ni或其合金，且焊料層146S可包含Sn、Ag、Pb、Au、Cu、B或其合金。
參照圖2，第一接墊142及凸塊結構146可設置於貫通孔區TVR中。在一些實施例中，第一接墊142及凸塊結構146可視需要進一步設置於主單元區MCR中。
貫通孔結構150可穿過基板110及層間絕緣層120以連接至著陸墊134。舉例而言，當基板110是矽基板時，貫通孔結構150可為矽貫通孔(TSV)結構。貫通孔結構150可包括導電插塞152、第一導電障壁層154、第二導電障壁層156及通孔絕緣層158。
貫通孔結構150可設置於穿過基板110及層間絕緣層120的貫通孔洞150H中。貫通孔洞150H可自基板110的第二表面110F2延伸至基板110的第一表面110F1並穿透層間絕緣層120。通孔絕緣層158、第二導電障壁層156、第一導電障壁層154及導電插塞152可依序設置於貫通孔洞150H的內側壁上。
導電插塞152可延伸穿過基板110及層間絕緣層120。導電插塞152的下表面152L可位於較層間絕緣層120的下表面低 的水平高度處(例如，導電插塞152的下表面152L可較層間絕緣層120的下表面更遠離基板110的第一表面110F1)。
在一些實施例中，導電插塞152可包含Cu、CuSn、CuMg、CuNi、CuZn、CuPd、CuAu、CuRe、CuW、W或W合金，但並非僅限於此。舉例而言，導電插塞152可包含Al、Au、Be、Bi、Co、Cu、Hf、In、Mn、Mo、Ni、Pb、Pd、Pt、Rh、Re、Ru、Ta、Te、Ti、W、Zn及Zr中的至少一種且包括一或多個層的堆疊。
第一導電障壁層154可覆蓋導電插塞152的側壁及下表面152L。在一些實施例中，第一導電障壁層154可包括W、WN、WC、Ti、TiN、Ta、TaN、Ru、Co、Mn、WN、Ni或NiB中的至少一種。第一導電障壁層154可具有為約500埃至2000埃的厚度t11。
第二導電障壁層156可覆蓋第一導電障壁層154的側壁。第二導電障壁層156可不覆蓋第一導電障壁層154的下表面及下側壁。第一導電障壁層154的下表面及下側壁可接觸著陸墊金屬層134W。在一些實施例中，第二導電障壁層156可包含W、WN、WC、Ti、TiN、Ta、TaN、Ru、Co、Mn、WN、Ni或NiB中的至少一種。第二導電障壁層156可包含與第一導電障壁層154相同的材料，但並非僅限於此。第二導電障壁層156可具有為約500埃至2000埃的厚度t12。
通孔絕緣層158可覆蓋第二導電障壁層156的側壁。通孔絕緣層158可用作絕緣間隔件以限制及/或防止貫通孔結構150 中所包含的導電材料(例如，導電插塞152以及第一導電障壁層154及第二導電障壁層156)直接接觸基板110。
通孔絕緣層158可包含氧化物、氮化物、碳、聚合物或其組合。舉例而言，可藉由化學氣相沈積(chemical vapor deposition，CVD)製程形成通孔絕緣層158。通孔絕緣層158可具有約500埃至3000埃的厚度。舉例而言，通孔絕緣層158可包含氧化矽。在一些實施例中，通孔絕緣層158可包含與層間絕緣層120不同的材料。
在基板110的第二表面110F2上可設置有第二接墊162以連接至貫通孔結構150。第二接墊162可包含Al、Ni、Cu或其組合。
參照圖3，通孔絕緣層158或第二導電障壁層156可不接觸著陸墊金屬層134W(或可與著陸墊金屬層134W間隔開)，但第一導電障壁層154可接觸著陸墊金屬層134W。
第一導電障壁層154的下表面可沿著垂直方向(例如，Z方向)位於距基板110的第一表面110F1第一垂直距離VD1處。第二導電障壁層156的下表面可沿著垂直方向(例如，Z方向)位於距基板110的第一表面110F1較第一垂直距離VD1小的第二垂直距離VD2處。
在貫通孔洞150H的底部處可形成台階部分150HS。舉例而言，台階部分150HS可由層間絕緣層120的一部分界定以及由通孔絕緣層158的最下表面及第二導電障壁層156的與通孔絕 緣層158的最下表面相鄰的側壁界定或者由第二導電障壁層156的最下表面及第一導電障壁層154的與第二導電障壁層156的最下表面相鄰的側壁界定。此可為藉由向下擴大貫通孔洞150H的多個蝕刻製程以依序形成通孔絕緣層158、第二導電障壁層156及第一導電障壁層154而獲得的結構。
在一些實施例中，為形成貫通孔結構150，在首先在基板110的第一表面110F1上形成著陸墊134及金屬間絕緣層130之後，可執行形成貫通孔結構150的製程(例如，可執行通孔最後方法)。舉例而言，在基板110的第一表面110F1上形成所述多個半導體裝置122、配線結構124及層間絕緣層120之後，可在層間絕緣層120上形成著陸墊134、多層式配線結構132及金屬間絕緣層130，且接著可形成穿透基板110及層間絕緣層120的一部分(例如，自基板110的第二表面110F2延伸至層間絕緣層120中)的貫通孔洞150H。可在貫通孔洞150H的內表面上形成通孔絕緣層158，且接著可對貫通孔洞150H的底部上的通孔絕緣層158的一部分及層間絕緣層120進行蝕刻以暴露出著陸墊障壁層134B的上表面134BU以使貫通孔洞150H的底部可在貫通孔洞150H的深度方向上擴大。此後，可在具有通孔絕緣層158的貫通孔洞150H的內表面上形成第二導電障壁層156，且接著可對貫通孔洞150H的底部上的第二導電障壁層156的一部分以及著陸墊障壁層134B進行蝕刻以暴露出著陸墊金屬層134W的上表面134WU以使貫通孔洞150H的底部可在貫通孔洞150H的深度方向上進一步擴大。 接下來，可在具有通孔絕緣層158及第二導電障壁層156的貫通孔洞150H的內表面上形成第一導電障壁層154。
在根據比較例的貫通孔結構中，可省略第二導電障壁層156，且第一導電障壁層154的外側壁可被通孔絕緣層158及層間絕緣層120覆蓋。在此種情形中，當在貫通孔洞150H的底部上對著陸墊金屬層134W進行蝕刻時，自著陸墊金屬層134W蝕刻掉的金屬可能未在貫通孔洞150H中被移除而使金屬可容易地再沈積於貫通孔洞150H的內側壁上(例如，再沈積於層間絕緣層120及/或通孔絕緣層158上)。因此，層間絕緣層120及/或通孔絕緣層158可能被金屬污染，使得可能無法充分確保層間絕緣層120及/或通孔絕緣層158的絕緣特性。
然而，在根據示例性實施例的貫通孔結構150中，第二導電障壁層156可形成於貫通孔洞150H的內表面中以共形地覆蓋通孔絕緣層158及層間絕緣層120，且接著，可在貫通孔洞150H的底部處執行用於暴露出著陸墊金屬層134W的上表面134WU的蝕刻製程。當在貫通孔洞150H的底部處對著陸墊金屬層134W進行蝕刻時，第二導電障壁層156可用作保護層以覆蓋通孔絕緣層158的表面及層間絕緣層120的表面。因此，自著陸墊金屬層134W蝕刻掉的金屬可不再沈積於層間絕緣層120及/或通孔絕緣層158上而使層間絕緣層120及/或通孔絕緣層158可被隔離及/或防止層間絕緣層120及/或通孔絕緣層158被金屬污染。因此，積體電路裝置100的可靠性可得到增強。
圖4是示出根據示例性實施例的積體電路裝置100A的剖視圖，且圖4是與圖2所示部分CX2對應的放大圖。
參照圖4，貫通孔洞150HA可在基板110與層間絕緣層120之間的邊界區處具有擴大部分150EA。擴大部分150EA可被界定為基板110的圓形側壁與層間絕緣層120的圓形側壁之間的空間。貫通孔洞150HA的擴大部分150EA的寬度可大於貫通孔洞150HA的底表面的寬度。
在貫通孔洞150HA中可設置有貫通孔結構150A。具體而言，可在貫通孔洞150HA的內表面上對應於擴大部分150EA的側壁輪廓共形地設置通孔絕緣層158A，且可在具有通孔絕緣層158A的貫通孔洞150HA的內表面上對應於擴大部分150EA的側壁輪廓依序共形地設置第二導電障壁層156A及第一導電障壁層154A。導電插塞152A可包括與擴大部分150EA的側壁輪廓對應的突出部分152AP。
在一些實施例中，在形成貫通孔洞150HA的製程中，可以相對高的蝕刻速率對基板110與層間絕緣層120之間的邊界區處的貫通孔洞150HA的內表面上暴露出的基板110的一部分及層間絕緣層120的一部分進行蝕刻。
在一些實施例中，擴大部分150EA中的基板110的側壁及層間絕緣層120的側壁不限於圓形表面。舉例而言，擴大部分150EA中的基板110的側壁及層間絕緣層120的側壁可具有傾斜表面，所述傾斜表面以期望的(及/或作為另一選擇預定的)角度 傾斜。
圖5是示出根據示例性實施例的積體電路裝置100B的剖視圖，且圖5是與圖2所示部分CX2對應的放大圖。
參照圖5，貫通孔洞150HB可在基板110與層間絕緣層120之間的邊界區處具有擴大部分150EB。擴大部分150EB可被界定為基板110的圓形側壁與層間絕緣層120的在水平方向(例如，X方向或Y方向)上延伸的上表面之間的空間。貫通孔洞150HB的擴大部分150EB的寬度可大於貫通孔洞150HB的底表面的寬度。
可在貫通孔洞150HB中設置貫通孔結構150B。具體而言，可在貫通孔洞150HB的內表面上對應於擴大部分150EB的側壁輪廓共形地設置通孔絕緣層158B，且可在具有通孔絕緣層158B的貫通孔洞150HB的內表面上對應於擴大部分150EB的側壁輪廓依序共形地設置第二導電障壁層156B及第一導電障壁層154B。導電插塞152B可包括與擴大部分150EB的側壁輪廓對應的突出部分152BP。
在一些實施例中，貫通孔洞150HB可具有側壁及底部，所述側壁具有期望的(及/或作為另一選擇預定的)斜率，所述底部具有圓形輪廓。舉例而言，導電插塞152B的上部寬度W11(導電插塞152B的與基板110的遠離基板110的第一表面110F1的部分位於相同水平高度處的部分的寬度)可大於下部寬度W12(例如，導電插塞152B的與層間絕緣層120的下表面位於相同水平高 度處的另一部分的寬度)。
在一些實施例中，在形成貫通孔洞150HB的製程中，基板110的蝕刻速率可與層間絕緣層120的蝕刻速率不同。因此，當層間絕緣層120可在貫通孔洞150HB的底部處被蝕刻時，可以相對高的蝕刻速率對基板110的接觸層間絕緣層120的第一表面110F1進行蝕刻，由此形成具有不對稱形狀的擴大部分150EB。
圖6是示出根據示例性實施例的積體電路裝置100C的剖視圖，且圖6是與圖2所示部分CX2對應的放大圖。
參照圖6，貫通孔結構150C可包括導電插塞152、第一導電障壁層154C、第二導電障壁層156C及通孔絕緣層158。第二導電障壁層156C的厚度t12C可小於第一導電障壁層154C的厚度t11C。舉例而言，第一導電障壁層154C可具有為約500埃至2000埃的厚度t11C，且第二導電障壁層156C可具有為約500埃至1000埃的厚度t12C。
作為實例，第二導電障壁層156C可形成於貫通孔洞150H的內表面上以共形地覆蓋通孔絕緣層158及層間絕緣層120，且接著可執行貫通孔洞150H的底部的蝕刻製程以暴露出著陸墊金屬層134W的上表面134WU。當在貫通孔洞150H的底部處對著陸墊金屬層134W進行蝕刻時，自著陸墊金屬層134W蝕刻掉的金屬可不再沈積於層間絕緣層120及/或通孔絕緣層158上。因此，層間絕緣層120及/或通孔絕緣層158可被隔離及/或防止層間絕緣層120及/或通孔絕緣層158被金屬污染。另外，由於第二 導電障壁層156C的厚度t12C相對小，因此填充貫通孔洞150H的導電插塞152的體積可相對增大，且因此可減小導電插塞152的電阻。因此，積體電路裝置100C的可靠性可得到增強。
圖7是示出根據示例性實施例的積體電路裝置100D的剖視圖，且圖7是與圖2所示部分CX2對應的放大圖。
參照圖7，貫通孔結構150D可更包括第一導電障壁層154與第二導電障壁層156之間的金屬島159。金屬島159可包括由金屬形成的顆粒，或者可為藉由對由金屬形成的顆粒進行聚集而形成的材料層。在一些實施例中，金屬島159可彼此間隔開地設置以形成不連續層。在一些實施例中，金屬島159可為在第一導電障壁層154與第二導電障壁層156之間在垂直方向(例如，Z方向)上連續延伸的連續材料層。
在一些實施例中，金屬島159可包含與著陸墊金屬層134W相同的金屬。舉例而言，金屬島159可包含Ni、Cu、Al、Au、W或其組合，但並非僅限於此。
作為實例，第二導電障壁層156可形成於貫通孔洞150H的內表面上以共形地覆蓋通孔絕緣層158及層間絕緣層120，且接著可執行貫通孔洞150H的底部的蝕刻製程以暴露出著陸墊金屬層134W的上表面134WU。當在貫通孔洞150H的底部處對著陸墊金屬層134W進行蝕刻時，第二導電障壁層156可用作保護層以覆蓋層間絕緣層120的表面及通孔絕緣層158的表面，且自著陸墊金屬層134W蝕刻掉的金屬可再沈積或黏附至第二導電障壁 層156上以形成金屬島159。此後，第一導電障壁層154可形成於第二導電障壁層156上以覆蓋金屬島159。
根據示例性實施例，在貫通孔洞150H的底部處對著陸墊金屬層134W進行蝕刻的製程中，即使自著陸墊金屬層134W蝕刻的金屬再沈積於貫通孔洞150H的內表面上，第二導電障壁層156仍可用作保護層以覆蓋層間絕緣層120的表面及通孔絕緣層158的表面。金屬島159可再沈積於第二導電障壁層156上而非層間絕緣層120及通孔絕緣層158上。因此，可限制及/或防止層間絕緣層120及/或通孔絕緣層158的金屬污染，以使得積體電路裝置100D的可靠性可得到增強。
圖8、圖9、圖10、圖11A、圖11B、圖12A、圖12B、圖13A、圖13B、圖14A、圖14B、圖15及圖16是示出根據示例性實施例的製造積體電路裝置100D的方法中的操作的剖視圖。圖8、圖9、圖10、圖11A、圖12A、圖13A、圖14A、圖15及圖16是示出圖1所示主單元區MCR的一部分及貫通孔區TVR的一部分的剖視圖。圖11B、圖12B、圖13B及圖14B分別是圖11A、圖12A、圖13A及圖14A所示部分CX2的放大圖。
參照圖8，可在基板110的第一表面110F1上形成所述多個半導體裝置122及配線結構124。可在基板110上形成層間絕緣層120以覆蓋所述多個半導體裝置122及配線結構124。
可在層間絕緣層120上形成著陸墊134及多層式配線結構132，且接著可在層間絕緣層120上形成金屬間絕緣層130以覆 蓋著陸墊134及多層式配線結構132。
在一些實施例中，形成著陸墊134及多層配線結構132的製程可包括單鑲嵌製程或雙鑲嵌製程。舉例而言，可在層間絕緣層120上形成金屬間絕緣層130，且接著可將金屬間絕緣層130圖案化以在主單元區MCR中形成配線孔洞且在貫通孔區TVR中形成著陸墊孔洞。此後，可在著陸墊孔洞中形成著陸墊134且可在配線孔洞中形成配線線路132W。舉例而言，著陸墊134的形成可包括依序形成用於形成著陸墊障壁層134B的第一層及用於形成著陸墊金屬層134W的第二層以及對第一層及第二層進行平坦化直至暴露出金屬間絕緣層130，以使著陸墊障壁層134B及著陸墊金屬層134W留在著陸墊孔洞中。
在一些實施例中，著陸墊障壁層134B可由W、WN、WC、Ti、TiN、Ta、TaN、Ru、Co、Mn、WN、Ni或NiB形成，且可藉由CVD製程或物理氣相沈積(physical vapor deposition，PVD)製程形成。著陸墊金屬層134W可由Ni、Cu、Al、W或其組合形成，且可藉由電鍍製程形成。舉例而言，著陸墊金屬層134W的形成可包括在著陸墊障壁層134B上形成包含銅(Cu)的晶種層以及藉由電鍍製程自晶種層形成Cu層。
此後，可在著陸墊134及配線線路132W上重覆執行與形成著陸墊134的製程相似的製程以形成包括配線通孔132P及配線線路132W的多層式配線結構132。
可在金屬間絕緣層130上形成導電層，且接著可將導電 層圖案化以形成第一接墊142。第一接墊142可由Al、Ni、Cu或其組合形成。
可在金屬間絕緣層130上形成暴露出第一接墊142的一部分的鈍化層144。鈍化層144可由聚醯亞胺及/或氮化矽形成。
可在藉由鈍化層144暴露出的第一接墊142上形成電性連接至第一接墊142的凸塊結構146。凸塊結構146可包括柱146P及焊料層146S。柱146P可由Cu、Ni或其合金形成且可藉由電鍍製程形成。焊料層146S可由Sn、Ag、Pb、Au、Cu、B或其組合形成且可藉由依序執行電鍍製程及迴焊製程來形成。
參照圖9，可將支撐基板172結合至凸塊結構146及鈍化層144。可藉由黏合層174將支撐基板172結合至凸塊結構146及鈍化層144。可對基板110的第二表面110F2執行研磨製程，由此自基板110的第二表面110F2移除基板110的一部分的期望的(及/或作為另一選擇預定的)厚度。
可在基板110的第二表面110F2上形成遮罩圖案，且接著可使用遮罩圖案作為蝕刻遮罩對基板110進行蝕刻以形成貫通孔洞150H。貫通孔洞150H可穿透基板110且可延伸至層間絕緣層120中。
在一些實施例中，可藉由非等向性蝕刻製程或雷射鑽孔製程形成貫通孔洞150H。由於貫通孔洞150H未完全穿透層間絕緣層120，因此著陸墊134的上表面可不被貫通孔洞150H暴露出且可被層間絕緣層120覆蓋。
貫通孔洞150H可以各種寬度、深度或形狀形成。舉例而言，如圖9所示，貫通孔洞150H可被形成為具有垂直於基板110的第一表面110F1的側壁。在一些實施例中，在形成圖5所示貫通孔洞150HB的製程中，貫通孔洞150H的側壁可被形成為具有期望的(及/或作為另一選擇預定的)斜率以使貫通孔洞150HB的上部寬度可大於貫通孔洞150HB的下部寬度。在此種情形中，可形成參照圖5闡述的積體電路裝置100B。
另外，在形成圖5所示貫通孔洞150HB的製程中，當以不同的方式控制基板110的蝕刻條件及層間絕緣層120的蝕刻條件時，可在基板110與層間絕緣層120之間的邊界區處以相對高的蝕刻速率對基板110的一部分進行蝕刻以形成擴大部分150EB。在此種情形中，可形成參照圖5闡述的積體電路裝置100B。
在一些實施例中，在形成圖4所示貫通孔洞150HA的製程中，在基板110與層間絕緣層120之間的邊界區處，可以相對高的蝕刻速率對在貫通孔洞150HA的內表面上暴露出的基板110的一部分及層間絕緣層120的一部分進行蝕刻以形成擴大部分150EA。在此種情形中，可形成參照圖4闡述的積體電路裝置100A。
在形成貫通孔洞150H之後，可移除遮罩圖案。
參照圖10，可在基板110的第二表面110F2上形成通孔絕緣層158以覆蓋貫通孔洞150H的內表面。通孔絕緣層158可由氧化物、氮化物、碳化物、聚合物或其組合形成。舉例而言，可 藉由CVD製程形成通孔絕緣層158。通孔絕緣層158可具有約500埃至3000埃的厚度。舉例而言，通孔絕緣層158可由藉由低大氣壓CVD製程形成的氧化矽層形成。
參照圖11A及圖11B，可對貫通孔洞150H的底部處的通孔絕緣層158及層間絕緣層120進行蝕刻以使貫通孔洞150H向下擴大。此時，著陸墊障壁層134B可用作蝕刻停止層，且因此被著陸墊障壁層134B覆蓋的著陸墊金屬層134W的上表面134WU可不被貫通孔洞150H暴露出。
參照圖12A及圖12B，可在具有通孔絕緣層158的貫通孔洞150H的內表面上形成第二導電障壁層156。第二導電障壁層156可由WN、WC、Ti、TiN、Ta、TaN、Ru、Co、Mn、WN、Ni或NiB形成且可藉由PVD製程、電鍍製程或無電鍍覆製程形成。第二導電障壁層156可具有為約500埃至2000埃的厚度(參見例如圖3所示t12)。
可共形地形成第二導電障壁層156以覆蓋在貫通孔洞150H的內表面上暴露出的通孔絕緣層158及層間絕緣層120的整個表面。第二導電障壁層156可共形地形成於貫通孔洞150H的底部處的層間絕緣層120及著陸墊障壁層134B上。
參照圖13A及圖13B，可對貫通孔洞150H的底部處的第二導電障壁層156及著陸墊障壁層134B進行蝕刻以暴露出著陸墊金屬層134W的上表面134WU，由此進一步向下擴大貫通孔洞150H。此時，可對著陸墊金屬層134W進行過度蝕刻以使得著陸 墊金屬層134W的上部部分的一部分可凹陷。因此，在貫通孔洞150H的底部處暴露出的著陸墊金屬層134W的一部分的上表面134WU可位於較著陸墊金屬層134W的未被貫通孔洞150H暴露出的另一部分的上表面134WU低的水平高度處。
在用於擴大貫通孔洞150H的蝕刻製程中，著陸墊金屬層134W的蝕刻顆粒可能不會被完全移除且可再沈積於貫通孔洞150H的內表面上。藉由再沈積蝕刻顆粒，可在第二導電障壁層156的側壁上形成金屬島159。舉例而言，當著陸墊金屬層134W包含Cu時，金屬島159可包括包含Cu的顆粒或者可為藉由對包含Cu的顆粒進行聚集而形成的材料層。在一些實施例中，金屬島159可彼此間隔開地設置以形成不連續層。在一些實施例中，金屬島159可為在垂直方向(例如，Z方向)上連續延伸的連續材料層。
在根據比較例的形成貫通孔結構的方法中，可省略第二導電障壁層156，且可在在貫通孔洞150H的內表面上暴露出通孔絕緣層158及層間絕緣層120的狀態中對著陸墊金屬層134W進行蝕刻。在此種情形中，在蝕刻製程中蝕刻的金屬顆粒可再沈積於貫通孔洞150H的側壁上(例如，再沈積於層間絕緣層120及/或通孔絕緣層158上)。因此，層間絕緣層120及/或通孔絕緣層158可能被金屬污染，以使得可能無法充分確保層間絕緣層120及/或通孔絕緣層158的絕緣特性。
然而，根據示例性實施例，在著陸墊金屬層134W的蝕刻製程中，第二導電障壁層156可覆蓋通孔絕緣層158的表面及 層間絕緣層120的表面，且因此通孔絕緣層158及層間絕緣層120可不在貫通孔洞150H的內表面上被暴露出。因此，在蝕刻製程中被移除的金屬顆粒可不再沈積於層間絕緣層120及/或通孔絕緣層158上，以使得層間絕緣層120及/或通孔絕緣層158可被隔離及/或防止層間絕緣層120及/或通孔絕緣層158被金屬污染。
參照圖14A及圖14B，可在具有通孔絕緣層158及第二導電障壁層156的貫通孔洞150H的內表面上形成第一導電障壁層154。第一導電障壁層154可由W、WN、WC、Ti、TiN、Ta、TaN、Ru、Co、Mn、WN、Ni或NiB形成，且可藉由PVD製程、電鍍製程或無電鍍覆製程形成。第一導電障壁層154可具有為約500埃至2000埃的厚度(參見例如圖3所示t11)。
可形成第一導電障壁層154以覆蓋第二導電障壁層156及金屬島159。因此，金屬島159可設置於第一導電障壁層154與第二導電障壁層156之間。
參照圖15，可在第一導電障壁層154上形成導電插塞152以填充貫通孔洞150H。導電插塞152可由Cu、CuSn、CuMg、CuNi、CuZn、CuPd、CuAu、CuRe、CuW、W或W合金形成，且可藉由電鍍製程形成。舉例而言，為形成導電插塞152，可在第一導電障壁層154的表面上形成金屬晶種層，且接著可藉由電鍍製程自金屬晶種層形成金屬層以使導電插塞152可形成於第一導電障壁層154上以填充貫通孔洞150H。金屬晶種層可由Cu、Cu合金、Co、Ni、Ru、Co/Cu或Ru/Cu形成，且可藉由PVD製程形成。 電鍍製程可在約10℃至65℃的溫度下執行。作為實例，電鍍製程可在室溫下執行。在一些實施例中，可在約150℃至450℃的溫度下對包括導電插塞152的所得結構進行退火。
參照圖16，可藉由化學機械研磨(chemical mechanical polishing，CMP)製程對包括導電插塞152的所得結構進行研磨以暴露出基板110的第二表面110F2以使導電插塞152、第一導電障壁層154、第二導電障壁層156及通孔絕緣層158可僅留在貫通孔洞150H中。因此，可在貫通孔洞150H中形成貫通孔結構150D。
再次參照圖2，可在基板110的第二表面110F2上形成導電層，且接著可對導電層進行圖案化以形成第二接墊162。第二接墊162可電性連接至貫通孔結構150D。
根據上述製造積體電路裝置100D的方法，在首先在貫通孔洞150H的內表面上形成通孔絕緣層158及第二導電障壁層156之後，可執行用於暴露出貫通孔洞150H的底部處的著陸墊金屬層134W的上表面134WU的蝕刻製程。因此，即使在蝕刻製程期間自著陸墊金屬層134W蝕刻掉的金屬顆粒再沈積於貫通孔洞150H的側壁上，仍可在第一導電障壁層154與第二導電障壁層156之間設置包括金屬顆粒的金屬島159。因此，金屬顆粒可被隔離及/或防止金屬顆粒接觸通孔絕緣層158。可減小當省略第二導電障壁層156時通孔絕緣層158被用於形成貫通孔洞150H的蝕刻製程期間產生的金屬顆粒污染的可能性。因此，積體電路裝置100D的可靠性可得到增強。
圖17是示出根據示例性實施例的半導體封裝200的主要配置的剖視圖。
參照圖17，半導體封裝200可包括依序堆疊於封裝基板210上的多個半導體晶片220。在所述多個半導體晶片220上可設置有連接至所述多個半導體晶片220的控制晶片230。可利用包封體240(例如熱固性樹脂)將所述多個半導體晶片220與控制晶片230的堆疊結構包封在封裝基板210上。如圖17所示，六個半導體晶片220垂直堆疊，但半導體晶片220的數目及堆疊方向並非僅限於此。舉例而言，可堆疊多於或少於六個半導體晶片220。在一些實施例中，所述多個半導體晶片220可呈水平方向排列。在一些實施例中，所述多個半導體晶片220可呈水平方向及垂直方向排列。在一些實施例中，可省略控制晶片230。
封裝基板210可包括撓性印刷電路板、剛性印刷電路板或其組合。封裝基板210可包括基板內部配線212及連接端子214。連接端子214可形成於封裝基板210的第一表面上。在封裝基板210的第二表面上可形成有焊球216。連接端子214可藉由基板內部配線212電性連接至焊球216。在一些實施例中，焊球216可被導電凸塊或引線閘陣列(lead grid array，LGA)代替。
所述多個半導體晶片220及控制晶片230可包括矽貫通孔(TSV)單元222及232。TSV單元222及232可藉由連接部件250(例如凸塊)電性連接至封裝基板210的連接端子214。在一些實施例中，可省略控制晶片230中的TSV單元232。
半導體晶片220及控制晶片230中的至少一者可包括參照圖1至圖7闡述的積體電路裝置100、100A、100B、100C及100D中的至少一者。TSV單元222及232可包括參照圖1至圖7闡述的貫通孔結構150、150A、150B、150C及150D中的至少一者。連接部件250可包括參照圖2闡述的第一接墊142以及參照圖2闡述的藉由第一接墊142連接至TSV單元222及232的第二接墊162。
所述多個半導體晶片220中的每一者可包括系統LSI、快閃記憶體、DRAM、SRAM、電可除可程式化唯讀記憶體(electrically erasable programmable read-only memory，EEPROM)、PRAM、磁性隨機存取記憶體(magnetic random access memory，MRAM)或ReRAM。控制晶片230可包括邏輯電路，例如串聯器/解串器電路。
儘管已參照本發明概念的示例性實施例具體示出並闡述了一些發明概念，然而此項技術中具有通常知識者應理解，在不背離以下申請專利範圍的精神及範圍的條件下，可在本文中作出形式及細節上的各種改變。
100:積體電路裝置
110:基板
110F1:第一表面
110F2:第二表面
120:層間絕緣層
122:半導體裝置
124:配線結構
130:金屬間絕緣層
132:多層式配線結構
132W:配線線路
132P:配線通孔
134:著陸墊
142:第一接墊
144:鈍化層
144H:開口
146:凸塊結構
146P:柱
146S:焊料層
150:貫通孔結構
150H:貫通孔洞
152:導電插塞
154:第一導電障壁層
156:第二導電障壁層
158:通孔絕緣層
162:第二接墊
CX2:部分
MCR:主單元區
TVR:貫通孔區
X、Y、Z:方向

Claims (22)

  1. 一種積體電路裝置，包括：基板；著陸墊，位於所述基板上；以及貫通孔結構，穿過所述基板且連接至所述著陸墊，所述貫通孔結構包括導電插塞、第一導電障壁層及第二導電障壁層，所述第一導電障壁層覆蓋所述導電插塞的側壁及下表面，所述第二導電障壁層覆蓋所述第一導電障壁層的側壁，其中所述貫通孔結構更包括覆蓋所述第二導電障壁層的側壁的通孔絕緣層，所述通孔絕緣層與所述著陸墊間隔開，所述第二導電障壁層接觸所述著陸墊，所述著陸墊更包括著陸墊金屬層及著陸墊障壁層，所述著陸墊金屬層位於所述基板上，所述著陸墊障壁層位於所述著陸墊金屬層的上表面及側壁上，且所述第一導電障壁層的下表面接觸所述著陸墊金屬層。
  2. 如申請專利範圍第1項所述的積體電路裝置，其中所述第二導電障壁層的下表面接觸所述著陸墊障壁層。
  3. 如申請專利範圍第2項所述的積體電路裝置，其中所述第二導電障壁層與所述著陸墊金屬層間隔開。
  4. 如申請專利範圍第2項所述的積體電路裝置，其中 所述第一導電障壁層的所述下表面位於距所述基板的第一表面第一距離處，所述第二導電障壁層的所述下表面位於距所述基板的所述第一表面第二距離處，且所述第一距離大於所述第二距離。
  5. 如申請專利範圍第2項所述的積體電路裝置，其中所述貫通孔結構更包括位於所述第一導電障壁層與所述第二導電障壁層之間的金屬島，且所述金屬島包含與所述著陸墊金屬層相同的金屬。
  6. 如申請專利範圍第5項所述的積體電路裝置，其中所述通孔絕緣層與所述金屬島間隔開。
  7. 如申請專利範圍第1項所述的積體電路裝置，更包括：層間絕緣層，位於所述基板上；以及金屬間絕緣層，位於所述層間絕緣層上且覆蓋所述著陸墊，其中所述貫通孔結構的側壁的一部分被所述層間絕緣層覆蓋，且所述貫通孔結構的下表面接觸所述著陸墊。
  8. 如申請專利範圍第7項所述的積體電路裝置，其中所述基板及所述層間絕緣層界定貫通孔洞，所述貫通孔洞穿透所述基板及所述層間絕緣層，所述貫通孔結構位於所述貫通孔洞中，且所述層間絕緣層在所述貫通孔洞的底部處界定台階部分。
  9. 如申請專利範圍第8項所述的積體電路裝置，其中所述貫通孔結構更包括覆蓋所述第二導電障壁層的側壁的通孔絕緣層，且所述通孔絕緣層、所述第二導電障壁層、所述第一導電障壁層及所述導電插塞依序堆疊於所述貫通孔洞的側壁上。
  10. 如申請專利範圍第9項所述的積體電路裝置，其中所述貫通孔洞的所述台階部分是由所述通孔絕緣層的下表面及所述第二導電障壁層的所述側壁界定。
  11. 如申請專利範圍第8項所述的積體電路裝置，其中所述貫通孔洞在所述基板與所述層間絕緣層之間的邊界區處包括擴大部分。
  12. 一種積體電路裝置，包括：基板；層間絕緣層，位於所述基板上，所述層間絕緣層及所述基板界定穿透所述基板及所述層間絕緣層的貫通孔洞；著陸墊，位於所述層間絕緣層上；以及貫通孔結構，位於所述貫通孔洞中，所述貫通孔結構連接至所述著陸墊，且所述貫通孔結構包括導電插塞、第一導電障壁層及第二導電障壁層，所述第一導電障壁層位於所述導電插塞的側壁及下表面上，所述第二導電障壁層位於所述第一導電障壁層的側壁上，其中所述貫通孔結構更包括位於所述第一導電障壁層與所述 第二導電障壁層之間的金屬島，且所述金屬島包含與所述著陸墊相同的金屬。
  13. 如申請專利範圍第12項所述的積體電路裝置，其中所述第一導電障壁層的下表面位於距所述基板的第一表面第一距離處，所述第二導電障壁層的下表面位於距所述基板的所述第一表面第二距離處，且所述第一距離大於所述第二距離。
  14. 如申請專利範圍第12項所述的積體電路裝置，其中所述貫通孔結構更包括位於所述第二導電障壁層的側壁上的通孔絕緣層，且所述通孔絕緣層與所述金屬島間隔開。
  15. 一種積體電路裝置，包括：基板；著陸墊，位於所述基板上；以及貫通孔結構，穿過所述基板且連接至所述著陸墊，所述貫通孔結構包括導電插塞、第一導電障壁層、第二導電障壁層及通孔絕緣層，所述第一導電障壁層位於所述導電插塞的側壁及下表面上，所述第二導電障壁層位於所述第一導電障壁層的側壁上，所述通孔絕緣層位於所述第二導電障壁層的側壁上且與所述著陸墊間隔開，其中所述著陸墊包括著陸墊金屬層及著陸墊障壁層， 所述著陸墊金屬層位於所述基板上；以及所述著陸墊障壁層位於所述著陸墊金屬層的上表面及側壁上。
  16. 如申請專利範圍第15項所述的積體電路裝置，其中所述第一導電障壁層的下表面接觸所述著陸墊金屬層，且所述第二導電障壁層的下表面接觸所述著陸墊障壁層。
  17. 如申請專利範圍第15項所述的積體電路裝置，更包括：層間絕緣層，位於所述基板上；以及金屬間絕緣層，位於所述層間絕緣層上且覆蓋所述著陸墊，其中所述層間絕緣層及所述基板界定穿透所述基板及所述層間絕緣層的貫通孔洞，所述貫通孔結構位於穿透所述基板及所述層間絕緣層的所述貫通孔洞中，且所述層間絕緣層在所述貫通孔洞的底部處界定台階部分。
  18. 一種製造積體電路裝置的方法，所述方法包括：在基板的第一表面上形成著陸墊，所述著陸墊包括著陸墊金屬層及著陸墊障壁層；在所述基板中形成貫通孔洞，所述貫通孔洞自所述基板的第二表面至所述基板的所述第一表面穿過所述基板，且所述貫通孔洞暴露出所述著陸墊障壁層； 在所述貫通孔洞的至少側壁上形成第二導電障壁層；擴大所述貫通孔洞，以暴露出所述著陸墊金屬層；以及在所述貫通孔洞的至少所述側壁上形成第一導電障壁層。
  19. 如申請專利範圍第18項所述的製造積體電路裝置的方法，更包括：在所述第一導電障壁層上形成導電插塞，其中所述導電插塞填充所述貫通孔洞。
  20. 如申請專利範圍第18項所述的製造積體電路裝置的方法，其中形成所述著陸墊包括：在所述基板的所述第一表面上形成層間絕緣層；在所述層間絕緣層上形成金屬間絕緣層；在所述金屬間絕緣層中形成著陸墊孔洞；以及在所述著陸墊孔洞中形成所述著陸墊。
  21. 如申請專利範圍第20項所述的製造積體電路裝置的方法，其中形成所述貫通孔洞更包括將所述貫通孔洞形成為穿透所述層間絕緣層，且在擴大所述貫通孔洞期間，所述層間絕緣層不在所述貫通孔洞的所述側壁上暴露出。
  22. 如申請專利範圍第20項所述的製造積體電路裝置的方法，更包括：在形成所述第二導電障壁層之前，在所述貫通孔洞的所述側 壁上形成通孔絕緣層。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020098849A (ja) * 2018-12-18 2020-06-25 ソニーセミコンダクタソリューションズ株式会社 半導体装置
US10834839B1 (en) * 2019-08-27 2020-11-10 International Business Machines Corporation Barrier for hybrid socket movement reduction
US11205607B2 (en) * 2020-01-09 2021-12-21 Nanya Technology Corporation Semiconductor structure and method of manufacturing thereof
US11723218B2 (en) * 2020-06-29 2023-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for forming the same
US11282790B1 (en) 2020-09-09 2022-03-22 Nanya Technology Corporation Semiconductor device with composite landing pad for metal plug
US11862535B2 (en) * 2020-09-16 2024-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate-via with reentrant profile
US11742290B2 (en) * 2021-03-10 2023-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure and method of forming thereof
CN113437042B (zh) * 2021-06-21 2022-06-17 武汉新芯集成电路制造有限公司 焊盘结构、半导体测试结构及半导体测试方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200503161A (en) * 2003-07-07 2005-01-16 Taiwan Semiconductor Mfg Co Ltd A metal plug and a method for fabricating thereof
TW201209963A (en) * 2010-07-21 2012-03-01 Ibm Metal-contamination-free through-substrate via structure
TW201519427A (zh) * 2013-11-08 2015-05-16 Ind Tech Res Inst 通孔結構、記憶體陣列、三維電阻式記憶體與其形成方法
US20150194345A1 (en) * 2014-01-03 2015-07-09 International Busines Machines Corporation Semiconductor chip with a dual damascene wire and through-substrate via (tsv) structure
US20170221796A1 (en) * 2016-01-29 2017-08-03 United Microelectronics Corp. Through-silicon via structure
US20180068949A1 (en) * 2016-09-08 2018-03-08 Taiwan Semiconductor Manufacturing Company Ltd. Through via structure, semiconductor device and manufacturing method thereof
US20180145022A1 (en) * 2012-09-14 2018-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Through Via Structure and Method
WO2018123299A1 (ja) * 2016-12-26 2018-07-05 ソニーセミコンダクタソリューションズ株式会社 半導体装置、半導体装置の製造方法、及び、固体撮像素子

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6287977B1 (en) 1998-07-31 2001-09-11 Applied Materials, Inc. Method and apparatus for forming improved metal interconnects
US6797642B1 (en) 2002-10-08 2004-09-28 Novellus Systems, Inc. Method to improve barrier layer adhesion
JP4242136B2 (ja) 2002-10-31 2009-03-18 富士通マイクロエレクトロニクス株式会社 配線構造の形成方法
JP2006165454A (ja) 2004-12-10 2006-06-22 Sony Corp 半導体装置の製造方法および半導体装置
KR100660915B1 (ko) 2006-02-03 2006-12-26 삼성전자주식회사 반도체 소자의 배선 형성 방법
JP2007311771A (ja) * 2006-04-21 2007-11-29 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2007335578A (ja) 2006-06-14 2007-12-27 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2008060243A (ja) * 2006-08-30 2008-03-13 Nec Electronics Corp 半導体装置およびその製造方法
US8354751B2 (en) 2008-06-16 2013-01-15 International Business Machines Corporation Interconnect structure for electromigration enhancement
JP5352534B2 (ja) 2010-05-31 2013-11-27 パナソニック株式会社 半導体装置及びその製造方法
JP2012099548A (ja) 2010-10-29 2012-05-24 Fujikura Ltd 貫通配線基板の製造方法及び貫通配線基板
JP5729100B2 (ja) * 2011-04-11 2015-06-03 ソニー株式会社 半導体装置の製造方法、半導体装置、電子機器
US8779559B2 (en) 2012-02-27 2014-07-15 Qualcomm Incorporated Structure and method for strain-relieved TSV
KR101932660B1 (ko) 2012-09-12 2018-12-26 삼성전자 주식회사 Ｔｓｖ 구조를 구비한 집적회로 소자 및 그 제조 방법
JP6128787B2 (ja) * 2012-09-28 2017-05-17 キヤノン株式会社 半導体装置
JP2014229667A (ja) 2013-05-20 2014-12-08 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP5873145B2 (ja) 2014-07-08 2016-03-01 株式会社フジクラ 貫通配線基板の製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200503161A (en) * 2003-07-07 2005-01-16 Taiwan Semiconductor Mfg Co Ltd A metal plug and a method for fabricating thereof
TW201209963A (en) * 2010-07-21 2012-03-01 Ibm Metal-contamination-free through-substrate via structure
US20180145022A1 (en) * 2012-09-14 2018-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Through Via Structure and Method
TW201519427A (zh) * 2013-11-08 2015-05-16 Ind Tech Res Inst 通孔結構、記憶體陣列、三維電阻式記憶體與其形成方法
US20150194345A1 (en) * 2014-01-03 2015-07-09 International Busines Machines Corporation Semiconductor chip with a dual damascene wire and through-substrate via (tsv) structure
US20170221796A1 (en) * 2016-01-29 2017-08-03 United Microelectronics Corp. Through-silicon via structure
US20180068949A1 (en) * 2016-09-08 2018-03-08 Taiwan Semiconductor Manufacturing Company Ltd. Through via structure, semiconductor device and manufacturing method thereof
WO2018123299A1 (ja) * 2016-12-26 2018-07-05 ソニーセミコンダクタソリューションズ株式会社 半導体装置、半導体装置の製造方法、及び、固体撮像素子

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