JP2020014000A - 集積回路装置及びその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title abstract description 24
- 239000010410 layer Substances 0.000 claims abstract description 333
- 230000004888 barrier function Effects 0.000 claims abstract description 164
- 239000011229 interlayer Substances 0.000 claims abstract description 109
- 239000000758 substrate Substances 0.000 claims abstract description 106
- 230000000149 penetrating effect Effects 0.000 claims abstract description 13
- 239000002184 metal Substances 0.000 claims description 101
- 229910052751 metal Inorganic materials 0.000 claims description 101
- 238000000034 method Methods 0.000 claims description 60
- 238000011109 contamination Methods 0.000 abstract description 7
- 239000002923 metal particle Substances 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract 1
- 238000005530 etching Methods 0.000 description 29
- 239000004065 semiconductor Substances 0.000 description 24
- 239000007769 metal material Substances 0.000 description 19
- 239000002245 particle Substances 0.000 description 14
- 229910052802 copper Inorganic materials 0.000 description 12
- 238000009713 electroplating Methods 0.000 description 10
- 229910052759 nickel Inorganic materials 0.000 description 10
- 230000002093 peripheral effect Effects 0.000 description 10
- 229910052707 ruthenium Inorganic materials 0.000 description 8
- 229910052718 tin Inorganic materials 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 7
- 229910052748 manganese Inorganic materials 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 238000002161 passivation Methods 0.000 description 7
- 229910000679 solder Inorganic materials 0.000 description 7
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 6
- 229910052737 gold Inorganic materials 0.000 description 6
- 238000005240 physical vapour deposition Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000007772 electroless plating Methods 0.000 description 3
- 229910052745 lead Inorganic materials 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- -1 CuMg Inorganic materials 0.000 description 2
- 229910003336 CuNi Inorganic materials 0.000 description 2
- 229910016347 CuSn Inorganic materials 0.000 description 2
- 229910002535 CuZn Inorganic materials 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910001080 W alloy Inorganic materials 0.000 description 2
- 230000004931 aggregating effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 229910052790 beryllium Inorganic materials 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000008393 encapsulating agent Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 229910052702 rhenium Inorganic materials 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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Abstract
【課題】貫通ビアホール加工時に発生する金属粒子による絶縁膜汚染を防いで、信頼性の高い集積回路装置及びその製造方法を提供する。【解決手段】集積回路装置１００は、基板１１０と、基板上に配置されるランディングパッド１３４と、基板と層間絶縁膜１２０を貫通し、ランディングパッドと連結される貫通ビア構造物１５０と、を含む。貫通ビア構造物は、導電性プラグ１５２、導電性プラグの側壁及び底面を覆う第１導電性バリア層１５４及び第１導電性バリア層の側壁を覆う第２導電性バリア層１５６及びビア絶縁層１５８を含む。【選択図】図２
Description
本発明は、集積回路装置及びその製造方法に係り、さらに詳細には、Ｓｉ貫通電極（ＴＳＶ：through-silicon-via）構造を含む集積回路装置、及びその製造方法に関する。
１つの半導体パッケージ内に複数の半導体チップを搭載する三次元（３Ｄ：3-dimensional）パッケージの開発が活発になるにつれ、基板又はダイ（die）を貫通し、垂直な電気的接続を形成するＴＳＶ構造を利用した連結構造の信頼性を確保することができる技術が必要である。
本発明が解決しようとする課題は、ＴＳＶ構造を利用する連結構造の信頼性を確保することができる集積回路装置を提供することにある。
本発明が解決しようとする課題は、また、ＴＳＶ構造を利用する連結構造の信頼性を確保することができる集積回路装置の製造方法を提供することにある。
前述の技術的課題を達成するための本発明の技術的思想による集積回路装置は、基板と、前記基板上に配置されるランディングパッドと、前記基板を貫通し、前記ランディングパッドと連結される貫通ビア構造物（through via structure）と、を含み、前記貫通ビア構造物は、導電性プラグ、前記導電性プラグの側壁及び底面を覆う第１導電性バリア層、及び前記第１導電性バリア層の側壁を覆う第２導電性バリア層を含む。
前述の技術的課題を達成するための本発明の技術的思想による集積回路装置は、基板と、前記基板上に配置される層間絶縁膜と、前記層間絶縁膜上に配置されるランディングパッドと、前記基板及び前記層間絶縁膜を貫通する貫通ビアホール内に配置され、前記ランディングパッドと連結される貫通ビア構造物と、を含み、前記貫通ビア構造物は、導電性プラグ、前記導電性プラグの側壁及び底面を覆う第１導電性バリア層、及び前記第１導電性バリア層の側壁を覆う第２導電性バリア層を含む。
前述の技術的課題を達成するための本発明の技術的思想による集積回路装置は、基板と、前記基板上に配置されるランディングパッドと、前記基板を貫通し、前記ランディングパッドと連結される貫通ビア構造物と、を含み、前記貫通ビア構造物は、導電性プラグ、前記導電性プラグの側壁及び底面を覆う第１導電性バリア層、前記第１導電性バリア層の側壁を覆う第２導電性バリア層、及び前記第２導電性バリア層の側壁の一部分を覆い、前記ランディングパッドと接触しないビア絶縁層を含む。
前述の技術的課題を達成するための本発明の技術的思想による集積回路装置の製造方法は、基板の第１面上に、ランディングパッド金属層とランディングパッドバリア層とを含むランディングパッドを形成する段階と、前記基板の前記第１面に対向する第２面から前記基板を貫通し、かつ前記ランディングパッドバリア層の上面を露出させる、貫通ビアホールを形成する段階と、前記貫通ビアホールの内壁上に、第２導電性バリア層を形成する段階と、前記ランディングパッド金属層の上面を露出させるように、前記貫通ビアホールの底部を拡張させる段階と、前記貫通ビアホールの内壁上に、第１導電性バリア層を形成する段階と、を含む。
本発明の技術的思想による集積回路装置によれば、貫通ビア構造物は、導電性プラグを順次に覆う第１導電性バリア層、第２導電性バリア層及びビア絶縁層を含み、貫通ビアホールの内壁上に、ビア絶縁層及び第２導電性バリア層をまず形成した後、貫通ビアホールの底部において、ランディングパッドの上面を露出させるためのエッチング工程を遂行することによっても形成される。したがって、エッチング工程において、ランディングパッドに含まれる金属物質粒子が貫通ビアホールの側壁に再蒸着される場合であっても、金属物質粒子は、第２導電性バリア層と第１導電性バリア層との間に配置される。したがって、金属物質粒子が、ビア絶縁層又は層間絶縁膜と接触することを防止することができる。したがって、第２導電性バリア層が省略された場合に発生し得る、貫通ビアホールのエッチング工程におけるビア絶縁層の金属物質粒子汚染による信頼性の低下を防止することができ、本集積回路装置は、優秀な信頼性を有することができる。
以下、添付された図面を参照し、本発明の技術的思想の望ましい実施形態について詳細に説明する。本明細書全体を通じて、同一参照符号は、同一構成要素を示すように使用される。
図１は、例示的な実施形態による集積回路装置１００を示す平面図である。図２は、図１のメイン素子領域ＭＣＲの一部分と、貫通ビア領域ＴＶＲの一部分とを示す断面図である。図３は、図２のＣＸ２部分の拡大図である。
図１〜図３を参照すれば、集積回路装置１００は、複数のメイン素子領域ＭＣＲと、貫通ビア領域ＴＶＲとを含む基板１１０を含んでもよい。
例えば、複数のメイン素子領域ＭＣＲ内に、複数のメモリセルが配置されてもよい。複数のメイン素子領域ＭＣＲそれぞれの一側上には、第１周辺回路領域ＰＲ１を配置し、複数のメイン素子領域ＭＣＲそれぞれの他側上には、第２周辺回路領域ＰＲ２を配置することができる。例えば、第１周辺回路領域ＰＲ１には、複数のメイン素子領域ＭＣＲ内に含まれるメモリセルに連結されるロウデコーダが配置され、第２周辺回路領域ＰＲ２には、複数のメイン素子領域ＭＣＲ内に含まれるメモリセルに連結されるカラムデコーダが配置されてよい。しかし、第１周辺回路領域ＰＲ１及び第２周辺回路領域ＰＲ２には、制御ロジック、感知増幅器、ページバッファのような複数のメモリセルを駆動するための他の駆動素子がさらに配置されてもよい。
貫通ビア領域ＴＶＲには、基板１１０を貫通する複数の貫通ビア構造物（through via structure）１５０を配置することができる。貫通ビア構造物１５０を介して、外部端子から信号を受信したり、貫通ビア構造物１５０を介して、外部端子に信号を伝送したりすることができる。
図１に図示されたメイン素子領域ＭＣＲ、周辺回路領域ＰＲ１、ＰＲ２及び貫通ビア領域ＴＶＲの配置は、例示的なものであり、メイン素子領域ＭＣＲ、周辺回路領域ＰＲ１、ＰＲ２及び貫通ビア領域ＴＶＲの配置は、異なってもよい。例えば、図１に図示されたところとは異なり、基板１１０の中央部に、メイン素子領域ＭＣＲが配置され、第１周辺回路領域ＰＲ１及び第２周辺回路領域ＰＲ２、並びに貫通ビア領域ＴＶＲが、メイン素子領域ＭＣＲを平面的に取り囲むようにも配置されてよい。
基板１１０は、互いに対向する第１面１１０Ｆ１と第２面１１０Ｆ２とを有することができる。基板１１０は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンカーバイド（ＳｉＣ）、ガリウムヒ素（ＧａＡｓ）、インジウムヒ素（ＩｎＡｓ）又はリン化インジウム（ＩｎＰ）のような半導体基板を含んでもよい。例示的な実施形態において、基板１１０は、ＳＯＩ（silicon on insulator）構造を有することができる。例えば、基板１１０は、埋め込み酸化（ＢＯＸ：buried oxide layer）層を含んでもよい。例示的な実施形態において、基板１１０は、導電領域、例えば、不純物がドーピングされたウェル（well）、又は不純物がドーピングされた構造物を含んでもよい。また、基板１１０は、ＳＴＩ（shallow trench isolation）構造のような多様な素子分離構造を有することができる。
基板１１０の第１面１１０Ｆ１上には、層間絶縁膜１２０を配置することができる。層間絶縁膜１２０は、基板１１０上に形成される複数の半導体素子１２２及び配線構造１２４を覆うように配置され得る。例えば、複数の半導体素子１２２は、ＤＲＡＭ（dynamic random access memory）、ＰＲＡＭ（phase-change random access memory）、フラッシュメモリ、ＲｅＲＡＭ（resistive random access memory）のようなメモリ素子；ＭＯＳＦＥＴ（metal-oxide semiconductor field-effect transistor）；システムＬＳＩ（large scale integration）；ＣＩＳ（ＣＭＯＳ（complementary metal-oxide semiconductor）imaging sensor）のようなイメージセンサ；ＭＥＭＳ（micro electro mechanical system）；能動素子；受動素子などを含んでもよい。また、複数の半導体素子１２２は、配線構造１２４に電気的に連結される。層間絶縁膜１２０、層間絶縁膜１２０によって覆われる複数の半導体素子１２２、及び配線構造１２４はまとめて、基板工程（ＦＥＯＬ：front-end-of-line）構造とも称される。
層間絶縁膜１２０上には、金属層間絶縁膜１３０が配置され、金属層間絶縁膜１３０は、層間絶縁膜１２０上に配置される多層配線構造１３２を覆うように配置され得る。多層配線構造１３２は、複数の配線層１３２Ｗ、及び複数の配線ビア１３２Ｐを含むことができる。例示的な実施形態において、金属層間絶縁膜１３０は、複数の絶縁層（図示せず）の積層構造を有することができ、複数の絶縁層のそれぞれが、複数の配線層１３２Ｗ及び複数の配線ビア１３２Ｐの一部分を覆うように配置されてもよい。金属層間絶縁膜１３０と、金属層間絶縁膜１３０によって覆われる多層配線構造１３２はまとめて、配線工程（ＢＥＯＬ：back-end-of-line）構造とも称される。
層間絶縁膜１２０上には、ランディングパッド１３４が配置され、ランディングパッド１３４の少なくとも一部分は、金属層間絶縁膜１３０によって覆われる。ランディングパッド１３４は、貫通ビア領域ＴＶＲに配置される多層配線構造１３２の一部分でもある。
図３に例示的に図示されているように、ランディングパッド１３４は、ランディングパッド金属層１３４Ｗとランディングパッドバリア層１３４Ｂとを含むことができる。ランディングパッドバリア層１３４Ｂは、ランディングパッド金属層１３４Ｗの上面１３４ＷＵ及び側面を覆うように配置され得る。ここで、ランディングパッドバリア層１３４Ｂの水平方向（Ｘ方向又はＹ方向）に延長され、互いに対向する２つの表面のうち、層間絶縁膜１２０のより近くに、あるいは基板１１０のより近くに配置される表面を、ランディングパッドバリア層１３４Ｂの上面１３４ＢＵと称する。また、ランディングパッド金属層１３４Ｗの水平方向（Ｘ方向又はＹ方向）に延長され、層間絶縁膜１２０と対面する表面を、ランディングパッド金属層１３４Ｗの上面１３４ＷＵと称し、上面１３４ＷＵと反対にある表面を、ランディングパッド金属層１３４Ｗの下面と称する。
例示的な実施形態において、ランディングパッド金属層１３４Ｗは、Ｎｉ、Ｃｕ、Ａｌ、Ａｕ、Ｗ、又はそれらの組み合わせを含んでよいが、それらに限定されるものではない。ランディングパッドバリア層１３４Ｂは、Ｗ、ＷＮ、ＷＣ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｒｕ、Ｃｏ、Ｍｎ、ＷＮ、Ｎｉ、又はＮｉＢのうちから選択される少なくとも１つの物質を含んでもよいが、それらに限定されるものではない。
金属層間絶縁膜１３０上には、第１パッド１４２が配置され、金属層間絶縁膜１３０上には、第１パッド１４２上面の少なくとも一部分を露出させる開口部１４４Ｈを含むパッシベーション層１４４を配置することができる。第１パッド１４２は、Ａｌ、Ｎｉ、Ｃｕ、又はそれらの組み合わせを含んでもよく、パッシベーション層１４４は、ポリイミド及び／又はシリコン窒化物を含んでもよい。
第１パッド１４２上には、バンプ構造物１４６が配置され得る。バンプ構造物１４６は、第１パッド１４２上に順次に積層されたピラー（pillar）１４６Ｐ及びはんだ（solder）層１４６Ｓを含むことができる。例示的な実施形態において、ピラー１４６Ｐは、Ｃｕ、Ｎｉ、又はそれらの合金を含んでもよく、はんだ層１４６Ｓは、Ｓｎ、Ａｇ、Ｐｂ、Ａｕ、Ｃｕ、Ｂ、又はそれらの合金を含んでもよい。
図２に例示的に図示されているように、第１パッド１４２及びバンプ構造物１４６は、貫通ビア領域ＴＶＲに配置され得る。例示的な実施形態において、選択的に、メイン素子領域ＭＣＲに第１パッド１４２及びバンプ構造物１４６がさらに配置されてもよい。
貫通ビア構造物１５０は、基板１１０と層間絶縁膜１２０とを貫通し、ランディングパッド１３４にも連結される。貫通ビア構造物１５０は、導電性プラグ１５２、第１導電性バリア層１５４、第２導電性バリア層１５６及びビア絶縁層１５８を含むことができる。
貫通ビア構造物１５０の少なくとも一部分は、基板１１０と層間絶縁膜１２０とを貫通する貫通ビアホール１５０Ｈの内部に配置されてもよい。貫通ビアホール１５０Ｈは、基板１１０の第２面１１０Ｆ２から、基板１１０の第１面１１０Ｆ１まで延びて、層間絶縁膜１２０を貫通することができる。ビア絶縁層１５８、第２導電性バリア層１５６、第１導電性バリア層１５４及び導電性プラグ１５２は、貫通ビアホール１５０Ｈの内壁上に順次に配置され得る。
導電性プラグ１５２は、基板１１０の第２面１１０Ｆ２から、基板１１０の第１面１１０Ｆ１を経て延長されて層間絶縁膜１２０を貫通し、導電性プラグ１５２の底面１５２Ｌは、層間絶縁膜１２０の底面より低いレベルに配置され得る（例えば、導電性プラグ１５２の底面１５２Ｌは、層間絶縁膜１２０の底面よりも、基板１１０の第１面１１０Ｆ１からより遠くに配置される）。
例示的な実施形態において、導電性プラグ１５２は、Ｃｕ、ＣｕＳｎ、ＣｕＭｇ、ＣｕＮｉ、ＣｕＺｎ、ＣｕＰｄ、ＣｕＡｕ、ＣｕＲｅ、ＣｕＷ、Ｗ又はＷ合金を含んでよいが、それらに限定されるものではない。導電性プラグ１５２は、例えば、Ａｌ、Ａｕ、Ｂｅ、Ｂｉ、Ｃｏ、Ｃｕ、Ｈｆ、Ｉｎ、Ｍｎ、Ｍｏ、Ｎｉ、Ｐｂ、Ｐｄ、Ｐｔ、Ｒｈ、Ｒｅ、Ｒｕ、Ｔａ、Ｔｅ、Ｔｉ、Ｗ、Ｚｎ、Ｚｒのうちの１つ又はそれ以上を含んでもよく、１又はそれ以上の積層構造を含んでもよい。
第１導電性バリア層１５４は、導電性プラグ１５２の側壁及び底面１５２Ｌを覆うことができる。例示的な実施形態において、第１導電性バリア層１５４は、Ｗ、ＷＮ、ＷＣ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｒｕ、Ｃｏ、Ｍｎ、ＷＮ、Ｎｉ又はＮｉＢのうちから選択される少なくとも１つの物質を含んでもよい。第１導電性バリア層１５４は、約５００〜２，０００Åの厚みｔ１１を有することができる。
第２導電性バリア層１５６は、第１導電性バリア層１５４の側壁を覆うことができる。第２導電性バリア層１５６は、第１導電性バリア層１５４の底面及び側壁の下側を覆わないため、第１導電性バリア層１５４の側壁の下側及び底面は、ランディングパッド金属層１３４Ｗと接触することができる。例示的な実施形態において、第２導電性バリア層１５６は、Ｗ、ＷＮ、ＷＣ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｒｕ、Ｃｏ、Ｍｎ、ＷＮ、Ｎｉ又はＮｉＢのうちから選択される少なくとも１つの物質を含んでもよい。第２導電性バリア層１５６は、第１導電性バリア層１５４と同一物質を含んでもよいが、それらに限定されるものではない。第２導電性バリア層１５６は、約５００〜２，０００Åの厚みｔ１２を有することができる。
ビア絶縁層１５８は、第２導電性バリア層１５６の側壁を覆うことができる。ビア絶縁層１５８は、貫通ビア構造物１５０に含まれる導電性物質（例えば、導電性プラグ１５２、第１導電性バリア層１５４及び第２導電性バリア層１５６）が基板１１０と直接接触することを防止する絶縁スペーサとして作用することができる。
ビア絶縁層１５８は、酸化膜、窒化膜、炭化膜、ポリマー、又はそれらの組み合わせを含んでよい。例示的な実施形態において、ビア絶縁層１５８を形成するために、化学気相蒸着（ＣＶＤ：chemical vapor deposition）工程を利用することができる。ビア絶縁層１５８は、約５００〜３，０００Åの厚みを有することができる。例えば、ビア絶縁層１５８は、シリコン酸化物を含んでもよい。
基板１１０の第２面１１０Ｆ２上には、貫通ビア構造物１５０に連結される第２パッド１６２を配置することができる。第２パッド１６２は、Ａｌ、Ｎｉ、Ｃｕ、又はそれらの組み合わせを含んでもよい。
図３に例示的に図示されているように、ビア絶縁層１５８又は第２導電性バリア層１５６は、ランディングパッド金属層１３４Ｗと接触せず、第１導電性バリア層１５４だけがランディングパッド金属層１３４Ｗと接触するように配置され得る。
第１導電性バリア層１５４の底面は、基板１１０の第１面１１０Ｆ１から、垂直方向（Ｚ方向）に沿って、第１垂直距離ＶＤ１を有するように位置することができ、第２導電性バリア層１５６の底面は、基板１１０の第１面１１０Ｆ１から、垂直方向（Ｚ方向）に沿って、第１垂直距離ＶＤ１よりさらに短い第２垂直距離ＶＤ２を有するように位置することができる。
また、貫通ビアホール１５０Ｈの底部には、段差部（stepped portion）１５０ＨＳが形成される。例えば、段差部１５０ＨＳは、ビア絶縁層１５８の最下面と、該ビア絶縁層１５８の最下面に隣接した第２導電性バリア層１５６の側壁により、あるいは第２導電性バリア層１５６の最下面と、該第２導電性バリア層１５６の最下面に隣接した第１導電性バリア層１５４の側壁により形成される。それは、ビア絶縁層１５８、第２導電性バリア層１５６及び第１導電性バリア層１５４を順次に形成するために、貫通ビアホール１５０Ｈを下方に拡張する複数のエッチング工程によって得られた構造でもある。
例示的な製造工程において、貫通ビア構造物１５０を形成するために、基板１１０の第１面１１０Ｆ１上に、ランディングパッド１３４と金属層間絶縁膜１３０とをまず形成した後、貫通ビア構造物１５０を形成する方式（例えば、ビアラスト（via last）方式）を使用することができる。例えば、基板１１０の第１面１１０Ｆ１上に、複数の半導体素子１２２、配線構造１２４、及び層間絶縁膜１２０を形成し、層間絶縁膜１２０上に、ランディングパッド１３４、多層配線構造１３２及び金属層間絶縁膜１３０を形成した後、基板１１０の第２面１１０Ｆ２から基板１１０を貫通して層間絶縁膜１２０の内部まで延びる貫通ビアホール１５０Ｈを、形成することができる。次に、貫通ビアホール１５０Ｈの内壁上に、ビア絶縁層１５８を形成し、ランディングパッドバリア層１３４Ｂの上面１３４ＢＵが露出されるまで、貫通ビアホール１５０Ｈ上のビア絶縁層１５８と層間絶縁膜１２０とをエッチングし、貫通ビアホール１５０Ｈの底部を深さ方向にさらに拡張させ、貫通ビアホール１５０Ｈの内壁上に、第２導電性バリア層１５６を形成し、その後、ランディングパッド金属層１３４Ｗの上面１３４ＷＵを露出させるように、貫通ビアホール１５０Ｈ上の第２導電性バリア層１５６とランディングパッドバリア層１３４Ｂとをエッチングし、貫通ビアホール１５０Ｈの底部を、深さ方向にさらに拡張させ、貫通ビアホール１５０Ｈの内壁上に、第１導電性バリア層１５４を形成することができる。
比較例による貫通ビア構造物によれば、第２導電性バリア層１５６が省略され、第１導電性バリア層１５４の外側壁が、ビア絶縁層１５８と層間絶縁膜１２０とによって覆われる。そのような場合には、貫通ビアホール１５０Ｈの底部において、ランディングパッド金属層１３４Ｗがエッチングされる工程において、ランディングパッド金属層１３４Ｗからエッチングされた金属物質が除去されず、貫通ビアホール１５０Ｈの内部に残留し、貫通ビアホール１５０Ｈの側壁、例えば、層間絶縁膜１２０上又はビア絶縁層１５８上に再蒸着されやすい。したがって、層間絶縁膜１２０又はビア絶縁層１５８が金属物質によって汚染され、それにより、層間絶縁膜１２０又はビア絶縁層１５８の十分な絶縁特性が確保されない。
一方、前述の例示的な実施形態によれば、貫通ビアホール１５０Ｈの内壁上に、ビア絶縁層１５８と層間絶縁膜１２０とをコンフォーマルに覆う第２導電性バリア層１５６がまず形成され、その後、ランディングパッド金属層１３４Ｗの上面１３４ＷＵを露出させるための貫通ビアホール１５０Ｈの底部のエッチング工程が遂行される。そのような場合、貫通ビアホール１５０Ｈの底部において、ランディングパッド金属層１３４Ｗがエッチングされる工程において、第２導電性バリア層１５６が、層間絶縁膜１２０及びビア絶縁層１５８の表面を覆う保護層として作用することができる。したがって、ランディングパッド金属層１３４Ｗからエッチングされた金属物質が、層間絶縁膜１２０上又はビア絶縁層１５８上に再蒸着されず、層間絶縁膜１２０又はビア絶縁層１５８の金属物質汚染を防止することができ、集積回路装置１００は、優秀な信頼性を有することができる。
図４は、例示的な実施形態による集積回路装置１００Ａを示す断面図である。図４は、図２のＣＸ２部分に対応する部分の拡大図である。図４において、図１〜図３と同一参照符号は、同一構成要素を意味する。
図４を参照すれば、貫通ビアホール１５０ＨＡは、基板１１０と層間絶縁膜１２０との境界部分において、拡張領域１５０ＥＡを有することができる。拡張領域１５０ＥＡは、面取りされた曲面を含む基板１１０の側壁と、面取りされた曲面を含む層間絶縁膜１２０の側壁との間の空間として定義され、拡張領域１５０ＥＡと同一垂直レベルでの貫通ビアホール１５０ＨＡの幅は、ビア絶縁層１５８Ａの底面と同一垂直レベルでの貫通ビアホール１５０ＨＡの幅よりさらに広くなる。
貫通ビア構造物１５０Ａは、貫通ビアホール１５０ＨＡの内部に配置される。具体的には、ビア絶縁層１５８Ａは、貫通ビアホール１５０ＨＡの内壁上において、拡張領域１５０ＥＡの側壁プロファイルに対応するように、コンフォーマルに配置され、第２導電性バリア層１５６Ａ及び第１導電性バリア層１５４Ａは、いずれもビア絶縁層１５８Ａ上において、拡張領域１５０ＥＡの側壁プロファイルに対応するように、順次にコンフォーマルに配置され得る。導電性プラグ１５２Ａは、拡張領域１５０ＥＡの側壁プロファイルに対応する突出部１５２ＡＰを含むことができる。
例示的な実施形態によれば、貫通ビアホール１５０ＨＡの形成工程では、基板１１０と層間絶縁膜１２０との境界部分において、貫通ビアホール１５０ＨＡの内壁に露出される基板１１０の部分と層間絶縁膜１２０の部分とが、相対的に高いエッチング速度でエッチングされ、そのような場合、拡張領域１５０ＥＡが形成される。
一方、拡張領域１５０ＥＡでの基板１１０の側壁と、層間絶縁膜１２０の側壁は、面取りされた曲面に限定されるものではなく、図４に図示されているところとは異なり、基板１１０の側壁と、層間絶縁膜１２０の側壁は、所定の角度に傾いた傾斜面を含んでもよい。
図５は、例示的な実施形態による集積回路装置１００Ｂを示す断面図である。図５は、図２のＣＸ２部分に対応する部分の拡大図である。図５において、図１〜図４と同一参照符号は、同一構成要素を意味する。
図５を参照すれば、貫通ビアホール１５０ＨＢは、基板１１０と層間絶縁膜１２０との境界部分において、拡張領域１５０ＥＢを有することができる。拡張領域１５０ＥＢは、面取りされた曲面を含む基板１１０の側壁と、水平方向（Ｘ方向又はＹ方向）に延長される層間絶縁膜１２０の上面との間の空間として定義され、拡張領域１５０ＥＡと同一垂直レベルでの貫通ビアホール１５０ＨＢの幅は、ビア絶縁層１５８Ｂの底面と同一垂直レベルでの貫通ビアホール１５０ＨＢの幅よりさらに広くなる。
貫通ビア構造物１５０Ｂは、貫通ビアホール１５０ＨＢの内部に配置される。具体的には、ビア絶縁層１５８Ｂは、貫通ビアホール１５０ＨＢの内壁上において、拡張領域１５０ＥＢの側壁プロファイルに対応するようにコンフォーマルに配置され、第２導電性バリア層１５６Ｂ及び第１導電性バリア層１５４Ｂは、いずれもビア絶縁層１５８Ｂ上において、拡張領域１５０ＥＢの側壁プロファイルに対応するように、順次にコンフォーマルに配置され得る。導電性プラグ１５２Ｂは、拡張領域１５０ＥＢの側壁プロファイルに対応する突出部１５２ＢＰを含むことができる。
例示的な実施形態において、貫通ビアホール１５０ＨＢは、所定の傾きを有する側壁と、面取りされたプロファイルの底部とを有することができる。例えば、導電性プラグ１５２Ｂは、下部幅Ｗ１２（例えば、層間絶縁膜１２０の底面と同一レベルに配置される部分における幅）よりさらに広い上部幅Ｗ１１（例えば、基板１１０の第１面１１０Ｆ１から遠く離れた基板１１０の一部分と同一レベルに配置される部分における幅）を有することができる。
例示的な実施形態によれば、貫通ビアホール１５０ＨＢの形成工程において、基板１１０部分のエッチング工程条件と、層間絶縁膜１２０のエッチング工程条件とが異なる。貫通ビアホール１５０ＨＢの底部において、層間絶縁膜１２０をエッチングするための工程では、層間絶縁膜１２０と接触する基板１１０の第１面１１０Ｆ１部分が、相対的に高いエッチング速度でエッチングされ、非対称形状を有する拡張領域１５０ＥＢが形成される。
図６は、例示的な実施形態による集積回路装置１００Ｃを示す断面図である。図６は、図２のＣＸ２部分に対応する部分の拡大図である。図６において、図１〜図５と同一参照符号は、同一構成要素を意味する。
図６を参照すれば、貫通ビア構造物１５０Ｃは、導電性プラグ１５２、第１導電性バリア層１５４Ｃ、第２導電性バリア層１５６Ｃ及びビア絶縁層１５８を含んでもよく、第２導電性バリア層１５６Ｃの厚みｔ１２Ｃが、第１導電性バリア層１５４Ｃの厚みｔ１１Ｃよりも薄い。例えば、第１導電性バリア層１５４Ｃは、約５００〜２，０００Åの厚みｔ１１Ｃを有することができ、第２導電性バリア層１５６Ｃは、約５００〜１，０００Åの厚みｔ１２Ｃを有することができる。
例えば、貫通ビアホール１５０Ｈの内壁上に、ビア絶縁層１５８と層間絶縁膜１２０とをコンフォーマルに覆う第２導電性バリア層１５６Ｃがまず形成され、その後、ランディングパッド金属層１３４Ｗの上面１３４ＷＵを露出させるための貫通ビアホール１５０Ｈの底部のエッチング工程が遂行される。貫通ビアホール１５０Ｈの底部において、ランディングパッド金属層１３４Ｗがエッチングされる工程では、ランディングパッド金属層１３４Ｗからエッチングされた金属物質が、層間絶縁膜１２０上又はビア絶縁層１５８上に再蒸着されず、層間絶縁膜１２０又はビア絶縁層１５８の金属物質汚染を防止することができる。また、第２導電性バリア層１５６Ｃの厚みｔ１２Ｃが、相対的に薄く形成されることにより、貫通ビアホール１５０Ｈの内部に充填される導電性プラグ１５２の体積が相対的に増大し、貫通ビア構造物１５０Ｃの抵抗が低下する。したがって、集積回路装置１００Ｃは、優秀な信頼性を有することができる。
図７は、例示的な実施形態による集積回路装置１００Ｄを示す断面図である。図７は、図２のＣＸ２部分に対応する部分の拡大図である。図７において、図１〜図６と同一参照符号は、同一構成要素を意味する。
図７を参照すれば、貫通ビア構造物１５０Ｄは、第１導電性バリア層１５４と第２導電性バリア層１５６との間に、金属アイランド１５９をさらに含んでもよい。金属アイランド１５９は、金属物質からなる粒子を含んでよく、あるいはそのような粒子が凝集されて形成される物質層であり得る。図７には、金属アイランド１５９が、互いに離隔されるか、あるいは互いに対して隣接するように配置される不連続的な層として図示されているが、それとは異なり、金属アイランド１５９は、第１導電性バリア層１５４と第２導電性バリア層１５６との間において、垂直方向（Ｚ方向）に沿って連続的に延長される物質層とすることもできる。
例示的な実施形態において、金属アイランド１５９は、ランディングパッド金属層１３４Ｗに含まれる金属物質と同一金属物質を含んでもよい。例えば、金属アイランド１５９は、Ｎｉ、Ｃｕ、Ａｌ、Ａｕ、Ｗ、又はそれらの組み合わせを含んでよいが、それらに限定されるものではない。
例示的な製造工程において、貫通ビアホール１５０Ｈの内壁上に、ビア絶縁層１５８と層間絶縁膜１２０とをコンフォーマルに覆う第２導電性バリア層１５６がまず形成され、その後、ランディングパッド金属層１３４Ｗの上面１３４ＷＵを露出させるための貫通ビアホール１５０Ｈの底部のエッチング工程が遂行される。したがって、貫通ビアホール１５０Ｈの底部において、ランディングパッド金属層１３４Ｗがエッチングされる工程では、第２導電性バリア層１５６が、層間絶縁膜１２０及びビア絶縁層１５８の表面を覆う保護層として作用することができ、ランディングパッド金属層１３４Ｗからエッチングされた金属物質が、第２導電性バリア層１５６表面上に付着されたり再蒸着されたりして、金属アイランド１５９が形成される。その後、第２導電性バリア層１５６上に、金属アイランド１５９を覆う第１導電性バリア層１５４が形成される。
例示的な実施形態によれば、貫通ビアホール１５０Ｈの底部において、ランディングパッド金属層１３４Ｗがエッチングされる工程では、ランディングパッド金属層１３４Ｗからエッチングされた金属物質が、貫通ビアホール１５０Ｈの内壁上に再蒸着されても、第２導電性バリア層１５６が、層間絶縁膜１２０及びビア絶縁層１５８の表面を覆う保護層として作用することができる。金属アイランド１５９は、層間絶縁膜１２０上又はビア絶縁層１５８上に再蒸着される代わりに、第２導電性バリア層１５６上に再蒸着されるので、層間絶縁膜１２０又はビア絶縁層１５８の金属物質汚染を防止することができ、集積回路装置１００Ｄは、優秀な信頼性を有することができる。
図８〜図１０、図１１Ａ、図１１Ｂ、図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂ、図１４Ａ、図１４Ｂ、図１５、及び図１６は、例示的な実施形態による集積回路装置１００Ｄの製造方法を、工程順序によって図示した断面図である。具体的には、図８〜図１０、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５、及び図１６は、図１のメイン素子領域ＭＣＲの一部分と、貫通ビア領域ＴＶＲの一部分とを示す断面図であり、図１１Ｂ、図１２Ｂ、図１３Ｂ及び図１４Ｂは、それぞれ図１１Ａ、図１２Ａ、図１３Ａ及び図１４ＡのＣＸ２部分の拡大図である。
図８を参照すれば、基板１１０の第１面１１０Ｆ１上に、複数の半導体素子１２２と配線構造１２４とを形成し、基板１１０上に、複数の半導体素子１２２と配線構造１２４とを覆う層間絶縁膜１２０を形成することができる。
その後、ランディングパッド１３４及び多層配線構造１３２を層間絶縁膜１２０上に形成し、ランディングパッド１３４及び多層配線構造１３２を覆うように、金属層間絶縁膜１３０を層間絶縁膜１２０上に形成することができる。
例示的な実施形態において、ランディングパッド１３４と多層配線構造１３２とを形成するための工程は、シングルダマシン（damascene）工程又はデュアルダマシン工程を含んでもよい。例えば、層間絶縁膜１２０上に金属層間絶縁膜１３０を形成し、金属層間絶縁膜１３０をパターニングして、メイン素子領域ＭＣＲに配線用ホール（図示せず）を形成し、貫通ビア領域ＴＶＲにランディングパッドホール（図示せず）を形成することができる。その後、ランディングパッドホールの内部に、ランディングパッド１３４を形成し、配線用ホールの内部に、配線層１３２Ｗを形成することができる。例えば、ランディングパッド１３４の形成は、ランディングパッドホール内部に、ランディングパッドバリア層１３４Ｂを形成するための第１膜と、ランディングパッド金属層１３４Ｗを形成するための第２膜とを順次に形成した後、金属層間絶縁膜１３０が露出されるまで第１膜と第２膜との上部を平坦化させ、ランディングパッドホールの内部に、ランディングパッドバリア層１３４Ｂ及びランディングパッド金属層１３４Ｗを残留させることを含むことができる。
例示的な実施形態において、ランディングパッドバリア層１３４Ｂは、Ｗ、ＷＮ、ＷＣ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｒｕ、Ｃｏ、Ｍｎ、ＷＮ、Ｎｉ又はＮｉＢを使用し、物理気相蒸着（ＰＶＤ：physical vapor deposition）工程又はＣＶＤ工程によって形成され得る。ランディングパッド金属層１３４Ｗは、Ｎｉ、Ｃｕ、Ａｌ、Ａｕ、Ｗ、又はそれらの組み合わせを使用し、電気メッキ（electroplating）工程によって形成され得る。例えば、ランディングパッド金属層１３４Ｗを形成するための工程において、ランディングパッドバリア層１３４Ｂ上に、Ｃｕを含むシード層（図示せず）を形成し、電気メッキ工程により、シード層からＣｕ層を形成することができる。
その後、ランディングパッド１３４の形成工程と類似した工程を反復して遂行し、ランディングパッド１３４上及び配線層１３２Ｗ上に、配線ビア１３２Ｐ及び配線層１３２Ｗを含む多層配線構造１３２を形成することができる。
その後、金属層間絶縁膜１３０上に導電層（図示せず）を形成し、導電層をパターニングすることにより、第１パッド１４２を形成することができる。第１パッド１４２は、Ａｌ、Ｎｉ、Ｃｕ、又はそれらの組み合わせを使用して形成することができる。
その後、金属層間絶縁膜１３０上に、第１パッド１４２の一部分を露出させるパッシベーション層１４４を形成することができる。パッシベーション層１４４は、ポリイミド及び／又はシリコン窒化物を使用しても形成される。
パッシベーション層１４４を介して露出される第１パッド１４２に電気的に連結されるバンプ構造物１４６を形成することができる。例えば、バンプ構造物１４６は、ピラー１４６Ｐ及びはんだ層１４６Ｓを含む構造を有することができる。ピラー１４６Ｐは、Ｃｕ、Ｎｉ、又はそれらの合金を使用し、電気メッキ工程によって形成され得る。はんだ層１４６Ｓは、Ｓｎ、Ａｇ、Ｐｂ、Ａｕ、Ｃｕ、Ｂ、又はそれらの合金を使用し、電気メッキ工程及びリフロー工程を順次に遂行することによって形成され得る。
図９を参照すれば、バンプ構造物１４６上及びパッシベーション層１４４上に、支持基板１７２を付着させることができる。支持基板１７２は、接着層１７４を介して、バンプ構造物１４６とパッシベーション層１４４とに付着されることができる。その後、基板１１０の第２面１１０Ｆ２に対してグラインディング工程を遂行し、基板１１０の第２面１１０Ｆ２から、基板１１０を所定の厚み分、除去することができる。
基板１１０の第２面１１０Ｆ２上に、マスクパターン（図示せず）を形成し、マスクパターンをエッチングマスクとして使用して基板１１０をエッチングし、貫通ビアホール１５０Ｈを形成することができる。貫通ビアホール１５０Ｈは、基板１１０を貫通し、層間絶縁膜１２０内にも延びることができる。
例示的な実施形態において、貫通ビアホール１５０Ｈを、異方性エッチング工程又はレーザ穴あけ工程によって形成することができる。貫通ビアホール１５０Ｈが層間絶縁膜１２０を完全に貫通しないので、ランディングパッド１３４の上面は、貫通ビアホール１５０Ｈによって露出されず、層間絶縁膜１２０によって覆われる。
貫通ビアホール１５０Ｈは、多様な幅、深み又は形状を有するようにも形成される。例えば、図９に図示されているように、貫通ビアホール１５０Ｈは、基板１１０の第１面１１０Ｆ１に垂直な側壁を有するようにも形成される。他の実施形態において、図５に図示された貫通ビアホール１５０ＨＢの形成工程において、貫通ビアホール１５０ＨＢの側壁が所定の傾斜を有するように形成され、貫通ビアホール１５０ＨＢの上部幅が、下部幅よりさらに広く形成されてよく、そのような場合、図５を参照して説明した集積回路装置１００Ｂが形成される。
また、図５に図示された貫通ビアホール１５０ＨＢの形成工程において、基板１１０のエッチング工程の条件と、層間絶縁膜１２０のエッチング工程における条件とを異なるように調節する場合、基板１１０と層間絶縁膜１２０との境界領域では、基板１１０の一部分が相対的に高いエッチング速度でエッチングされ、拡張領域１５０ＥＢが形成される。そのような場合、図５を参照して説明した集積回路装置１００Ｂが形成される。
他の実施形態において、図４に図示された貫通ビアホール１５０ＨＡの形成工程において、基板１１０と層間絶縁膜１２０との境界部分では、貫通ビアホール１５０ＨＡ内壁に露出される基板１１０部分及び層間絶縁膜１２０部分が、相対的に高いエッチング速度でエッチングされ、拡張領域１５０ＥＡが形成される。そのような場合、図４を参照して説明した集積回路装置１００Ａが形成される。
貫通ビアホール１５０Ｈを形成した後、マスクパターンを除去することができる。
図１０を参照すれば、基板１１０の第２面１１０Ｆ２上に、貫通ビアホール１５０Ｈの内壁を覆うビア絶縁層１５８を形成することができる。ビア絶縁層１５８は、酸化膜、窒化膜、炭化膜、ポリマー、又はそれらの組み合わせを含んでよい。例示的な実施形態において、ビア絶縁層１５８を形成するために、ＣＶＤ工程を利用することができる。ビア絶縁層１５８は、約５００〜３，０００Åの厚みを有することができる。例えば、ビア絶縁層１５８は、低圧ＣＶＤ（sub-atmospheric ＣＶＤ）工程によって形成されたシリコン酸化膜によって形成され得る。
図１１Ａ及び図１１Ｂを参照すれば、ランディングパッドバリア層１３４Ｂの上面が露出されるまで、貫通ビアホール１５０Ｈの底部のビア絶縁層１５８と層間絶縁膜１２０とを除去し、貫通ビアホール１５０Ｈを下方に拡張させることができる。ランディングパッドバリア層１３４Ｂが、貫通ビアホール１５０Ｈのエッチング工程におけるエッチング停止層として機能することができ、それにより、ランディングパッドバリア層１３４Ｂによって覆われるランディングパッド金属層１３４Ｗの上面１３４ＷＵは、貫通ビアホール１５０Ｈによって露出されない。
図１２Ａ及び図１２Ｂを参照すれば、貫通ビアホール１５０Ｈの内壁上に、第２導電性バリア層１５６が形成される。第２導電性バリア層１５６は、Ｗ、ＷＮ、ＷＣ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｒｕ、Ｃｏ、Ｍｎ、ＷＮ、Ｎｉ又はＮｉＢを使用し、ＰＶＤ工程、電気メッキ工程、無電解メッキ（electroless plating）工程によって形成され得る。第２導電性バリア層１５６は、約５００〜２，０００Åの厚みｔ１２（図３）を有することができる。
第２導電性バリア層１５６は、貫通ビアホール１５０Ｈの内壁に露出されるビア絶縁層１５８の表面全体と層間絶縁膜１２０の表面全体とを覆うように、コンフォーマルに形成され得る。第２導電性バリア層１５６は、貫通ビアホール１５０Ｈの底部において、層間絶縁膜１２０上及びランディングパッドバリア層１３４Ｂ上にコンフォーマルに形成され得る。
図１３Ａ及び図１３Ｂを参照すれば、ランディングパッド金属層１３４Ｗの上面が露出されるまで、貫通ビアホール１５０Ｈの底部上の第２導電性バリア層１５６及びランディングパッドバリア層１３４Ｂを除去し、貫通ビアホール１５０Ｈを下方に拡張させることができる。そのとき、ランディングパッド金属層１３４Ｗが、過エッチングされて、ランディングパッド金属層１３４Ｗの上側の一部分がくぼみ、貫通ビアホール１５０Ｈの底部に露出されるランディングパッド金属層１３４Ｗの上面１３４ＷＵは、貫通ビアホール１５０Ｈと垂直オーバーラップされないランディングパッド金属層１３４Ｗの一部分の上面１３４ＷＵよりさらに低いレベルに配置され得る。
前述の貫通ビアホール１５０Ｈの拡張のためのエッチング工程において、ランディングパッド金属層１３４Ｗのエッチングされた粒子が完全に除去されず、貫通ビアホール１５０Ｈの内壁上に再蒸着されることがある。エッチングされた粒子の再蒸着の結果として、第２導電性バリア層１５６の側壁上に、金属アイランド１５９が形成される可能性がある。例えば、ランディングパッド金属層１３４ＷがＣｕを含むとき、金属アイランド１５９は、Ｃｕを含む粒子を含むか、あるいはそのような粒子が凝集されて形成される物質層であり得る。金属アイランド１５９は、互いに離隔されたり、互いに対して隣接したりするように配置される不連続的な層に形成され、あるいは、金属アイランド１５９は、第２導電性バリア層１５６上において、垂直方向（Ｚ方向）に沿って連続的に延長される物質層に形成されることもある。
比較例による貫通ビア構造物の形成方法によれば、第２導電性バリア層１５６が省略され、貫通ビアホール１５０Ｈの内壁上に、ビア絶縁層１５８と層間絶縁膜１２０とが露出された状態で、ランディングパッド金属層１３４Ｗがエッチングされる。そのような場合、エッチング工程において、除去された金属粒子が、貫通ビアホール１５０Ｈの側壁、例えば、層間絶縁膜１２０上又はビア絶縁層１５８上に再蒸着されてしまう。したがって、層間絶縁膜１２０又はビア絶縁層１５８が、金属物質によって汚染され、それにより、層間絶縁膜１２０又はビア絶縁層１５８の十分な絶縁特性が確保されない。
一方、前述の実施形態では、ランディングパッド金属層１３４Ｗがエッチングされる工程において、第２導電性バリア層１５６が、層間絶縁膜１２０及びビア絶縁層１５８の表面を覆うため、層間絶縁膜１２０及びビア絶縁層１５８が、貫通ビアホール１５０Ｈの内壁上に露出されない。したがって、エッチング工程において除去された金属粒子が、層間絶縁膜１２０上又はビア絶縁層１５８上に再蒸着されず、層間絶縁膜１２０又はビア絶縁層１５８の金属物質汚染を防止することができる。
図１４Ａ及び図１４Ｂを参照すれば、貫通ビアホール１５０Ｈの内壁上に、第１導電性バリア層１５４を形成することができる。第１導電性バリア層１５４は、Ｗ、ＷＮ、ＷＣ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｒｕ、Ｃｏ、Ｍｎ、ＷＮ、Ｎｉ又はＮｉＢを使用し、ＰＶＤ工程、電気メッキ工程、無電解メッキ工程によって形成され得る。第１導電性バリア層１５４は、約５００〜２，０００Åの厚みｔ１１（図３）を有することができる。
第１導電性バリア層１５４は、第２導電性バリア層１５６と金属アイランド１５９とを覆うように配置され得る。それにより、金属アイランド１５９は、第１導電性バリア層１５４と第２導電性バリア層１５６との間に配置され得る。
図１５を参照すれば、第１導電性バリア層１５４上に、貫通ビアホール１５０Ｈの内部を充填する導電性プラグ１５２を形成することができる。導電性プラグ１５２は、Ｃｕ、ＣｕＳｎ、ＣｕＭｇ、ＣｕＮｉ、ＣｕＺｎ、ＣｕＰｄ、ＣｕＡｕ、ＣｕＲｅ、ＣｕＷ、Ｗ又はＷ合金を使用し、電気メッキ工程によって形成され得る。例えば、導電性プラグ１５２を形成するために、第１導電性バリア層１５４の表面に、金属シード層（図示せず）を形成した後、電気メッキ工程により、金属シード層から金属層を形成し、第１導電性バリア層１５４上に、貫通ビアホール１５０Ｈを充填する導電性プラグ１５２を形成することができる。金属シード層は、Ｃｕ、Ｃｕ合金、Ｃｏ、Ｎｉ、Ｒｕ、Ｃｏ／Ｃｕ又はＲｕ／Ｃｕを使用し、ＰＶＤ工程によって形成され得る。電気メッキ工程は、約１０〜６５℃の温度で遂行され得る。例えば、電気メッキ工程は、常温でも遂行され得る。導電性プラグ１５２が形成された後、必要によっては、導電性プラグ１５２が形成された結果物を、約１５０〜４５０℃の温度でアニーリングすることができる。
図１６を参照すれば、基板１１０の第２面１１０Ｆ２が露出されるまで、導電性プラグ１５２を含む結果物を、ＣＭＰ工程によって研磨し、導電性プラグ１５２、第１導電性バリア層１５４、第２導電性バリア層１５６及びビア絶縁層１５８を、貫通ビアホール１５０Ｈの内部だけに残留させる。その結果、貫通ビアホール１５０Ｈの内部に、貫通ビア構造物１５０Ｄを形成することができる。
再び図２を参照すれば、基板１１０の第２面１１０Ｆ２上に、導電層（図示せず）を形成し、導電層をパターニングし、第２パッド１６２を形成することができる。第２パッドは、貫通ビア構造物１５０Ｄに電気的に連結され得る。
前述の集積回路装置１００Ｄの製造方法によれば、貫通ビアホール１５０Ｈの内壁上に、ビア絶縁層１５８及び第２導電性バリア層１５６をまず形成した後、貫通ビアホール１５０Ｈの底部において、ランディングパッド金属層１３４Ｗの上面１３４ＷＵを露出させるためのエッチング工程を遂行することができる。したがって、エッチング工程において、ランディングパッド金属層１３４Ｗからエッチングされた金属物質粒子が、貫通ビアホール１５０Ｈの側壁に再蒸着される場合であっても、金属物質粒子を含む金属アイランド１５９は、第２導電性バリア層１５６と第１導電性バリア層１５４との間に配置される。したがって、金属物質粒子が、ビア絶縁層１５８と接触することを防止することができる。したがって、第２導電性バリア層１５６が省略された場合に発生し得る、貫通ビアホール１５０Ｈのエッチング工程におけるビア絶縁層１５８の金属物質粒子汚染による信頼性の低下を防止することができる。したがって、集積回路装置１００Ｄは、優秀な信頼性を有することができる。
図１７は、例示的な実施形態による半導体パッケージ２００の要部構成を示す断面図である。
図１７を参照すれば、半導体パッケージ２００は、パッケージ基板２１０上に順に積層された複数の半導体チップ２２０を含む。複数の半導体チップ２２０上に、制御チップ（control chip）２３０が連結されている。複数の半導体チップ２２０と制御チップ２３０との積層構造は、パッケージ基板２１０上において、熱硬化性樹脂のような封入材（encapsulant）２４０によって密封されている。図１７には、６個の半導体チップ２２０が垂直に積層された構造が例示されているが、半導体チップ２２０の個数及び積層方向は、例示されたところに制限されるものではない。半導体チップ２２０の個数は、必要により、６個よりさらに少なく又は多くなるように決定されてもよい。複数の半導体チップ２２０は、パッケージ基板２１０上に、水平方向にも配列され、垂直方向実装及び水平方向実装を組み合わせた連結構造に配列され得る。一部の実施形態において、制御チップ２３０は、省略可能である。
パッケージ基板２１０は、フレキシブルプリント回路基板（flexible printed circuit board）、リジッドフレキシブル回路基板（rigid printed circuit board）、又はそれらの組み合わせを含み得る。パッケージ基板２１０は、基板内部配線２１２及び接続端子２１４を具備する。接続端子２１４は、パッケージ基板２１０の一面に形成される。パッケージ基板２１０の他面には、はんだボール２１６が形成される。接続端子２１４は、基板内部配線２１２を介して、はんだボール２１６に電気的に接続される。一部の実施形態において、はんだボール２１６は、導電性バンプ又はＬＧＡ（lead grid array）でも代替される。
複数の半導体チップ２２０及び制御チップ２３０は、Ｓｉ貫通電極（ＴＳＶ：through-silicon-via）ユニット２２２、２３２を含む。ＴＳＶユニット２２２、２３２は、バンプのような連結部材２５０により、パッケージ基板２１０の接続端子２１４に電気的に連結され得る。一部の実施形態において、制御チップ２３０内のＴＳＶユニット２３２が省略され得る。
複数の半導体チップ２２０及び制御チップ２３０のうち少なくとも１つは、図１〜図７を参照して説明した集積回路装置１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄのうち少なくとも１つを含む。そして、ＴＳＶユニット２２２、２３２は、図１〜図７を参照して説明した貫通ビア構造物１５０、１５０Ａ、１５０Ｂ、１５０Ｃ、１５０Ｄのうち少なくとも１つを含む。連結部材２５０は、図２を参照して説明した第１パッド１４２と、該第１パッド１４２を介してＴＳＶユニット２２２、２３２に連結される、図２を参照して説明した第２パッド１６２とを含む。
複数の半導体チップ２２０は、それぞれシステムＬＳＩ、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭ、ＰＲＡＭ、ＭＲＡＭ又はＲｅＲＡＭを含んでもよい。制御チップ２３０は、シリアライザ／デシリアライザ（ＳＥＲ／ＤＥＳ）回路のような論理回路を含んでもよい。
以上のように、図面及び明細書を参照して例示的な実施形態が開示されている。本明細書では、特定の用語を使用して実施形態について説明したが、それらは、単に、本開示の技術的思想について説明する目的のために使用されたものにすぎず、意味的限定や特許請求の範囲に記載された本開示の範囲を制限するために使用されたものではない。したがって、本技術分野の当業者であるならば、それらから、多様な変形、及び均等な他の実施形態が可能であることを理解するであろう。したがって、本開示の真の技術的な保護範囲は、特許請求の範囲の技術的思想によって決められるものである。
本発明に係る集積回路装置及びその製造方法は、例えば、電子機器関連の技術分野に効果的に適用可能である。
１１０ 基板
１２０ 層間絶縁膜
１３０ 金属層間絶縁膜
１３４ ランディングパッド
１３４Ｂ ランディングパッドバリア層
１３４Ｗ ランディングパッド金属層
１５０ 貫通ビア構造物
１５０Ｈ 貫通ビアホール
１５０ＨＳ 段差部
１５２ 導電性プラグ
１５４ 第１導電性バリア層
１５６ 第２導電性バリア層
１５８ ビア絶縁層
１５９ 金属アイランド
１２０ 層間絶縁膜
１３０ 金属層間絶縁膜
１３４ ランディングパッド
１３４Ｂ ランディングパッドバリア層
１３４Ｗ ランディングパッド金属層
１５０ 貫通ビア構造物
１５０Ｈ 貫通ビアホール
１５０ＨＳ 段差部
１５２ 導電性プラグ
１５４ 第１導電性バリア層
１５６ 第２導電性バリア層
１５８ ビア絶縁層
１５９ 金属アイランド
Claims (22)
- 基板と、
前記基板上に配置されるランディングパッドと、
前記基板を貫通し、前記ランディングパッドと連結される貫通ビア構造物と、を含み、
前記貫通ビア構造物は、
導電性プラグと、
前記導電性プラグの側壁及び底面を覆う第１導電性バリア層と、
前記第１導電性バリア層の側壁を覆う第２導電性バリア層と、を含む集積回路装置。 - 前記貫通ビア構造物は、前記第２導電性バリア層の側壁を覆うビア絶縁層をさらに含み、
前記ビア絶縁層は、前記ランディングパッドと接触せず、前記第２導電性バリア層は前記ランディングパッドと接触することを特徴とする請求項１に記載の集積回路装置。 - 前記ランディングパッドは、
前記基板上に配置されるランディングパッド金属層と、
前記ランディングパッド金属層の上面及び側面を覆うランディングパッドバリア層と、を含み、
前記第１導電性バリア層の底面は、前記ランディングパッド金属層と接触し、
前記第２導電性バリア層の底面は、前記ランディングパッドバリア層と接触することを特徴とする請求項１に記載の集積回路装置。 - 前記第２導電性バリア層は、前記ランディングパッド金属層と接触しないことを特徴とする請求項３に記載の集積回路装置。
- 前記基板上に配置される層間絶縁膜と、
前記層間絶縁膜において、前記ランディングパッドを覆う金属層間絶縁膜と、をさらに含み、
前記貫通ビア構造物の側壁の一部分は、前記層間絶縁膜によって覆われ、
前記貫通ビア構造物の底面は、前記ランディングパッドと接触することを特徴とする請求項１に記載の集積回路装置。 - 前記貫通ビア構造物は、前記基板と前記層間絶縁膜とを貫通する貫通ビアホール内に配置され、
前記貫通ビアホールの底部に、段差部が形成されることを特徴とする請求項５に記載の集積回路装置。 - 前記貫通ビア構造物は、前記第２導電性バリア層の側壁を覆うビア絶縁層をさらに含み、
前記貫通ビアホールの内壁上に、前記ビア絶縁層、前記第２導電性バリア層、前記第１導電性バリア層及び前記導電性プラグが順次に配置されることを特徴とする請求項６に記載の集積回路装置。 - 前記貫通ビアホールの前記段差部は、前記ビア絶縁層の底面と、前記第２導電性バリア層の前記側壁とによって形成されることを特徴とする請求項７に記載の集積回路装置。
- 前記貫通ビアホールは、前記基板と前記層間絶縁膜との境界において、拡張領域を含むことを特徴とする請求項６に記載の集積回路装置。
- 基板と、
前記基板上に配置される層間絶縁膜と、
前記層間絶縁膜上に配置されるランディングパッドと、
前記基板及び前記層間絶縁膜を貫通する貫通ビアホール内に配置され、前記ランディングパッドと連結される貫通ビア構造物と、を含み、
前記貫通ビア構造物は、
導電性プラグと、
前記導電性プラグの側壁及び底面を覆う第１導電性バリア層と、
前記第１導電性バリア層の側壁を覆う第２導電性バリア層と、を含む集積回路装置。 - 前記第１導電性バリア層の底面は、前記基板の第１面から第１垂直距離に位置し、
前記第２導電性バリア層の底面は、前記基板の前記第１面から第２垂直距離に位置し、
前記第２垂直距離が、前記第１垂直距離よりさらに短いことを特徴とする請求項３又は１０に記載の集積回路装置。 - 前記貫通ビア構造物は、
前記第１導電性バリア層と前記第２導電性バリア層との間に配置され、前記ランディングパッドと同一金属を含む金属アイランドをさらに含むことを特徴とする請求項３又は１０に記載の集積回路装置。 - 前記貫通ビア構造物は、前記第２導電性バリア層の側壁を覆うビア絶縁層をさらに含み、
前記ビア絶縁層は、前記金属アイランドと接触しないことを特徴とする請求項１２に記載の集積回路装置。 - 基板と、
前記基板上に配置されるランディングパッドと、
前記基板を貫通し、前記ランディングパッドと連結される貫通ビア構造物と、を含み、
前記貫通ビア構造物は、
導電性プラグと、
前記導電性プラグの側壁及び底面を覆う第１導電性バリア層と、
前記第１導電性バリア層の側壁を覆う第２導電性バリア層と、
前記第２導電性バリア層の側壁の一部分を覆い、前記ランディングパッドと接触しないビア絶縁層と、を含む集積回路装置。 - 前記ランディングパッドは、
前記基板上に配置されるランディングパッド金属層と、
前記ランディングパッド金属層の上面及び側面を覆うランディングパッドバリア層と、を含むことを特徴とする請求項１４に記載の集積回路装置。 - 前記第１導電性バリア層の底面は、前記ランディングパッド金属層と接触し、
前記第２導電性バリア層の底面は、前記ランディングパッドバリア層と接触することを特徴とする請求項１５に記載の集積回路装置。 - 前記基板上に配置される層間絶縁膜と、
前記層間絶縁膜において、前記ランディングパッドを覆う金属層間絶縁膜と、をさらに含み、
前記貫通ビア構造物は、前記基板と前記層間絶縁膜とを貫通する貫通ビアホール内に配置され、前記貫通ビアホールの底部に段差部が形成されることを特徴とする請求項１４に記載の集積回路装置。 - 基板の第１面上に、ランディングパッド金属層とランディングパッドバリア層とを含むランディングパッドを形成する段階と、
前記基板の前記第１面と対向する第２面から前記基板を貫通し、かつ前記ランディングパッドバリア層の上面を露出させる、貫通ビアホールを形成する段階と、
前記貫通ビアホールの内壁上に、第２導電性バリア層を形成する段階と、
前記ランディングパッド金属層の上面を露出させるように、前記貫通ビアホールの底部を拡張させる段階と、
前記貫通ビアホールの内壁上に、第１導電性バリア層を形成する段階と、を含む集積回路装置の製造方法。 - 前記第１導電性バリア層上に、前記貫通ビアホールの内部を充填する導電性プラグを形成する段階をさらに含むことを特徴とする請求項１８に記載の集積回路装置の製造方法。
- 前記ランディングパッドを形成する段階は、
前記基板の前記第１面上に、層間絶縁膜を形成する段階と、
前記層間絶縁膜上に、金属層間絶縁膜を形成する段階と、
前記金属層間絶縁膜に、ランディングパッドホールを形成する段階と、
前記ランディングパッドホール内に、前記ランディングパッドを形成する段階と、を含むことを特徴とする請求項１８に記載の集積回路装置の製造方法。 - 前記貫通ビアホールを拡張させる段階において、前記層間絶縁膜は、前記貫通ビアホールの内壁上に露出されないことを特徴とする請求項２０に記載の集積回路装置の製造方法。
- 前記第２導電性バリア層を形成する段階の前に、前記貫通ビアホールの内壁上に、ビア絶縁層を形成する段階をさらに含み、
前記貫通ビアホールを拡張させる段階において、前記ビア絶縁層は、前記貫通ビアホールの内壁上に露出されないことを特徴とする請求項２０に記載の集積回路装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2018-0084274 | 2018-07-19 | ||
| KR1020180084274A KR102493464B1 (ko) | 2018-07-19 | 2018-07-19 | 집적회로 장치 및 이의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2020014000A true JP2020014000A (ja) | 2020-01-23 |
Family
ID=67145714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019131201A Pending JP2020014000A (ja) | 2018-07-19 | 2019-07-16 | 集積回路装置及びその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US10763163B2 (ja) |
| EP (1) | EP3598482B1 (ja) |
| JP (1) | JP2020014000A (ja) |
| KR (1) | KR102493464B1 (ja) |
| CN (1) | CN110739290A (ja) |
| TW (1) | TWI812759B (ja) |
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- 2019-01-08 US US16/242,122 patent/US10763163B2/en active Active
- 2019-07-03 EP EP19184154.3A patent/EP3598482B1/en active Active
- 2019-07-15 CN CN201910633897.4A patent/CN110739290A/zh active Pending
- 2019-07-16 JP JP2019131201A patent/JP2020014000A/ja active Pending
- 2019-07-17 TW TW108125290A patent/TWI812759B/zh active
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Also Published As
| Publication number | Publication date |
|---|---|
| TWI812759B (zh) | 2023-08-21 |
| CN110739290A (zh) | 2020-01-31 |
| US11488860B2 (en) | 2022-11-01 |
| US20200027784A1 (en) | 2020-01-23 |
| KR20200009644A (ko) | 2020-01-30 |
| TW202032746A (zh) | 2020-09-01 |
| KR102493464B1 (ko) | 2023-01-30 |
| US10763163B2 (en) | 2020-09-01 |
| EP3598482A1 (en) | 2020-01-22 |
| US20200357690A1 (en) | 2020-11-12 |
| EP3598482B1 (en) | 2020-09-30 |
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Legal Events
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|---|---|---|---|
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|
| A977 | Report on retrieval |
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