CN113437042B - 焊盘结构、半导体测试结构及半导体测试方法 - Google Patents

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Abstract

本发明提供了一种焊盘结构、半导体测试结构及半导体测试方法，所述焊盘结构包括：绝缘介质层，形成于一衬底上；金属互连结构，形成于所述绝缘介质层中，所述金属互连结构包括相互绝缘的第一部分和第二部分；以及，焊盘，形成于所述绝缘介质层的顶部，所述绝缘介质层至少暴露出所述焊盘的顶表面，所述焊盘与所述第一部分电连接，所述焊盘与所述第二部分绝缘。本发明能够使得捕获到的高能带电粒子的量得到减少，进而改善了高能带电粒子对半导体器件的影响。

Description

焊盘结构、半导体测试结构及半导体测试方法
技术领域
本发明涉及半导体集成电路制造领域，特别涉及一种焊盘结构、半导体测试结构及半导体测试方法。
背景技术
在集成电路制造中，会设计一些测试结构(test key)用于器件或工艺监测的测试。参阅图1a和图1b，衬底11上形成有绝缘介质层12，测试结构包括形成于绝缘介质层12中的至少两个焊盘结构以及与焊盘结构电连接的测试图案10(test pattern)，焊盘结构包括相互电连接的多层金属层13、导电插塞14以及焊盘15，相邻金属层13之间通过导电插塞14实现电连接，焊盘15的顶面被绝缘介质层12暴露出来以用于与卡针接触，多层金属层13中的一层或某几层电连接到测试图案10，测试时通过卡针与焊盘15接触以对测试图案10施加电压或电流。
为了便于测试时卡针与焊盘15接触，一般焊盘15的横截面的面积很大，与焊盘15电连接的多层金属层13的横截面的面积也很大；但是，在集成电路制造工艺过程中，某些工艺制程(例如刻蚀)会产生大量高能带电粒子(plasma)，这些高能带电粒子极易被焊盘15和金属层13这些大块的金属捕获，若高能带电粒子不能被及时导走(例如若衬底11为SOI衬底，中间的绝缘埋层将下层衬底和上层半导体层隔离开，焊盘结构捕获的高能带电粒子不能被下层衬底导走)，则会进入半导体器件中，对半导体器件的工作特性产生不利影响，导致半导体器件和工艺监测不能正常进行。
因此，如何改善焊盘结构捕获的高能带电粒子对半导体器件的影响是目前亟需解决的问题。
发明内容
本发明的目的在于提供一种焊盘结构、半导体测试结构及半导体测试方法，使得捕获到的高能带电粒子的量得到减少，进而改善了高能带电粒子对半导体器件的影响。
为实现上述目的，本发明提供了一种焊盘结构，包括：
绝缘介质层，形成于一衬底上；
金属互连结构，形成于所述绝缘介质层中，所述金属互连结构包括相互绝缘的第一部分和第二部分；以及，
焊盘，形成于所述绝缘介质层的顶部，所述绝缘介质层至少暴露出所述焊盘的顶表面，所述焊盘与所述第一部分电连接，所述焊盘与所述第二部分绝缘。
可选地，所述第一部分和所述第二部分均包括多层金属层和多个导电插塞，多层所述金属层自下向上形成于所述绝缘介质层中，相邻层的所述金属层之间通过所述导电插塞电连接。
可选地，所述第一部分环绕形成于所述第二部分的外围。
可选地，所述第一部分为环形或长条形结构。
可选地，所述第一部分中的金属层的横截面积小于所述第二部分中的金属层的横截面积。
可选地，所述衬底包括自下向上的下层衬底、绝缘埋层和半导体层。
可选地，所述半导体层中形成有浅沟槽隔离结构。
可选地，所述浅沟槽隔离结构的底面与所述绝缘埋层接触，所述第一部分在所述半导体层上的垂直投影与所述浅沟槽隔离结构至少部分重叠，所述焊盘结构还包括通孔插塞，所述通孔插塞的一端与所述第一部分电连接，所述通孔插塞的另一端从所述绝缘介质层经所述浅沟槽隔离结构和所述绝缘埋层延伸至与所述下层衬底接触。
本发明还提供了一种半导体测试结构，包括：
衬底；
至少两个所述的焊盘结构，形成于所述衬底上；以及，
测试图案，形成于所述衬底上的绝缘介质层中，至少两个所述焊盘结构中的所述第一部分均与所述测试图案电连接，所述焊盘结构中的所述第二部分与所述测试图案绝缘。
本发明还提供了一种半导体测试方法，包括：
提供所述的半导体测试结构；
将测试机台上的卡针与所述半导体测试结构中的所述绝缘介质层暴露出的所述焊盘的顶表面接触，以向所述测试图案施加电压或电流。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的焊盘结构，通过将金属互连结构设计为相互绝缘的第一部分和第二部分，焊盘与所述第一部分电连接且与所述第二部分绝缘，使得所述焊盘结构中的能够捕获高能带电粒子的金属面积减少，从而使得捕获到的高能带电粒子的量得到减少，进而改善了高能带电粒子对半导体器件的影响。
2、本发明的半导体测试结构及半导体测试方法，由于所述半导体测试结构中的焊盘结构能够使得捕获到的高能带电粒子的量得到减少，改善了高能带电粒子对半导体器件的影响，从而使得采用所述半导体测试结构对半导体器件或半导体工艺监测的测试结果更加准确。
附图说明
图1a是半导体测试结构的俯视示意图；
图1b是图1a所示的半导体测试结构中现有的焊盘结构沿着AA’方向的剖视示意图；
图2a～图2b是本发明实施例的焊盘结构的俯视示意图；
图3a～图3d是图2a～图2b所示的焊盘结构沿着BB’方向的剖视示意图。
其中，附图1a～图3d的附图标记说明如下：
10-测试图案；11-衬底；12-绝缘介质层；13-金属层；14-导电插塞；15-焊盘；21-衬底；211-下层衬底；212-绝缘埋层；213-半导体层；22-绝缘介质层；23-金属层；24-导电插塞；25-焊盘；26-浅沟槽隔离结构；27-通孔插塞。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图对本发明提出的焊盘结构、半导体测试结构及半导体测试方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明一实施例提供了一种焊盘结构，所述焊盘结构包括绝缘介质层、金属互连结构和焊盘，所述绝缘介质层形成于一衬底上；所述金属互连结构形成于所述绝缘介质层中，所述金属互连结构包括相互绝缘的第一部分和第二部分；所述焊盘形成于所述绝缘介质层的顶部，所述绝缘介质层至少暴露出所述焊盘的顶表面，所述焊盘与所述第一部分电连接，所述焊盘与所述第二部分绝缘。
下面参阅图2a～图2b和图3a～图3d详细描述本实施例提供的焊盘结构，其中，图2a是焊盘结构中的焊盘的俯视示意图，图2b是焊盘结构中的金属层的俯视示意图，图3a～图3d也是焊盘结构的四个实施例的纵向剖面示意图。
所述焊盘结构可以位于非绝缘体上半导体衬底上或者位于绝缘体上半导体衬底上。若所述焊盘结构位于非绝缘体上半导体衬底上，则如图3a所示的实施例一；若所述焊盘结构位于绝缘体上半导体衬底上，则如图3b～图3d所示的实施例二至四，所述衬底21为SOI衬底，包括自下向上的下层衬底211、绝缘埋层212和半导体层213。
所述绝缘介质层22形成于所述衬底21上。所述绝缘介质层22可以包括多层的绝缘材料层(未图示)，靠近所述衬底21的绝缘材料层中可形成有器件结构(例如栅极结构)，所述金属互连结构可以形成于远离所述衬底21的绝缘材料层中。
所述金属互连结构包括相互绝缘的第一部分A1和第二部分A2。
所述第一部分A1和所述第二部分A2均包括多层金属层23和多个导电插塞24，多层所述金属层23自下向上形成于所述绝缘介质层22中，相邻层的所述金属层23之间通过所述导电插塞24电连接。图3a～图3d所示的实施例中示意出了四层金属层23。
所述第一部分A1中的金属层23与所述第二部分A2中的金属层23之间绝缘，如图2b、图3a～图3d中所示的所述第一部分A1与所述第二部分A2中的同一层的金属层23之间的间距为d1，通过增大间距d1能够减小所述第一部分A1和/或所述第二部分A2中的每一层的金属层23的横截面积，且所述导电插塞24的数量也相应减少。
所述第一部分A1可以通过所述导电插塞24与下方的部分的所述器件结构电连接，所述第二部分A2与所述器件结构之间绝缘。
如图2b、图3a～图3d所示，所述第一部分A1形成于所述第二部分A2的外围，图2b中仅示出了所述第一部分A1和所述第二部分A2中的环形的金属层23，未示意出导电插塞24。
其中，所述第一部分A1可以为封闭的环形结构，即所述第一部分A1为一个整体，所述第一部分A1中的每一层的金属层23未断开或部分层中的金属层23断开，此时，所述第一部分A1为金属层23和导电插塞24连接而成的立体的环形结构，所述第二部分A2被立体的环形结构所环绕。
或者，所述第一部分A1为非封闭的结构，所述第一部分A1为长条形结构，长条形结构可以为直线形或曲线形。
所述第二部分A2也可以为环绕所述第一部分A1的环形结构，或者，所述第二部分A2可以为长条形结构。所述第二部分A2的形状可以与所述第一部分A1的形状相同或不同。
需要说明的是，所述第一部分A1的形状、所述第二部分A2的形状、第一部分A1与第二部分A2的位置关系不仅限于上述的种类，还可以包含其他工艺能够实现的任意形状和位置关系。例如，所述第二部分A2可以包括断开的至少两部分，若所述第二部分A2的各部分和所述第一部分A1均为长条形结构，则所述第一部分A1可以位于所述第二部分A2中的两部分之间或者所述第一部分A1位于整个所述第二部分A2的一侧；若所述第二部分A2的各部分和所述第一部分A1均为环形结构，则其中一部分的所述第二部分A2可以环绕所述第一部分A1且所述第一部分A1可以环绕另一部分的所述第二部分A2。
将现有技术中的金属互连结构断开，分为相互绝缘的第一部分A1和第二部分A2，其中第一部分A1与焊盘25电连接，第二部分A2与焊盘25绝缘，使得与焊盘25电连接的金属互连结构面积减小，捕获到的高能带电粒子的量得到减少，进而改善了高能带电粒子对半导体器件的影响，因此，第一部分A1和第二部分A2的形状及其位置关系可以不做限定，图2a～图2b和图3a～图3d只是给出了其中的几个实施例。
所述焊盘25形成于所述绝缘介质层22的顶部，所述绝缘介质层22至少暴露出所述焊盘25的顶表面，所述焊盘25的顶表面可以低于或高于所述绝缘介质层22的顶表面或者与所述绝缘介质层22的顶表面齐平。
如图2a所示，所述焊盘25可以为大面积的方形结构；在垂直于所述衬底21顶面的方向上，所述焊盘25的位置可以与所述金属互连结构的位置对准(如图3a～图3d所示)，或者，所述焊盘25的位置与所述金属互连结构的位置部分错开或完全错开。
所述焊盘25与所述第一部分A1电连接，所述焊盘25可以通过所述导电插塞24与所述第一部分A1中的金属层23电连接；所述焊盘25与所述第二部分A2绝缘。
由于所述第二部分A2与靠近所述衬底21的绝缘材料层中的器件结构之间绝缘，且与所述焊盘25之间绝缘，那么，在会产生大量高能带电粒子的工艺制程(例如刻蚀)中，所述金属互连结构中的第二部分A2无法捕获高能带电粒子，所述第二部分A2仅起到机械支撑的作用，所述金属互连结构中仅所述第一部分A1能够捕获高能带电粒子，使得所述金属互连结构中的能够捕获高能带电粒子的金属面积得到减少，从而使得捕获到的高能带电粒子的量得到减少，避免对半导体器件的工作特性产生不利影响，进而避免导致半导体器件和工艺监测不能正常进行。
并且，优选所述第一部分A1中的金属层23的横截面积小于所述第二部分A2中的金属层23的横截面积，使得能够用于捕获高能带电粒子的金属面积进一步减少，从而使得捕获到的高能带电粒子的量进一步得到减少。
另外，若所述衬底21为SOI衬底，则参阅图3c和图3d，所述半导体层213中可形成有浅沟槽隔离结构26，所述浅沟槽隔离结构26的底面与所述绝缘埋层212接触(即所述浅沟槽隔离结构26至少贯穿所述半导体层213)，所述浅沟槽隔离结构26的顶面可以略低于或略高于所述半导体层213的顶面或者与所述半导体层213的顶面齐平。
继续参阅图3d，所述第一部分A1在所述半导体层213上的垂直投影可以与所述浅沟槽隔离结构26至少部分重叠；所述焊盘结构还包括通孔插塞27，所述通孔插塞27的一端与所述第一部分A1电连接，所述通孔插塞27的另一端从所述绝缘介质层22经所述浅沟槽隔离结构26和所述绝缘埋层212延伸至与所述下层衬底211接触，以使得所述焊盘25和所述第一部分A1捕获的高能带电粒子能够经所述通孔插塞27通过所述下层衬底211导出，从而进一步避免对半导体器件的工作特性产生不利影响，进而进一步避免导致半导体器件和工艺监测不能正常进行。
其中，所述通孔插塞27的另一端可以刚好与所述下层衬底211的顶面接触，或者，所述通孔插塞27可以延伸进入所述下层衬底211中。
从上述内容可知，本发明将焊盘结构中的金属互连结构设计为相互绝缘的第一部分和第二部分，焊盘结构中的焊盘与所述第一部分电连接且与所述第二部分绝缘，使得所述焊盘结构中的能够捕获高能带电粒子的金属面积减少，从而使得捕获到的高能带电粒子的量得到减少，进而改善了高能带电粒子对半导体器件的影响。
本发明一实施例还提供了一种半导体测试结构，包括衬底、至少两个所述的焊盘结构和测试图案。
所述焊盘结构形成于所述衬底上，所述焊盘结构的具体结构参见上述内容，在此不再赘述。
所述测试图案形成于所述衬底上的绝缘介质层中，至少两个所述焊盘结构中的所述第一部分均与所述测试图案电连接，所述焊盘结构中的所述第二部分与所述测试图案绝缘。
由于将所述焊盘结构中的金属互连结构设计为相互绝缘的第一部分和第二部分，所述焊盘结构中的焊盘与所述第一部分电连接，且所述焊盘与所述第二部分绝缘，使得所述焊盘结构中的能够捕获高能带电粒子的金属面积减少，从而使得捕获到的高能带电粒子的量得到减少，改善了高能带电粒子对半导体器件的影响，从而使得采用所述半导体测试结构对半导体器件或半导体工艺监测的测试结果更加准确。
本发明一实施例还提供了一种半导体测试方法，包括：
提供所述的半导体测试结构，所述半导体测试结构的具体结构参见上述内容，在此不再赘述；
将测试机台上的卡针与所述半导体测试结构中的所述绝缘介质层暴露出的所述焊盘的顶表面接触，以通过至少两个所述焊盘结构中的所述焊盘、所述第一部分对所述测试图案施加电压或电流进行测试。
由于所述半导体测试结构中的焊盘结构能够使得捕获到的高能带电粒子的量得到减少，改善了高能带电粒子对半导体器件的影响，从而使得采用所述半导体测试结构对半导体器件或半导体工艺监测的测试结果更加准确。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种焊盘结构，其特征在于，包括：
绝缘介质层，形成于一衬底上；
金属互连结构，形成于所述绝缘介质层中，所述金属互连结构包括相互绝缘的第一部分和第二部分；以及，
焊盘，形成于所述绝缘介质层的顶部，所述绝缘介质层至少暴露出所述焊盘的顶表面，所述焊盘与所述第一部分电连接，所述焊盘与所述第二部分绝缘。
2.如权利要求1所述的焊盘结构，其特征在于，所述第一部分和所述第二部分均包括多层金属层和多个导电插塞，多层所述金属层自下向上形成于所述绝缘介质层中，相邻层的所述金属层之间通过所述导电插塞电连接。
3.如权利要求1所述的焊盘结构，其特征在于，所述第一部分环绕形成于所述第二部分的外围。
4.如权利要求1所述的焊盘结构，其特征在于，所述第一部分为环形或长条形结构。
5.如权利要求2所述的焊盘结构，其特征在于，所述第一部分中的金属层的横截面积小于所述第二部分中的金属层的横截面积。
6.如权利要求1～5中任一项所述的焊盘结构，其特征在于，所述衬底包括自下向上的下层衬底、绝缘埋层和半导体层。
7.如权利要求6所述的焊盘结构，其特征在于，所述半导体层中形成有浅沟槽隔离结构。
8.如权利要求7所述的焊盘结构，其特征在于，所述浅沟槽隔离结构的底面与所述绝缘埋层接触，所述第一部分在所述半导体层上的垂直投影与所述浅沟槽隔离结构至少部分重叠，所述焊盘结构还包括通孔插塞，所述通孔插塞的一端与所述第一部分电连接，所述通孔插塞的另一端从所述绝缘介质层经所述浅沟槽隔离结构和所述绝缘埋层延伸至与所述下层衬底接触。
9.一种半导体测试结构，其特征在于，包括：
衬底；
至少两个如权利要求1～8中任一项所述的焊盘结构，形成于所述衬底上；以及，
测试图案，形成于所述衬底上的绝缘介质层中，至少两个所述焊盘结构中的所述第一部分均与所述测试图案电连接，所述焊盘结构中的所述第二部分与所述测试图案绝缘。
10.一种半导体测试方法，其特征在于，包括：
提供如权利要求9所述的半导体测试结构；
将测试机台上的卡针与所述半导体测试结构中的所述绝缘介质层暴露出的所述焊盘的顶表面接触，以向所述测试图案施加电压或电流。
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