TWI793935B - 焊墊結構、半導體測試結構及半導體測試方法 - Google Patents

焊墊結構、半導體測試結構及半導體測試方法 Download PDF

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Abstract

本發明提供了一種焊墊結構、半導體測試結構及半導體測試方法，所述焊墊結構包括：絕緣介電層，形成於一襯底上；金屬互連結構，形成於所述絕緣介電層中，所述金屬互連結構包括相互絕緣的第一部分和第二部分；以及，焊墊，形成於所述絕緣介電層的頂部，所述絕緣介電層至少暴露出所述焊墊的頂表面，所述焊墊與所述第一部分電連接，所述焊墊與所述第二部分絕緣。本發明能夠使得捕獲到的高能帶電粒子的量得到減少，進而改善了高能帶電粒子對半導體元件的影響。

Description

焊墊結構、半導體測試結構及半導體測試方法
本發明涉及半導體積體電路製造領域，特別是關於一種焊墊結構、半導體測試結構及半導體測試方法。
在積體電路製造中，會設計一些測試結構(test key)用於元件或製程監測的測試。參閱第1a圖和第1b圖，襯底11上形成有絕緣介電層12，測試結構包括形成於絕緣介電層12中的至少兩個焊墊結構以及與焊墊結構電連接的測試圖案10(test pattern)，焊墊結構包括相互電連接的多層金屬層13、導電插塞14以及焊墊15，相鄰金屬層13之間透過導電插塞14實現電連接，焊墊15的頂面被絕緣介電層12暴露出來以用於與卡針接觸，多層金屬層13中的一層或某幾層電連接到測試圖案10，測試時透過卡針與焊墊15接觸以對測試圖案10施加電壓或電流。
為了便於測試時卡針與焊墊15接觸，一般焊墊15的橫截面的面積很大，與焊墊15電連接的多層金屬層13的橫截面的面積也很大；但是，在積體電路製程過程中，某些製程(例如刻蝕)會產生大量高能帶電粒子(plasma)，這些高能帶電粒子極易被焊墊15和金屬層13這些大塊的金屬捕獲，若高能帶電粒子不能被及時導走(例如若襯底11為SOI襯底，中間的絕緣埋層將下層襯底和上層半導體層隔離開，焊墊結構捕獲的高能帶電粒子不能被下層襯底導走)，則會進入 半導體元件中，對半導體元件的工作特性產生不利影響，導致半導體元件和製程監測不能正常進行。
因此，如何改善焊墊結構捕獲的高能帶電粒子對半導體元件的影響是目前極需解決的問題。
本發明的目的在於提供一種焊墊結構、半導體測試結構及半導體測試方法，使得捕獲到的高能帶電粒子的量得到減少，進而改善了高能帶電粒子對半導體元件的影響。
為實現上述目的，本發明提供了一種焊墊結構，包括：絕緣介電層，形成於一襯底上；金屬互連結構，形成於所述絕緣介電層中，所述金屬互連結構包括相互絕緣的第一部分和第二部分；以及，焊墊，形成於所述絕緣介電層的頂部，所述絕緣介電層至少暴露出所述焊墊的頂表面，所述焊墊與所述第一部分電連接，所述焊墊與所述第二部分絕緣。
可選地，所述第一部分和所述第二部分均包括多層金屬層和多個導電插塞，多層所述金屬層自下向上形成於所述絕緣介電層中，相鄰層的所述金屬層之間透過所述導電插塞電連接。
可選地，所述第一部分環繞形成於所述第二部分的外圍。
可選地，所述第一部分為環形或長條形結構。
可選地，所述第一部分中的金屬層的橫截面積小於所述第二部分中的金屬層的橫截面積。
可選地，所述襯底包括自下向上的下層襯底、絕緣埋層和半導體層。
可選地，所述半導體層中形成有淺溝槽隔離結構。
可選地，所述淺溝槽隔離結構的底面與所述絕緣埋層接觸，所述第一部分在所述半導體層上的垂直投影與所述淺溝槽隔離結構至少部分重疊，所述焊墊結構還包括通孔插塞，所述通孔插塞的一端與所述第一部分電連接，所述通孔插塞的另一端從所述絕緣介電層經所述淺溝槽隔離結構和所述絕緣埋層延伸至與所述下層襯底接觸。
本發明還提供了一種半導體測試結構，包括：襯底；至少兩個所述的焊墊結構，形成於所述襯底上；以及，測試圖案，形成於所述襯底上的絕緣介電層中，至少兩個所述焊墊結構中的所述第一部分均與所述測試圖案電連接，所述焊墊結構中的所述第二部分與所述測試圖案絕緣。
本發明還提供了一種半導體測試方法，包括：提供所述的半導體測試結構；將測試機臺上的卡針與所述半導體測試結構中的所述絕緣介電層暴露出的所述焊墊的頂表面接觸，以向所述測試圖案施加電壓或電流。
與先前技術相比，本發明的技術方案具有以下有益效果：
1、本發明的焊墊結構，透過將金屬互連結構設計為相互絕緣的第一部分和第二部分，焊墊與所述第一部分電連接且與所述第二部分絕緣，使得所述焊墊結構中的能夠捕獲高能帶電粒子的金屬面積減少，從而使得捕獲到的高能帶電粒子的量得到減少，進而改善了高能帶電粒子對半導體元件的影響。
2、本發明的半導體測試結構及半導體測試方法，由於所述半導體測試結構中的焊墊結構能夠使得捕獲到的高能帶電粒子的量得到減少，改善了高 能帶電粒子對半導體元件的影響，從而使得採用所述半導體測試結構對半導體元件或半導體製程監測的測試結果更加準確。
10:測試圖案
11:襯底
12:絕緣介電層
13:金屬層
14:導電插塞
15:焊墊
21:襯底
22:絕緣介電層
23:金屬層
24:導電插塞
25:焊墊
26:淺溝槽隔離結構
27:通孔插塞
211:下層襯底
212:絕緣埋層
213:半導體層
A1:第一部分
A2:第二部分
d1:間距
第1a圖是半導體測試結構的俯視示意圖；第1b圖是第1a圖所示的半導體測試結構中現有的焊墊結構沿著AA’方向的剖視示意圖；第2a圖~第2b圖是本發明實施例的焊墊結構的俯視示意圖；第3a圖~第3d圖是第2a圖~第2b圖所示的焊墊結構沿著BB’方向的剖視示意圖；第4圖是本發明另一實施例的焊墊結構的俯視示意圖；第5圖是第4圖所示焊墊結構沿著BB’方向的剖視示意圖。
為使本發明的目的、優點和特徵更加清楚，以下結合圖式對本發明提出的焊墊結構、半導體測試結構及半導體測試方法作進一步詳細說明。需說明的是，圖式均採用非常簡化的形式且均使用非精準的比例，僅用以方便、明晰地輔助說明本發明實施例的目的。
本發明一實施例提供了一種焊墊結構，所述焊墊結構包括絕緣介電層、金屬互連結構和焊墊，所述絕緣介電層形成於一襯底上；所述金屬互連結構形成於所述絕緣介電層中，所述金屬互連結構包括相互絕緣的第一部分和第二部分；所述焊墊形成於所述絕緣介電層的頂部，所述絕緣介電層至少暴露出 所述焊墊的頂表面，所述焊墊與所述第一部分電連接，所述焊墊與所述第二部分絕緣。
下面參閱第2a圖~第2b圖和第3a圖~第3d圖詳細描述本實施例提供的焊墊結構，其中，第2a圖是焊墊結構中的焊墊的俯視示意圖，第2b圖是焊墊結構中的金屬層的俯視示意圖，第3a圖~第3d圖也是焊墊結構的四個實施例的縱向剖面示意圖。
所述焊墊結構可以位於非絕緣體上半導體襯底上或者位於絕緣體上半導體襯底上。若所述焊墊結構位於非絕緣體上半導體襯底上，則如第3a圖所示的實施例一；若所述焊墊結構位於絕緣體上半導體襯底上，則如第3b圖~第3d圖所示的實施例二至四，所述襯底21為SOI襯底，包括自下向上的下層襯底211、絕緣埋層212和半導體層213。
所述絕緣介電層22形成於所述襯底21上。所述絕緣介電層22可以包括多層的絕緣材料層(圖未示)，靠近所述襯底21的絕緣材料層中可形成有元件結構(例如閘極結構)，所述金屬互連結構可以形成於遠離所述襯底21的絕緣材料層中。
所述金屬互連結構包括相互絕緣的第一部分A1和第二部分A2。
所述第一部分A1和所述第二部分A2均包括多層金屬層23和多個導電插塞24，多層所述金屬層23自下向上形成於所述絕緣介電層22中，相鄰層的所述金屬層23之間透過所述導電插塞24電連接。第3a圖~第3d圖所示的實施例中示意出了四層金屬層23。
所述第一部分A1中的金屬層23與所述第二部分A2中的金屬層23之間絕緣，如第2b圖、第3a圖~第3d圖中所示的所述第一部分A1與所述第二部分A2中的同一層的金屬層23之間的間距為d1，透過增大間距d1能夠減小所述第一部分A1和/或所述第二部分A2中的每一層的金屬層23的橫截面積，且所述導電插塞24 的數量也相應減少。
所述第一部分A1可以透過所述導電插塞24與下方的部分的所述元件結構電連接，所述第二部分A2與所述元件結構之間絕緣。
如第2b圖、第3a圖~第3d圖所示，所述第一部分A1形成於所述第二部分A2的外圍，第2b圖中僅示出了所述第一部分A1和所述第二部分A2中的環形的金屬層23，未示意出導電插塞24。
其中，所述第一部分A1可以為封閉的環形結構，即所述第一部分A1為一個整體，所述第一部分A1中的每一層的金屬層23未斷開或部分層中的金屬層23斷開，此時，所述第一部分A1為金屬層23和導電插塞24連接而成的立體的環形結構，所述第二部分A2被立體的環形結構所環繞。
或者，所述第一部分A1為非封閉的結構，所述第一部分A1為長條形結構，長條形結構可以為直線形或曲線形。
所述第二部分A2也可以為環繞所述第一部分A1的環形結構，如第4圖~第5圖所示。或者，所述第二部分A2也可以為長條形結構。所述第二部分A2的形狀可以與所述第一部分A1的形狀相同或不同。
需要說明的是，所述第一部分A1的形狀、所述第二部分A2的形狀、第一部分A1與第二部分A2的位置關係不僅限於上述的種類，還可以包含其他製程能夠實現的任意形狀和位置關係。例如，所述第二部分A2可以包括斷開的至少兩部分，若所述第二部分A2的各部分和所述第一部分A1均為長條形結構，則所述第一部分A1可以位於所述第二部分A2中的兩部分之間或者所述第一部分A1位於整個所述第二部分A2的一側；若所述第二部分A2的各部分和所述第一部分A1均為環形結構，則其中一部分的所述第二部分A2可以環繞所述第一部分A1且所述第一部分A1可以環繞另一部分的所述第二部分A2。
將先前技術中的金屬互連結構斷開，分為相互絕緣的第一部分A1和 第二部分A2，其中第一部分A1與焊墊25電連接，第二部分A2與焊墊25絕緣，使得與焊墊25電連接的金屬互連結構面積減小，捕獲到的高能帶電粒子的量得到減少，進而改善了高能帶電粒子對半導體元件的影響，因此，第一部分A1和第二部分A2的形狀及其位置關係可以不做限定，第2a圖~第2b圖和第3a圖~第3d圖只是給出了其中的幾個實施例。
所述焊墊25形成於所述絕緣介電層22的頂部，所述絕緣介電層22至少暴露出所述焊墊25的頂表面，所述焊墊25的頂表面可以低於或高於所述絕緣介電層22的頂表面或者與所述絕緣介電層22的頂表面齊平。
如第2a圖所示，所述焊墊25可以為大面積的方形結構；在垂直於所述襯底21頂面的方向上，所述焊墊25的位置可以與所述金屬互連結構的位置對準(如第3a圖~第3d圖所示)，或者，所述焊墊25的位置與所述金屬互連結構的位置部分錯開或完全錯開。
所述焊墊25與所述第一部分A1電連接，所述焊墊25可以透過所述導電插塞24與所述第一部分A1中的金屬層23電連接；所述焊墊25與所述第二部分A2絕緣。
由於所述第二部分A2與靠近所述襯底21的絕緣材料層中的元件結構之間絕緣，且與所述焊墊25之間絕緣，那麽，在會產生大量高能帶電粒子的製程(例如刻蝕)中，所述金屬互連結構中的第二部分A2無法捕獲高能帶電粒子，所述第二部分A2僅產生機械支撐的作用，所述金屬互連結構中僅所述第一部分A1能夠捕獲高能帶電粒子，使得所述金屬互連結構中的能夠捕獲高能帶電粒子的金屬面積得到減少，從而使得捕獲到的高能帶電粒子的量得到減少，避免對半導體元件的工作特性產生不利影響，進而避免導致半導體元件和製程監測不能正常進行。
並且，優選所述第一部分A1中的金屬層23的橫截面積小於所述第二 部分A2中的金屬層23的橫截面積，使得能夠用於捕獲高能帶電粒子的金屬面積進一步減少，從而使得捕獲到的高能帶電粒子的量進一步得到減少。
另外，若所述襯底21為SOI襯底，則參閱第3c圖和第3d圖，所述半導體層213中可形成有淺溝槽隔離結構26，所述淺溝槽隔離結構26的底面與所述絕緣埋層212接觸(即所述淺溝槽隔離結構26至少貫穿所述半導體層213)，所述淺溝槽隔離結構26的頂面可以略低於或略高於所述半導體層213的頂面或者與所述半導體層213的頂面齊平。
繼續參閱第3d圖，所述第一部分A1在所述半導體層213上的垂直投影可以與所述淺溝槽隔離結構26至少部分重疊；所述焊墊結構還包括通孔插塞27，所述通孔插塞27的一端與所述第一部分A1電連接，所述通孔插塞27的另一端從所述絕緣介電層22經所述淺溝槽隔離結構26和所述絕緣埋層212延伸至與所述下層襯底211接觸，以使得所述焊墊25和所述第一部分A1捕獲的高能帶電粒子能夠經所述通孔插塞27透過所述下層襯底211導出，從而進一步避免對半導體元件的工作特性產生不利影響，進而進一步避免導致半導體元件和製程監測不能正常進行。
其中，所述通孔插塞27的另一端可以剛好與所述下層襯底211的頂面接觸，或者，所述通孔插塞27可以延伸進入所述下層襯底211中。
從上述內容可知，本發明將焊墊結構中的金屬互連結構設計為相互絕緣的第一部分和第二部分，焊墊結構中的焊墊與所述第一部分電連接且與所述第二部分絕緣，使得所述焊墊結構中的能夠捕獲高能帶電粒子的金屬面積減少，從而使得捕獲到的高能帶電粒子的量得到減少，進而改善了高能帶電粒子對半導體元件的影響。
本發明一實施例還提供了一種半導體測試結構，包括襯底、至少兩個所述的焊墊結構和測試圖案。
所述焊墊結構形成於所述襯底上，所述焊墊結構的具體結構參見上述內容，在此不再贅述。
所述測試圖案形成於所述襯底上的絕緣介電層中，至少兩個所述焊墊結構中的所述第一部分均與所述測試圖案電連接，所述焊墊結構中的所述第二部分與所述測試圖案絕緣。
由於將所述焊墊結構中的金屬互連結構設計為相互絕緣的第一部分和第二部分，所述焊墊結構中的焊墊與所述第一部分電連接，且所述焊墊與所述第二部分絕緣，使得所述焊墊結構中的能夠捕獲高能帶電粒子的金屬面積減少，從而使得捕獲到的高能帶電粒子的量得到減少，改善了高能帶電粒子對半導體元件的影響，從而使得採用所述半導體測試結構對半導體元件或半導體製程監測的測試結果更加準確。
本發明一實施例還提供了一種半導體測試方法，包括：提供所述的半導體測試結構，所述半導體測試結構的具體結構參見上述內容，在此不再贅述；以及將測試機台上的卡針與所述半導體測試結構中的所述絕緣介電層暴露出的所述焊墊的頂表面接觸，以透過至少兩個所述焊墊結構中的所述焊墊、所述第一部分對所述測試圖案施加電壓或電流進行測試。
由於所述半導體測試結構中的焊墊結構能夠使得捕獲到的高能帶電粒子的量得到減少，改善了高能帶電粒子對半導體元件的影響，從而使得採用所述半導體測試結構對半導體元件或半導體製程監測的測試結果更加準確。
上述描述僅是對本發明較佳實施例的描述，並非對本發明範圍的任何限定，本發明技術領域中具有通常知識者根據上述揭示內容做的任何變更、修飾，均屬於發明申請專利範圍的保護範圍。
21:襯底
22:絕緣介電層
23:金屬層
24:導電插塞
25:焊墊
A1:第一部分
A2:第二部分
d1:間距

Claims (10)

  1. 一種焊墊結構，包括：絕緣介電層，形成於一襯底上；金屬互連結構，形成於所述絕緣介電層中，所述金屬互連結構包括相互絕緣的第一部分和第二部分；以及焊墊，形成於所述絕緣介電層的頂部，所述絕緣介電層至少暴露出所述焊墊的頂表面，所述焊墊與所述第一部分電連接，所述焊墊與所述第二部分絕緣；其中，所述焊墊從所述第一部分的上方延伸至所述第二部分的上方。
  2. 如請求項1所述的焊墊結構，其中所述第一部分和所述第二部分均包括多層金屬層和多個導電插塞，多層所述金屬層自下向上形成於所述絕緣介電層中，相鄰層的所述金屬層之間透過所述導電插塞電連接。
  3. 如請求項1所述的焊墊結構，其中所述第一部分環繞形成於所述第二部分的外圍。
  4. 如請求項1所述的焊墊結構，其中所述第一部分為環形或長條形結構。
  5. 如請求項2所述的焊墊結構，其中所述第一部分中的金屬層的橫截面積小於所述第二部分中的金屬層的橫截面積。
  6. 如請求項1~5中任一項所述的焊墊結構，其中所述襯底包括自下向上的下層襯底、絕緣埋層和半導體層。
  7. 如請求項6所述的焊墊結構，其中所述半導體層中形成有淺溝槽隔離結構。
  8. 如請求項7所述的焊墊結構，其中所述淺溝槽隔離結構的底面與所述絕緣埋層接觸，所述第一部分在所述半導體層上的垂直投影與所述淺溝槽隔離結構至少部分重疊，所述焊墊結構還包括通孔插塞，所述通孔插塞的一端與所述第一部分電連接，所述通孔插塞的另一端從所述絕緣介電層經所述淺溝槽隔離結構和所述絕緣埋層延伸至與所述下層襯底接觸。
  9. 一種半導體測試結構，包括：襯底；至少兩個如請求項1~5中任一項所述的焊墊結構，形成於所述襯底上；以及測試圖案，形成於所述襯底上的絕緣介電層中，至少兩個所述焊墊結構中的所述第一部分均與所述測試圖案電連接，所述焊墊結構中的所述第二部分與所述測試圖案絕緣。
  10. 一種半導體測試方法，包括：提供如請求項9所述的半導體測試結構；以及將測試機台上的卡針與所述半導體測試結構中的所述絕緣介電層暴露出的所述焊墊的頂表面接觸，以向所述測試圖案施加電壓或電流。
TW110148172A 2021-06-21 2021-12-22 焊墊結構、半導體測試結構及半導體測試方法 TWI793935B (zh)

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