KR102082466B1 - 반도체 소자 - Google Patents

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KR102082466B1 KR1020130053892A KR20130053892A KR102082466B1 KR 102082466 B1 KR102082466 B1 KR 102082466B1 KR 1020130053892 A KR1020130053892 A KR 1020130053892A KR 20130053892 A KR20130053892 A KR 20130053892A KR 102082466 B1 KR102082466 B1 KR 102082466B1
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Abstract

본 발명의 반도체 소자는 반도체 기판 상에 구비되는 금속패드와, 오픈영역에 의해 상기 금속패드로부터 이격되는 더미 금속패드 및 상기 오픈영역을 덮으며 상기 금속패드의 중앙부를 노출시켜 패드 오픈영역을 정의하는 PIQ(Polymide Isoindro Quirazorindione)층을 포함하여, 패드 오픈영역의 가장자리로부터 이격된 영역에 추가로 오픈영역을 형성함으로써 프로브 연결 시 패드 오픈영역의 가장자리에서 발생되는 크랙에 의해 금속 패드가 인접 회로배선과 쇼트되는 문제를 해결하여 반도체 소자의 불량을 방지하는 효과를 제공한다.

Description

반도체 소자{Semiconductor deivce}
본 발명은 반도체 소자에 관한 것으로, 보다 자세하게는 패드부를 포함하는 반도체 소자에 관한 것이다.
일반적으로, 대부분의 고집적 반도체 회로는 도전막, 예를들면 메탈과 절연막의 적층으로 형성되고, 서로 상하위 도전막을 연결하는 방식으로 제조된다. 제품들이 더욱 정교해지고 복잡해짐에 따라, 서로 적층되는 도전막의 수가 증가하게 되며, 요구되는 도전막의 수만큼 적층하고 패터닝하는 공정을 진행한 후에야 비로소 다층의 도전막을 갖는 본딩패드가 형성된다. 이에 따라, 반도체 집적회로 내부에서 적층된 도전막으로 발생하는 문제에 대해서 많은 해결책들이 제안되어 왔다. 그러나, 다층의 도전막으로 구성되는 본딩패드와 프로브 패드에 관한 문제는 여전히 많은 문제가 있다.
도 1은 종래 기술에 따른 반도체 소자를 나타낸 것으로, (ⅰ)은 평면도이고, (ⅱ)는 (ⅰ)을 x-x'로 자른 단면도이다.
도 1의 (ⅰ)에 도시된 바와 같이, 종래 기술에 따른 반도체 소자는 금속 패드(22)와 금속 패드(22)로부터 이격된 인접회로 배선(20) 및 인접회로 배선(20)과 금속 패드(22)의 일측을 덮는 절연막(26)을 포함한다. 이때, 절연막(26)은 금속 패드(22)와 프로브(probe)의 연결을 위해 일부가 식각되면서 퓨즈 오픈영역(30)을 정의한다. 퓨즈 오픈영역이 정의되면서 유발되는 불량은 도 1의 (ⅱ)를 참조하여 설명한다.
도 1의 (ⅱ)에 도시된 바와 같이, 종래 기술에 반도체 기판(10) 상에 구비된 층간절연막(12)과, 층간절연막(12) 상에 구비된 금속 배선(14)과, 금속 배선(14) 상부에 구비된 층간절연막(16)과, 층간절연막(16)을 관통하며 금속 배선(14) 상부에 구비되는 콘택플러그(18)와, 층간절연막(16) 상부에 구비되는 회로배선(20) 층간절연막(16) 상에 구비되고 콘택플러그(18)와 연결되는 금속패드(22), 회로배선(20)과 금속패드(22) 상부에 구비되는 절연막(24) 및 절연막(24) 상부에 구비되는 PIQ층(Polymide Isoindro Quirazorindione, 26)을 포함한다. 이때, 금속패드(22)는 프로브와의 연결을 위해 PIQ층(26) 및 절연막(24)이 식각되어 노출되며 이처럼 금속패드(22)가 노출된 영역은 퓨즈 오픈영역(30)이라 한다.
퓨즈 오픈영역(30)에 프로브가 연결될 때, 공정마진의 부족으로 불량이 유발된다. 예를들어, 프로브 핀이 패드 오픈영역(30)의 가장자리부분 또는 일부의 PIQ층(26)을 누르게 되면서 스트레스가 인가되어 발생되는 불량들이다.
스트레스는 PIQ층(26)과 절연막(24)의 계면 및 절연막(24)과 금속패드(22)의 계면을 따라 진행된다. 따라서, PIQ층(26)이 절연막(24)으로부터 들뜨는 불량(A)이 발생되거나 금속패드(22)의 모서리부분에 스트레스가 집중되어 크랙이 발생하는 불량(B)가 발생된다. 이때 발생되는 크랙은 금속패드(22) 하부의 층간절연막(16)으로 전달되어 하부의 금속 배선(14)으로부터 층간절연막(16)이 들뜨는 불량(C)를 유발하게할 수 있으며, 이로써 이웃하는 회로배선(20)으로도 크랙이 유발될 수 있다. 이 경우 크랙을 따라 금속 배선(14)으로부터 이온이 이동하여 금속패드(22)와 회로배선(20)이 쇼트되는 문제가 발생되는 문제가 있다.
본 발명은 패드 오픈영역에 프로브를 연결 시에 패드 오픈영역과 인접한 영역으로 스트레스가 인가되어 크랙을 유발하여 인접 회로배선과 전기적으로 쇼트되는 문제를 해결하고자 한다.
본 발명의 반도체 소자는 반도체 기판 상에 구비되는 금속패드와, 오픈영역에 의해 상기 금속패드로부터 이격되는 더미 금속패드 및 상기 오픈영역을 덮으며 상기 금속패드의 중앙부를 노출시켜 패드 오픈영역을 정의하는 PIQ(Polymide Isoindro Quirazorindione)층, 금속패드 하부에 구비되는 제 1 콘택플러그, 더미 금속패드 하부에 구비되는 제 2 콘택플러그, 제 1 콘택플러그 및 제 2 콘택플러그의 하부로 연결되고, 제 1 콘택플러그 및 제 2 콘택플러그를 통해 금속패드, 더미 금속패드와 연결되며, 라인 타입으로 형성되는 금속배선 및 더미 금속패드와 이격되며 동일한 레이어 상에 형성되는 회로배선을 포함한다.
그리고, 상기 금속패드 하부에 구비되는 제 1 콘택플러그를 더 포함하는 것을 특징으로 한다.
그리고, 상기 더미 금속패드 하부에 구비되는 제 2 콘택플러그를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 콘택플러그 및 상기 제 2 콘택플러그 하부로 연결되는 금속배선을 더 포함하는 것을 특징으로 한다.
그리고, 상기 더미 금속패드와 이격되는 회로배선을 더 포함하는 것을 특징으로 한다.
그리고, 상기 금속패드 및 상기 더미 금속패드 상부에 구비되는 절연막을 더 포함하는 것을 특징으로 한다.
그리고, 상기 절연막은 HDP(high density plasma) 방식으로 형성된 것을 특징으로 한다.
그리고, 상기 절연막은 상기 오픈영역 상부에서 오목부를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 소자는 반도체 기판 상에 구비되는 금속패드와, 상기 금속패드의 일측 내 구비되는 오픈영역 및 상기 오픈영역을 덮으며 상기 금속패드의 중앙부를 노출시켜 패드 오픈영역을 정의하는 PIQ층, 오픈영역에 의해 금속패드의 중앙부로부터 이격되는 더미 금속패드부, 금속패드 하부에 구비되는 제 1 콘택플러그, 더미 금속패드 하부에 구비되는 제 2 콘택플러그, 제 1 콘택플러그 및 제 2 콘택플러그의 하부로 연결되고, 제 1 콘택플러그 및 제 2 콘택플러그를 통해 금속패드, 더미 금속패드와 연결되며, 라인 타입으로 형성되는 금속배선 및 더미 금속패드와 이격되며 동일한 레이어 상에 형성되는 회로배선을 포함한다.
그리고, 상기 오픈영역은 슬롯(slot) 형태를 포함하는 것을 특징으로 한다.
그리고, 상기 금속패드는 상기 오픈영역에 의해 상기 금속패드의 중앙부로부터 이격되는 더미 금속패드부를 포함하는 것을 특징으로 한다.
그리고, 상기 금속패드 하부에 구비되는 제 1 콘택플러그를 더 포함하는 것을 특징으로 한다.
그리고, 상기 더미 금속패드부의 하부에 구비되는 제 2 콘택플러그를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 콘택플러그 및 상기 제 2 콘택플러그 하부로 연결되는 금속배선을 더 포함하는 것을 특징으로 한다.
그리고, 상기 더미 금속패드부와 이격되는 회로배선을 더 포함하는 것을 특징으로 한다.
그리고, 상기 금속패드 및 상기 더미 금속패드부의 상부에 구비되는 절연막을 더 포함하는 것을 특징으로 한다.
그리고, 상기 절연막은 HDP(high density plasma) 방식으로 형성된 것을 특징으로 한다.
그리고, 상기 절연막은 상기 오픈영역 상부에서 오목부를 포함하는 것을 특징으로 한다.
본 발명은 패드 오픈영역의 가장자리로부터 이격된 영역에 추가로 오픈영역을 형성함으로써 프로브 연결 시 패드 오픈영역의 가장자리에서 발생되는 크랙에 의해 금속 패드가 인접 회로배선과 쇼트되는 문제를 해결하여 반도체 소자의 불량을 방지하는 효과를 제공한다.
도 1은 종래 기술에 따른 반도체 소자를 나타낸 것으로, (ⅰ)은 평면도이고, (ⅱ)는 (ⅰ)의 x-x'를 자른 단면도.
도 2는 본 발명에 따른 반도체 소자를 나타낸 것으로, (ⅰ)은 평면도이고, (ⅱ)는 (ⅰ)의 x-x'를 자른 단면도.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자를 나타낸 평면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
본 발명은 패드 오픈영역에 프로브를 연결하는 경우, 프로브에 의한 스트레스로 인한 금속패드에 크랙이 발생하더라도 패드 오픈영역의 가장자리에 구비된 별도의 오픈영역 및 별도의 오픈영역에 의해 금속 패드로부터 이격된 더미 금속패드에 의해 금속 패드의 이온이 인접한 회로배선으로 이동하여 서로 쇼트되는 것을 방지하는 기술이다. 보다 자세한 설명은 도 2를 참조한다.
도 2는 본 발명에 따른 반도체 소자를 나타낸 것으로, (ⅰ)은 평면도이고, (ⅱ)는 단면도이다.
도 2의 (ⅰ)에 도시된 바와 같이, 본 발명의 반도체 소자는 금속패드(110)와, 금속패드(110)로부터 이격된 더미 금속패드(114)와, 더미 금속패드(114)로부터 이격된 회로배선(116)을 포함한다. 여기서, 금속패드(110)와 더미 금속패드(114)는 제 1 오픈영역(112a)에 의해 이격된다. 제 1 오픈영역(112a)은 금속패드(110)와 더미 금속패드(114)가 완전히 이격되도록 구비되는 스페이스를 포함한다.
금속패드(110)의 가장자리부 및 더미 금속패드(114)에는 콘택플러그(108)가 연결될 수 있으며, 금속패드(110), 더미 금속패드(114) 및 회로배선(116) 하부에는 금속배선(104)이 구비될 수 있다. 패드 오픈영역(122)은 제 1 오픈영역(112a)을 덮으며 금속패드(110)의 중앙부를 노출시키는 PIQ층(Polymide Isoindro Quirazorindione, 120)에 의해 정의되는 것이 바람직하다. PIQ층(120)이 제 1 오픈영역(112a)을 덮도록 구비되어 패드 오픈영역(122)을 정의하는 이유는 패드 오픈영역(122)에 프로브 연결 시 가해지는 스트레스가 금속패드(110)에 크랙을 유발하더라도 제 1 오픈영역(112a)에 의해 이격된 더미 금속패드(114)을 장벽으로 하여 크랙이 인접회로(116)로 전달되지 않도록 하기 위함이다.
한편, 제 1 오픈영역(112a)은 금속패드(110)와 더미 금속패드(114)가 완전히 이격되도록 구비되는 스페이스 형태를 포함하기도 하지만 반드시 이에 한정되는 것은 아니다. 도 3은 본 발명의 다른 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 3에 도시된 바와 같이, 본 발명의 다른 실시예는 금속패드(110)의 가장자리부에 구비되는 제 2 오픈영역(112b)을 포함한다. 여기서, 제 2 오픈영역(112b)은 금속패드(110) 내에 구비되는 슬롯(slot)형태를 포함한다. 따라서, 도 2에 도시된 바와 같이 금속패드(110)는 제 2 오픈영역(112b)에 의해 완전히 이격되지 않고 패드의 일부가 오픈된 형태이다. 그러나, 이를 x-x'로 자른 단면은 도 2의 (ⅰ)를 x-x'로 자른 단면과 동일한 형태를 가지게 된다. 즉, 평면도 상에서 더미 금속패드(114)와 같이 완전히 이격된 패턴을 포함하고 있지는 않지만 제 2 오픈영역(112b)을 포함하는 금속패드(110)의 일부는 더미 금속패드(114)의 역할을 동일하게 수행할 수 있다. 패드 오픈영역(122)에 프로브가 연결될 때 가해지는 스트레스에 의해 발생되는 크랙이 인접회로(116)로 전달되지 않도록 하는 기술적 설명은 도 2의 (ⅱ)를 참조한다.
도 2의 (ⅱ)에 도시된 바와 같이, 반도체 기판(100) 상에 구비된 층간절연막(102)과, 층간절연막(102) 상에 구비된 금속배선(104)과, 금속배선(104) 상에 구비된 층간절연막(106)과, 층간절연막(106)을 관통하는 콘택플러그(108)가 구비된다. 콘택플러그(108)의 상부에는 금속패드(110)와 더미 금속패드(114)가 연결된다. 금속패드(110)와 더미 금속패드(114)는 오픈영역(112)에 의해 이격된다. 이때, 오픈영역(112)은 도 2의 (ⅰ)의 제 1 오픈영역(112a)과 도 3의 제 2 오픈영역(112b)을 포함한다. 편의상 오픈영역(112)에 의해 금속패드(110)로부터 이격된 패턴은 '더미 금속패드(114)'로 지칭했지만, 도 2의 (ⅰ)에 도시된 바와 같이 제 1 오픈영역(112a)에 의해 완전히 이격된 경우의 패턴형태 및 도 3에 도시된 바와 같이 슬롯 형태의 제 2 오픈영역(112b)에 의해 이격된 금속패드(110)의 중앙부로부터 이격되는 패턴의 일부(더미 금속패드부)를 포함한다.
층간절연막(106) 상부에는 더미 금속패드(114)로부터 이격되는 회로배선(116)이 더 포함될 수 있다. 여기서, 회로배선(116)에는 금속패드(110) 및 더미 금속패드(114)과 상이한 전위가 인가되는 것이 바람직하다. 즉, 금속패드(110) 및 더미 금속패드(114)에는 동일한 전위가 인가되어 서로 쇼트되어도 반도체 소자의 특성에 영향을 주지는 않지만 금속패드(110)와 회로배선(116)이 쇼트되는 경우에는 동일한 전위가 인가되게 되므로 반도체 소자의 불량을 유발한다.
금속패드(110), 더미 금속패드(114) 및 회로배선(116) 상부에 절연막(118)이 더 포함될 수 있다. 절연막(118)은 HDP(high density plasma) 방식에 의해 형성되는 절연막을 포함하는 것이 바람직하다. 절연막(118)은 오픈영역(112) 및 더미 금속패드(114)와 회로배선(116) 사이의 이격된 영역에 의해 오목부(119)를 포함한다. 즉, 오픈영역(112) 및 더미 금속패드(114)와 회로배선(116) 사이의 이격된 영역은 층간절연막(106)이 노출되도록 구비되므로 이 부분에서 절연막(118)은 층간절연막(106) 상부에 형성되어 금속패드(110), 더미 금속패드(114) 및 회로배선(116) 상부에 구비되는 절연막보다 낮은 높이를 갖게되어 오목부(119)가 정의된다.
절연막(118) 상부에 PIQ층(120)이 더 구비될 수 있다. PIQ층(Polymide Isoindro Quirazorindione, 120)은 오픈영역(112)의 상부가 덮히도록 절연막(118) 상부에 구비되고 금속패드(110)를 노출시켜 패드 오픈영역(122)을 정의한다.
금속패드(110)와 프로브가 연결될 때 패드 오픈영역(122)의 주변부로 스트레스가 가해진다. 따라서, 금속패드(110)의 표면을 따라서 크랙이 발생된다. 이 경우 금속패드(110)의 하부와 연결되는 콘택플러그(108) 및 층간절연막(106)으로 크랙이 전달될 수 있다. 그러나, 크랙은 더미 금속패드(114) 및 그 하부에 구비되는 콘택플러그(108)에 의해 더 이상 진행되지 않는다. 따라서, 더미 금속패드(114) 및 그 하부에 구비되는 콘택플러그(108)에 의해 금속패드(110)로부터 이온이 회로배선(116)으로 이동하는 것을 방지할 수 있으며 이로인해 금속패드(110)와 회로배선(116)이 쇼트되는 것을 용이하게 방지할 수 있다.
또한, 절연막(118)에 구비되는 오목부(119)는 절연막으로 가해지는 스트레스로 인한 들뜸현상을 방지할 수 있다. 즉, 오목부(119)에 의해 절연막의 접착력이 약한 부분이 감소되어 크랙의 발생 경로를 차단하는 효과를 제공한다.
이로써, 본 발명은 패드 오픈영역에서 프로브 연결 시 발생되는 스트레스로 인한 크랙이 금속패드와 오픈영역에 의해 이격되어 구비되는 더미 금속패드에 의해 내부 회로배선으로 진행되지 않도록 차단함으로써 금속패드와 내부 회로배선이 쇼트되는 불량을 방지할 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.

Claims (18)

  1. 반도체 기판 상에 구비되는 금속패드;
    오픈영역에 의해 상기 금속패드로부터 이격되는 더미 금속패드;
    상기 오픈영역을 덮으며 상기 금속패드의 중앙부를 노출시켜 패드 오픈영역을 정의하는 PIQ(Polymide Isoindro Quirazorindione)층;
    상기 금속패드 하부에 구비되는 제 1 콘택플러그;
    상기 더미 금속패드 하부에 구비되는 제 2 콘택플러그;
    상기 제 1 콘택플러그 및 상기 제 2 콘택플러그의 하부로 연결되고, 상기 제 1 콘택플러그 및 상기 제 2 콘택플러그를 통해 상기 금속패드, 상기 더미 금속패드와 연결되며, 라인 타입으로 형성되는 금속배선; 및
    상기 더미 금속패드와 이격되며 동일한 레이어 상에 형성되는 회로배선을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서,
    상기 금속패드 및 상기 더미 금속패드 상부에 구비되는 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 6에 있어서,
    상기 절연막은 HDP(high density plasma) 방식으로 형성된 것을 특징으로 하는 반도체 소자.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 6에 있어서,
    상기 절연막은 상기 오픈영역 상부에서 오목부를 포함하는 것을 특징으로 하는 반도체 소자.
  9. 반도체 기판 상에 구비되는 금속패드;
    상기 금속패드의 일측 내 구비되는 오픈영역;
    상기 오픈영역을 덮으며 상기 금속패드의 중앙부를 노출시켜 패드 오픈영역을 정의하는 PIQ(Polymide Isoindro Quirazorindione)층;
    상기 오픈영역에 의해 상기 금속패드의 중앙부로부터 이격되는 더미 금속패드부;
    상기 금속패드 하부에 구비되는 제 1 콘택플러그;
    상기 더미 금속패드 하부에 구비되는 제 2 콘택플러그;
    상기 제 1 콘택플러그 및 상기 제 2 콘택플러그의 하부로 연결되고, 상기 제 1 콘택플러그 및 상기 제 2 콘택플러그를 통해 상기 금속패드, 상기 더미 금속패드와 연결되며, 라인 타입으로 형성되는 금속배선; 및
    상기 더미 금속패드와 이격되며 동일한 레이어 상에 형성되는 회로배선을 포함하는 것을 특징으로 하는 반도체 소자.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 9에 있어서,
    상기 오픈영역은 슬롯(slot) 형태를 포함하는 것을 특징으로 하는 반도체 소자.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 9에 있어서,
    상기 금속패드 및 상기 더미 금속패드부의 상부에 구비되는 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 16에 있어서,
    상기 절연막은 HDP(high density plasma) 방식으로 형성된 것을 특징으로 하는 반도체 소자.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 16에 있어서,
    상기 절연막은 상기 오픈영역 상부에서 오목부를 포함하는 것을 특징으로 하는 반도체 소자.
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