KR101048821B1 - 반도체 장치의 퓨즈부 - Google Patents

반도체 장치의 퓨즈부 Download PDF

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Abstract

본 발명은 퓨즈박스를 매립하는 충진막의 응력에 기인한 퓨즈부의 크랙 발생을 방지할 수 있는 반도체 장치의 퓨즈부를 제공하기 위한 것으로, 이를 위한 본 발명의 퓨즈부는 기판 상부에서 동일선상에 위치하고 소정 간격 이격된 제1 및 제2도전패턴으로 이루어진 더블퓨즈; 상기 더블퓨즈를 포함하는 구조물 전면을 덮되, 상기 제1 및 제2도전패턴을 각각 일부 노출시키는 제1 및 제2오픈영역과 상기 제1 및 제2오픈영역 사이를 연결하는 복수의 제3오픈영역으로 이루어진 퓨즈박스가 형성된 보호막; 및 상기 퓨즈박스에 매립된 충진막을 포함하고 있으며, 상술한 본 발명에 따르면, 제3오픈영역을 구비함으로써, 퓨즈박스를 매립하는 충진막의 응력이 서로 마주보는 제1 및 제2오픈영역 측벽으로 집중되는 것을 분산시켜 충진막으로 인해 퓨즈부에 크랙이 발생하는 것을 방지할 수 있는 효과가 있다.
크랙, 충진막, 퓨즈박스, 리페어

Description

반도체 장치의 퓨즈부{FUSE PART IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 더블퓨즈(Dual fuse)를 구비하는 반도체 장치의 퓨즈부에 관한 것이다.
반도체 메모리 장치에서 수많은 셀 중 어느 한 개라도 결함(fail)이 있으면 메모리로서 기능을 수행하지 못하므로 불량품으로 처리된다. 그러나, 반도체 메모리 장치 내의 일부 셀에만 결함이 발생하였는데도 불구하고 반도체 메모리 장치 전체를 불량품으로 폐기하는 것을 수율(yield) 측면에서 매우 비효율적인 처리방법이다. 따라서, 현재는 반도체 메모리 장치 내에 미리 마련해둔 리던던시 셀(redundancy cell)을 이용하여 불량 셀을 대체하는 리페어 공정을 통해 전체 반도체 메모리 장치를 되살려 주는 방식으로 수율 향상을 도모하고 있다.
상술한 리페어 공정을 위해 반도체 메모리 장치는 퓨즈부를 구비한다. 통상적으로 퓨즈부는 퓨즈와 퓨즈를 덮는 보호막에 형성되어 퓨즈 일부를 노출시키는 퓨즈박스를 구비하며, 퓨즈는 반도체 장치가 요구하는 특성에 따라 단일 도전패턴 으로 이루어진 싱글퓨즈(Single fuse)로 형성하거나, 또는 동일선상으로 소정 간격 이격된 복수의 도전패턴으로 이루어진 더블퓨즈(Dual fuse)로 형성할 수 있다.
도 1a 및 도 1b는 종래기술에 따른 더블퓨즈를 구비하는 반도체 장치의 퓨즈부를 도시한 도면으로, 도 1a는 평면도, 도 1b는 도 1a에 도시된 X-X'절취선을 따라 도시한 단면도이다. 그리고, 도 2는 종래기술에 따른 문제점을 나타낸 이미지이다.
도 1a 및 도 1b에 도시된 바와 같이, 종래기술에 따른 더블퓨즈를 구비하는 반도체 장치의 퓨즈부는 동일선상으로 소정 간격 이격되어 배치된 제1 및 제2도전패턴(14A, 14B)으로 이루어진 더블퓨즈(14), 더블퓨즈(14) 하부에 형성된 배선층(12), 더블퓨즈(14)와 배선층(12) 사이를 연결하는 복수의 플러그(13), 배선층(12) 및 플러그(13) 사이를 매립하는 절연막(15), 더블퓨즈(14)를 덮는 보호막(16) 및 제1 및 제2도전패턴(14A, 14B)의 일부를 각각 노출시키는 제1 및 제2오픈영역(17A, 17B)으로 이루어진 퓨즈박스(17)를 포함한다.
하지만, 종래기술은 리페어 공정 이후 노출된 더블퓨즈(14)를 보호하기 위하여 패키징 공정시 퓨즈박스(17)를 충진막(18)으로 매립하는데, 충진막(18)으로는 주로 EMC(Epoxy Mold Compound)를 사용한다. 여기서, EMC와 같은 충진막(18)은 막내 응력(stress)이 큰 물질로서 충진막(18)의 응력에 의하여 기형성된 퓨즈부에 크랙이 발생하는 문제점이 있다. 특히, 충진막(18)의 응력에 기인한 퓨즈부의 크랙은 제1 및 제2오픈영역(17A, 17B)이 서로 마주보는 측벽에서 주로 발생하는데, 이는 제1 및 제2오픈영역(17A, 17B) 사이 즉, 배선층(12) 상부의 보호막(16)이 제1 및 제2오픈영역(17A, 17B)으로 인해 고립(Isolation)된 구조를 갖고, 다른 영역에 비하여 상대적으로 잔류하는 보호막(16)의 면적(또는 체적)이 작기 때문에 응력에 대한 저항력이 떨어지기 때문이다(도 1a의 화살표 참조).
이때, 플러그(13)가 제1 및 제2오픈영역(17A, 17B) 사이의 보호막(16) 하부에 위치하기 때문에 마주보는 제1 및 제2오픈영역(17A, 17B) 측벽에서 발생된 크랙이 하부구조물로 전이되면서 제1 및 제2도전패턴(14A, 14B)을 전기적으로 연결하는 플러그(13)가 끊어지는 문제점이 발생한다(도 1b의 도면부호 'A' 및 도 2 참조). 이로 인해, 컷팅되지 않은 더블퓨즈(17)(즉, 비리페어 퓨즈)가 컷팅된 더블퓨즈(17)(즉, 리페어 퓨즈)로 인식되는 리페어 퓨즈 불량이 발생하여 리페어 수율 및 반도체 장치의 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 퓨즈박스를 매립하는 충진막의 응력에 기인한 퓨즈부의 크랙 발생을 방지할 수 있는 반도체 장치의 퓨즈부를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 퓨즈부는 기판 상부에서 동일선상에 위치하고 소정 간격 이격된 제1 및 제2도전패턴으로 이루어진 더블퓨즈; 상기 더블퓨즈를 포함하는 구조물 전면을 덮되, 상기 제1 및 제2도전패턴을 각각 일부 노출시키는 제1 및 제2오픈영역과 상기 제1 및 제2오픈영역 사이를 연결하는 복수의 제3오픈영역으로 이루어진 퓨즈박스가 형성된 보호막; 및 상기 퓨즈박스에 매립된 충진막을 포함한다.
또한, 본 발명의 퓨즈부는 상기 기판 상에 형성된 복수의 배선층; 상기 배선층을 포함하는 구조물 전면을 덮는 절연막; 및 상기 절연막을 관통하여 상기 배선층과 상기 제1 및 제2도전패턴을 각각 연결하는 복수의 플러그를 더 포함할 수 있다. 이때, 상기 제3오픈영역은 상기 배선층 상부에 위치하거나, 또는 상기 배선층 사이의 기판 상부에 위치할 수 있다.
상기 더블퓨즈가 연장된 방향으로 복수의 상기 제3오픈영역 선폭이 서로 동일할 수 있고, 상기 더블퓨즈가 연장된 방향과 직교하는 방향으로 복수의 상기 제3 오픈영역 선폭이 서로 동일할 수 있으며, 상기 더블퓨즈가 연장된 방향과 직교하는 방향으로 상기 제3오픈영역 사이의 간격이 서로 동일할 수 있다. 또한, 상기 제1, 제2 및 제3오픈영역은 서로 동일한 높이를 가질 수 있다.
상기 충진막은 EMC(Epoxy Mold Compound)를 포함할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명의 퓨즈부는 제1 및 제2오픈영역과 이들 사이를 연결하는 복수의 제3오픈영역으로 이루어진 퓨즈박스를 구비함으로써, 퓨즈박스를 매립하는 충진막의 응력이 서로 마주보는 제1 및 제2오픈영역 측벽으로 집중되는 것을 분산시킬 수 있다. 이를 통해, 충진막으로 인해 퓨즈부에 크랙이 발생하는 것을 방지할 수 있는 효과가 있다.
이로써, 본 발명은 퓨즈부의 크랙에 기인한 리페어 퓨즈 불량 발생을 방지하여 리페어 수율 및 반도체 장치의 신뢰성을 향상시킬 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 더블퓨즈(Dual fuse)를 구비하는 반도체 장치에서 퓨즈박스를 매립하는 충진막의 응력에 의하여 기형성된 퓨즈부에 크랙이 발생하는 것을 방지할 수 있는 반도체 장치의 퓨즈부를 제공한다.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 반도체 장치의 퓨즈부를 도시한 도면으로, 도 3a는 평면도, 도 3b는 도 3a에 도시된 X-X'절취선을 따라 도시한 단면도, 도 3c는 도 3a에 도시된 Y-Y'절취선을 따라 도시한 단면도이다.
도 3a 내지 도 3c에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치의 퓨즈부는 소정의 구조물이 형성된 기판(21) 상에 형성된 복수의 배선층(22), 배선층(22)을 포함하는 구조물 전면을 덮는 절연막(23), 절연막(23) 상에 형성된 동일선상에 위치하고 소정 간격 이격된 제1 및 제2도전패턴(25A, 25B)으로 이루어진 더블퓨즈(25), 절연막(23)을 관통하여 배선층(22)과 제1 및 제2도전패턴(25A, 25B)을 각각 연결하는 복수의 플러그(24), 더블퓨즈(25)를 포함하는 구조물 전면을 덮되, 제1 및 제2도전패턴(25A, 25B)을 각각 일부 노출시키는 제1 및 제2오픈영역(27A, 27B)과 제1 및 제2오픈영역(27A, 27B) 사이를 연결하는 복수의 제3오픈영역(27C)으로 이루어진 퓨즈박스(27) 및 퓨즈박스(27)에 매립된 충진막(28)을 포함한다. 이때, 제3오픈영역(27C)은 도면에 도시된 바와 같이 배선층(22) 상부에 위치하거나, 또는 도면에 도시하지는 않았지만 배선층(22) 사이의 기판(21) 상부에 위치할 수도 있다.
여기서, 충진막(28)은 리페어 공정을 수행한 이후 퓨즈박스(27)로 인해 노출된 더블퓨즈(25)가 손상되는 것을 방지하기 위하여 패키징 공정시 형성하는 것으로, EMC(Epoxy Mold Compound)로 형성할 수 있다. 참고로, EMC는 패키징 공정시 칩(chip)을 봉지하는데 주로 사용되는 물질로서, 에폭시(Epoxy)계 수지 및 실리 카(Silica)계 필러(Filler)를 주성분으로 30여종의 다양한 물질이 혼합된 혼합물이다. 따라서, EMC와 같은 충진막(28)은 다양한 물질이 혼합되어 형성된 혼합물이기 때문에 막내 응력(stress)이 크고, 충진막(28)의 큰 응력으로 인하여 기형성된 퓨즈부에 크랙이 발생하는 문제점이 있다.
하지만, 본 발명은 EMC와 같이 막내 응력이 큰 물질을 충진막(28)으로 사용하더라도 제1 및 제2도전패턴(25A, 25B)을 각각 일부 노출시키는 제1 및 제2오픈영역(27A, 27B) 사이를 연결하는 복수의 제3오픈영역(27C)을 구비함으로써, 충진막(28)의 응력에 기인한 퓨즈부의 크랙 발생을 방지할 수 있다. 구체적으로, 본 발명의 일실시예와 같이 제3오픈영역(27C)을 구비하는 경우에는 충진막(28)의 응력에 의하여 주로 크랙이 발생하는 지역 즉, 서로 마주보는 제1 및 제2오픈영역(27A, 27B)의 측벽으로 작용하는 응력이 제3오픈영역(27C)의 측벽으로 분산되기 때문에 충진막(28)의 응력에 기인한 퓨즈부의 크랙 발생을 방지할 수 있다(도 3a의 화살표 참조).
여기서, 서로 마주보는 제1 및 제2오픈영역(27A, 27B) 측벽으로 작용하는 응력을 보다 효과적으로 제3오픈영역(27C)의 측벽으로 분산시키기 위하여 더블퓨즈(25)가 연장된 방향(즉, X-X'방향)으로 복수의 제3오픈영역(27C) 선폭(W3)이 서로 동일하도록 형성하는 것이 바람직하다. 또한, 더블퓨즈(25)가 연장된 방향과 직교하는 방향(즉, Y-Y'방향)으로 복수의 제3오픈영역(27C) 선폭(W1)이 서로 동일하도록 형성하는 것이 바람직하다. 또한, 더블퓨즈(25)가 연장된 방향과 직교하는 방향으로 복수의 제3오픈영역(27C) 사이의 선폭(또는 간격, W2)이 서로 동일하도록 형성하는 것이 바람직하다. 이처럼, 복수의 제3오픈영역(27C)이 각각의 방향에서 서로 동일한 선폭을 갖도록 형성하여 제3오픈영역(27C) 측벽에 균일한 응력이 작용하도록 함으로써, 충진막(28)에 기인한 응력을 보다 효과적으로 분산시킬 수 있다.
한편, 제3오픈영역(27C)을 복수개로 형성하지 않고, 제1 및 제2오픈영역(27A, 27B)과 동일한 선폭을 갖는 단일 오픈영역으로 형성할 수도 있다. 하지만, 이 경우에는 퓨즈박스(27)에 매립되는 충진막(28)의 체적이 증가하여 기형성된 구조물에 가해지는 응력이 증가할 우려가 있다. 따라서, 충진막(28)의 체적이 증가하는 것을 최대한 억제함과 동시에 기형성된 퓨즈부에 가해지는 응력을 효과적으로 분산시키기 위해 제3오픈영역(27C)은 제1 및 제2오픈영역(27A, 27B)을 연결하는 복수개의 오픈영역으로 형성함이 바람직하다.
퓨즈박스(27)를 구성하는 제1, 제2 및 제3오픈영역(27A, 27B, 27C)의 깊이(H1, H2, H3)는 서로 동일하도록 형성하는 것이 바람직하다(H1 = H2 = H3). 이는 퓨즈박스(27)의 측벽에 가해지는 충진막(28)의 응력이 어느 한 방향으로 집중되는 것을 방지하기 위함이다. 만약, 제1, 제2 및 제3오픈영역(27A, 27B, 27C)의 깊이가 서로 다를 경우에는 이들 사이의 높이 차이에 따라 어느 한 방향으로 응력이 집중되고, 집중된 응력으로 인하여 퓨즈부에 크랙이 발생할 우려가 있다.
제1 및 제2도전패턴(25A, 25B)으로 이루어진 더블퓨즈(25)는 금속배선을 사용하여 형성할 수 있다. 예컨대, TLM(Triple Layers of Metal) 구조의 금속배선 즉, 제1, 제2 및 제3금속배선을 구비하는 반도체 장치의 경우에 더블퓨즈(25)는 제1금속배선 또는 제2금속배선의 일부를 퓨즈부로 연장시켜 더블퓨즈(25)를 형성할 수 있다. 또한, 제1 및 제2도전패턴(25A, 25B)의 두께는 퓨즈박스(27)로 인해 노출된 영역의 두께가 보호막(26)으로 인해 노출되지 않은 영역의 두께보다 작을 수 있다. 이는 리페어 공정시 퓨즈 컷팅(cutting)을 용이하게 진행하기 위함이다.
배선층(22)은 비트라인(Bit Line), 캐패시터 상부전극 또는 금속배선일 수 있다. 구체적으로, 더블퓨즈(25)를 제1금속배선으로 형성한 경우에 배선층(22)은 비트라인 또는 캐패시터 상부전극일 수 있으며, 더블퓨즈(25)를 제2금속배선으로 형성한 경우에 배선층(22)은 제1금속배선일 수 있다.
절연막(23)은 ILD(Inter Layer Dielectric) 또는 IMD(Inter Metal Dlelectric) 일 수 있으며, 저유전율을 갖는 산화막일 수 있다. 여기서, 저유전율을 갖는 산화막이란 실리콘산화막(SiO2)보다 유전상수가 작은 산화막을 의미한다.
플러그(24)는 더블퓨즈(25)와 배선층(22) 사이를 전기적으로 연결하는 역할을 수행하는 것으로, 제1도전패턴(25A)과 배선층(22) 사이 및 제2도전패턴(25B)과 배선층(22) 사이를 각각 연결하는 적어도 하나 이상의 플러그(24)를 포함할 수 있다.
보호막(26)은 산화막, 질화막, 산화질화막(oxynotride), 비정질탄소막(Amorphous Carbon Layer, ACL) 및 폴리이미드(polyimide)로 이루어진 그룹으로부터 선택된 어느 하나로 이루어진 단일막 또는 이들이 적층된 적층막일 수 있다.
이와 같이, 본 발명의 퓨즈부는 제1 및 제2오픈영역(27A, 27B)과 이들 사이를 연결하는 복수의 제3오픈영역(27C)으로 이루어진 퓨즈박스(27)를 구비함으로써, 퓨즈박스(27)를 매립하는 충진막(28)의 응력이 서로 마주보는 제1 및 제2오픈영역(27A, 27B) 측벽으로 집중되는 것을 분산시킬 수 있다. 이를 통해, 충진막(28)으로 인해 퓨즈부에 크랙이 발생하는 것을 방지할 수 있다.
이로써, 본 발명은 퓨즈부의 크랙에 기인한 리페어 퓨즈 불량 발생을 방지하여 리페어 수율 및 반도체 장치의 신뢰성을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 및 도 1b는 종래기술에 따른 더블퓨즈를 구비하는 반도체 장치의 퓨즈부를 도시한 도면.
도 2는 종래기술에 따른 문제점을 나타낸 이미지.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 반도체 장치의 퓨즈부를 도시한 도면.
*도면 주요 부분에 대한 부호 설명*
21 : 기판 22 : 배선층
23 : 절연막 24 : 플러그
25A : 제1도전패턴 25B : 제2도전패턴
25 : 더블퓨즈 26 : 보호막
27A : 제1오픈영역 27B : 제2오픈영역
27B : 제3오픈영역 27 : 퓨즈박스
28 : 충진막

Claims (8)

  1. 기판 상부에서 동일선상에 위치하고 소정 간격 이격된 제1 및 제2도전패턴으로 이루어진 더블퓨즈;
    상기 더블퓨즈를 포함하는 구조물 전면을 덮되, 상기 제1 및 제2도전패턴을 각각 일부 노출시키는 제1 및 제2오픈영역과 상기 제1 및 제2오픈영역 사이를 연결하는 복수의 제3오픈영역으로 이루어진 퓨즈박스가 형성된 보호막; 및
    상기 퓨즈박스에 매립된 충진막
    을 포함하는 반도체 장치의 퓨즈부.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1 및 제2도전패턴 하부에 형성된 배선층;
    상기 배선층을 포함하는 구조물 전면을 덮는 절연막; 및
    상기 절연막을 관통하여 상기 배선층과 상기 제1 및 제2도전패턴을 각각 연결하는 복수의 플러그
    를 더 포함하는 반도체 장치의 퓨즈부.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제2항에 있어서,
    상기 제3오픈영역은 상기 배선층 상부에 위치하는 반도체 장치의 퓨즈부.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 더블퓨즈가 연장된 방향으로 복수의 상기 제3오픈영역 선폭이 서로 동일한 반도체 장치의 퓨즈부.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 더블퓨즈가 연장된 방향과 직교하는 방향으로 복수의 상기 제3오픈영역 선폭이 서로 동일한 반도체 장치의 퓨즈부.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 더블퓨즈가 연장된 방향과 직교하는 방향으로 상기 제3오픈영역 사이의 간격이 서로 동일한 반도체 장치의 퓨즈부.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 충진막은 EMC(Epoxy Mold Compound)를 포함하는 반도체 장치의 퓨즈부.
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