KR20050086074A - 반도체 메모리 소자의 퓨즈박스 및 그 제조방법 - Google Patents

반도체 메모리 소자의 퓨즈박스 및 그 제조방법 Download PDF

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KR20050086074A
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이시우
조태희
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삼성전자주식회사
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    • E01—CONSTRUCTION OF ROADS, RAILWAYS, OR BRIDGES
    • E01F—ADDITIONAL WORK, SUCH AS EQUIPPING ROADS OR THE CONSTRUCTION OF PLATFORMS, HELICOPTER LANDING STAGES, SIGNS, SNOW FENCES, OR THE LIKE
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    • E01F13/12—Arrangements for obstructing or restricting traffic, e.g. gates, barricades ; Preventing passage of vehicles of selected category or dimensions for forcibly arresting or disabling vehicles, e.g. spiked mats
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Abstract

반도체 메모리 소자의 퓨즈박스를 제공한다. 본 발명의 일 양태에 따르면, 상기 퓨즈박스는 퓨즈 영역을 갖는 반도체기판을 구비한다. 상기 퓨즈 영역 상부에 하나의 일직선을 중심으로 지그재그로 정렬되는 퓨즈들이 배치된다. 이때, 상기 퓨즈들은 상기 일직선에 대하여 91도 내지 150도 범위의 동일한 기울기를 갖는다. 상기 퓨즈들의 하부레벨에 하부배선들이 배치된다. 이때, 상기 하부배선들은 상기 퓨즈들의 일측단부들에 각각 전기적으로 연결된다. 본 발명의 다른 양태에 따르면, 상기 퓨즈박스는 퓨즈 영역을 갖는 반도체기판을 구비한다. 상기 퓨즈 영역 상부에 하나의 일직선을 중심으로 지그재그로 정렬된 퓨즈들이 배치된다. 상기 퓨즈들의 하부레벨에 하부배선들이 배치된다. 이때, 상기 하부배선들은 상기 퓨즈들 각각의 양단부들에 각각 전기적으로 연결된다.

Description

반도체 메모리 소자의 퓨즈박스 및 그 제조방법{fuse box of semiconductor memory device and fabrication method thereof}
본 발명은 반도체소자 및 그 제조 방법에 관한 것으로서, 특히 반도체 메모리 소자의 퓨즈박스 및 그 제조방법에 관한 것이다.
일반적으로, 반도체 장치들은 반도체 기판 상으로부터 제조되어 확보할 수 있는 장치들의 수율을 증가시키기 위해서 반도체 회로 배선들과 함께 반도체 제조 공정으로 최적화된 적어도 하나의 퓨즈박스를 갖는다. 상기 퓨즈 박스는 반도체 장치의 구동 테스트 시 동작하지 않는 하나 이상의 셀(cell)들을 리던던시(redundancy) 셀들로 대체해주는 역할을 해준다. 이때에, 상기 리던던시 셀들로 대체하는 것은 퓨즈박스 내의 동작하지 않는 셀들과 관련된 퓨즈 패턴을 레이저 빔으로 커팅해서 그 셀들을 디세이블(disable)시키고 회로적으로 리던던시 셀들을 선택함으로써 이루어진다. 상기 퓨즈 패턴은 레이저 빔의 충격을 완화하기 위해서 퓨즈 층간절연막으로 덮인다. 상기 퓨즈 층간절연막은 반도체 기판의 전면에 걸쳐서 균일한 두께로 유지되지 않으면 레이저 빔을 사용해서 퓨즈 패턴을 커팅하는 동안 그 층간절연막이 블로잉(blowing)되어서 인접한 다른 퓨즈 패턴이 물리적 어텍을 받을 수 있다. 상기 층간절연막의 블로잉으로 인한 다른 퓨즈 패턴의 물리적 어텍은 그 패턴에 회로적으로 연결된 셀들을 반도체 장치를 구동하는 동안 디세이블(disable)시킬 수도 있다.
도 1a는 종래 기술의 퓨즈 박스를 나타낸 평면도이고, 도 1b는 도 1a의 절단선 I-I'를 따라 취해진 단면도를 나타낸 것이다.
도 1a 및 도 1b를 참조하면, 반도체기판(100) 상에 제 1 층간절연막(110)을 형성한다. 상기 제 1 층간절연막(110) 상에 퓨즈 배선들(115)을 형성한다. 상기 퓨즈 배선들은 이웃하는 퓨즈 배선들과 두 개씩 짝을 이루어 ㄷ자로 연결되어 형성된다. 상기 퓨즈 배선들(115)을 갖는 상기 제 1 층간절연막(110) 상에 제 2 층간절연막(120)을 형성한다. 상기 제 2 층간절연막(120)을 패터닝하여 상기 퓨즈 배선들(115)의 양단부를 노출시키는 콘택홀들을 형성한다. 상기 콘택홀들을 채우는 콘택 플러그들(125)을 형성한다. 상기 콘택 플러그들(125)을 갖는 상기 제 2 층간절연막(120) 상에 상기 콘택 플러그들(125)과 접속하는 금속 배선들(130)을 형성한다. 상기 금속 배선들(130)을 갖는 상기 제 2 층간절연막(120) 상에 제 3 층간절연막(135)을 형성한다. 상기 제 3 층간절연막(135) 및 제 2 층간절연막(120)을 차례로 식각하여 도 1a에서 보는 바와 같이 퓨즈박스의 가운데 영역에 창(140)을 형성한다. 상기 창(140)에 의해 상기 퓨즈 배선들(115) 상의 층간절연막의 두께가 얇아지게 되어 레이저 빔(laser beam)을 사용하여 상기 퓨즈 배선들(115)을 커팅하는 것을 용이하게 만든다. 상기 창(140) 내의 상기 퓨즈 배선들(115)이 위치한 영역이 커팅 영역(A)이 된다.
그러나, 반도체 기억장치의 집적도가 증가함에 따라, 상기 퓨즈 배선들(115) 사이의 간격들은 점점 감소하고 있다. 이 경우에, 선택된 하나의 퓨즈 배선(D1)을 레이저 빔을 사용하여 커팅할 때에 인접한 다른 퓨즈(D2)들이 손상될 수 있다. 또한, 선택된 하나의 퓨즈 배선(D3)이 커팅되었을 때에 노출된 커팅면에서부터 산화가 시작되어 ㄷ자로 이어진 이웃하는 퓨즈 배선(D4)까지 산화가 진행되어 불량을 발생시키게 된다.
따라서 이러한 문제점을 해결하기 위해서는 퓨즈의 피치를 증가시켜야 하며 이웃하는 퓨즈간의 ㄷ모양 연결 없이 단독으로 형성되어야 한다.
그러나, 상기 퓨즈의 피치를 증가시킬 경우 동일 개수의 퓨즈 형성 시 면적이 증가하게 되어 반도체 기억장치의 집적도를 증가시키는데 제약이 따른다. 현재 ㄷ 모양의 연결 없이 단독으로 형성된 퓨즈가 개발되었으나 상기 퓨즈의 피치는 여전히 해결되고 있지 않다.
본 발명이 이루고자 하는 기술적 과제는, 퓨즈 형성 시 레이저 커팅되는 부분의 퓨즈 피치를 종래기술의 두 배 이상으로 확보하면서 총 퓨즈 박스의 면적 증가를 최소화할 수 있는 반도체 메모리 소자의 퓨즈박스 및 그 제조방법을 제공한다.
본 발명의 실시예들은 반도체 메모리 소자의 퓨즈박스를 제공한다.
본 발명의 일 양태에 따르면, 상기 퓨즈박스는 퓨즈 영역을 갖는 반도체기판을 구비하는 것을 포함한다. 상기 퓨즈 영역 상부에 하나의 일직선을 중심으로 지그재그로 정렬되는 퓨즈들이 배치된다. 이때, 상기 퓨즈들은 상기 일직선에 대하여 91도 내지 150도 범위의 동일한 기울기를 갖는다. 상기 퓨즈들의 하부레벨에 하부배선들이 배치된다. 이때, 상기 하부배선들은 상기 퓨즈들의 일측단부들에 각각 전기적으로 연결된다.
상기 퓨즈들 및 하부배선들 사이에 흡습방지막이 게재될 수 있다.
본 발명의 다른 양태에 따르면, 상기 퓨즈박스는 퓨즈 영역을 갖는 반도체기판을 구비하는 것을 포함한다. 상기 퓨즈 영역 상부에 하나의 일직선을 중심으로 지그재그로 정렬된 퓨즈들이 배치된다. 상기 퓨즈들의 하부레벨에 하부배선들이 배치된다. 이때, 상기 하부배선들은 상기 퓨즈들 각각의 양단부들에 각각 전기적으로 연결된다.
상기 퓨즈들 및 하부배선들 사이에 흡습방지막이 게재될 수 있다.
상기 퓨즈들 양단에 전기적으로 접속한 하부배선들이 동일한 일직선상에 위치하는 것이 바람직하다.
본 발명의 다른 실시예들은 반도체 메모리 소자의 퓨즈박스 제조방법을 제공한다.
본 발명의 일 양태에 따르면, 상기 퓨즈박스 제조방법은 퓨즈 영역을 갖는 반도체기판을 준비하는 것을 포함한다. 상기 퓨즈영역 상에 일직선을 중심으로 지그재그로 정렬된 하부배선들을 형성한다. 상기 하부배선들을 갖는 반도체기판 상에 하부 층간절연막을 형성한다. 상기 하부 층간절연막 상에 상기 일직선을 중심으로 상기 하부배선들과 반대의 위치에 정렬되는 퓨즈들을 형성한다. 이때, 상기 퓨즈들은 상기 일직선에 대하여 91도 내지 150도 범위의 동일한 기울기를 갖도록 형성한다.
상기 퓨즈들을 형성하기 전에, 흡습방지막을 형성할 수 있다.
한편, 상기 하부배선들을 형성하는 동안, 상기 반도체기판 상에 게이트 라인들을 형성할 수 있다. 그 후, 상기 퓨즈들을 형성하는 동안, 상기 반도체기판 상에 비트라인들을 형성한다.
이와 달리, 상기 하부배선들을 형성하는 동안, 상기 반도체기판 상에 비트라인들을 형성할 수 있다. 이어, 상기 퓨즈들을 형성하는 동안, 상기 반도체기판 상에 금속배선들을 형성한다.
또는, 상기 하부배선들을 형성하는 동안, 상기 반도체기판 상에 하부 금속배선들을 형성할 수 있다. 그 후, 상기 퓨즈들을 형성하는 동안, 상기 반도체기판 상에 상부 금속배선들을 형성한다.
본 발명의 다른 양태에 따르면, 상기 퓨즈박스 제조방법은 퓨즈 영역을 갖는 반도체기판을 준비하는 것을 포함한다. 상기 퓨즈영역 상에 일직선을 따라 정렬된 하부배선들의 쌍들을 형성하되, 상기 하부배선들은 다른 일직선상에 위치하도록 형성한다. 그 후, 상기 하부배선들을 갖는 반도체기판 상에 하부 층간절연막을 형성한다. 상기 하부 층간절연막 상에 상기 일직선을 중심으로 지그재그로 정렬된 퓨즈들을 형성한다. 이때, 상기 퓨즈들은 각각 상기 하부배선들의 쌍들에 전기적으로 연결되도록 형성한다.
상기 퓨즈들을 형성하기 전에, 흡습방지막을 형성할 수 있다.
한편, 상기 하부배선들을 형성하는 동안, 상기 반도체기판 상에 게이트 라인들을 형성할 수 있다. 그 후, 상기 퓨즈들을 형성하는 동안, 상기 반도체기판 상에 비트라인들을 형성한다.
이와 달리, 상기 하부배선들을 형성하는 동안, 상기 반도체기판 상에 비트라인들을 형성할 수 있다. 이어, 상기 퓨즈들을 형성하는 동안, 상기 반도체기판 상에 금속배선들을 형성한다.
또는, 상기 하부배선들을 형성하는 동안, 상기 반도체기판 상에 하부 금속배선들을 형성할 수 있다. 그 후, 상기 퓨즈들을 형성하는 동안, 상기 반도체기판 상에 상부 금속배선들을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 설명의 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자의 퓨즈박스의 평면도이다.
도 3a 내지 도 3d는 도 2의 절단선 II-II'를 따라 취해진 단면도들을 나타낸 것이다.
도 2 및 도 3a를 참조하면, 반도체기판(10) 상에 제 1 층간절연막(12)을 형성한다. 상기 제 1 층간절연막(12) 상에 하부배선들을 형성한다. 지그재그로 정렬된 상기 하부배선들은 제 1 하부배선들(15a) 및 제 2 하부배선들(15b)을 포함한다. 상기 제 1 하부배선들(15a) 및 제 2 하부배선들(15b)은 각각 서로 이웃하면서 평행하게 형성된다. 상기 제 1 또는 제 2 하부배선들(15a, 15b)은 금속 또는 실리사이드로 형성되는 것이 바람직하다. 상기 제 1 및 제 2 하부배선들(15a, 15b)을 갖는 반도체기판 상에 제 2 층간절연막(20)을 형성한다. 상기 제 2 층간절연막(20) 상에 흡습방지막(25)을 형성한다. 상기 흡습방지막(25)은 실리콘질화막으로 형성하는 것이 바람직하다. 상기 흡습방지막(25) 상에 제 3 층간절연막(30)을 형성한다. 상기 제 3 층간절연막(30), 흡습방지막(25) 및 제 2 층간절연막(20)을 차례로 패터닝하여 상기 제 1 및 제 2 하부배선들(15a, 15b) 양단부를 노출시키는 제 1 콘택홀들(33)을 형성한다.
도 2 및 도 3b를 참조하면, 상기 제 1 콘택홀들(33)을 채우는 제 1 콘택 플러그들(35)을 형성한다. 상기 제 1 콘택 플러그들(35)을 갖는 반도체기판 상에 제 1 퓨즈들(40a), 제 2 퓨즈들(40b) 및 패드들(40c)을 형성한다. 상기 제 1 퓨즈들(40a)은 상기 제 1 하부배선들(15a)의 단부와 제 1 콘택 플러그들(35)에 의해 전기적으로 접속되도록 형성된다. 도 2에서 보는 바와 같이, 상기 제 1 퓨즈들(40a)은 상기 제 1 하부배선들(15a)과 일직선 기준으로 사선으로 형성된다. 상기 사선의 각도는 1도 내지 60도 일 수 있다. 따라서 상기 제 2 하부배선들(15b) 상부에 상기 제 1 퓨즈들(40a)이 형성될 수 있다. 이와 마찬가지로 제 1 하부배선들(15a) 상부에 상기 제 2 퓨즈들(40b)이 형성될 수 있다. 상기 제 1 퓨즈들(40a) 및 제 2 퓨즈들(40b)은 각각 서로 평행하게 형성되는 것이 바람직하다. 상기 제 1 또는 제 2 퓨즈들(40a, 40b)은 금속 또는 실리사이드로 형성되는 것이 바람직하다.
도 2 및 도 3c를 참조하면, 상기 제 1 및 제 2 퓨즈들(40a, 40b)을 갖는 반도체기판 상에 제 4 층간절연막(45)을 형성한다. 상기 제 4 층간절연막(45)를 패터닝하여 상기 제 1 ,제 2 퓨즈들(40a, 40b)의 단부 및 상기 패드들(40c)을 노출시키는 제 2 콘택홀들을 형성한다. 상기 제 2 콘택홀들을 채우는 제 2 콘택 플러그들(50)을 형성한다.
도 2 및 도 3d를 참조하면, 상기 제 2 콘택 플러그들(50)을 갖는 반도체기판 상에 상부 금속배선들(55)을 형성한다. 상기 상부 금속배선들(55)은 상기 제 2 콘택 플러그들(50)과 전기적으로 접속되도록 형성한다. 상기 상부 금속배선들(55)을 갖는 반도체기판 상에 제 5 층간절연막(60)을 형성한다. 상기 제 5 층간절연막(60) 및 제 4 층간절연막(45)을 차례로 식각하여 도 2에서 보는 바와 같이 퓨즈박스의 가운데 영역에 창(65)을 형성한다. 상기 창(65)에 의해 상기 제 1 및 제 2 퓨즈들(40a, 40b) 상의 층간절연막의 두께가 얇아진다. 이에 따라, 레이저 빔(LASER BEAM)을 이용하여 상기 제 1 및 제 2 퓨즈들(40a, 40b)을 커팅하는 것이 용이하다. 상기 창(65) 내의 상기 제 1 및 제 2 퓨즈들(40a, 40b)이 위치한 영역이 커팅 영역(A)이 된다. 도 2에서 보는 바와 같이, 상기 커팅 영역(A)들 간의 간격을 종래기술에 비해 더 넓게 확보할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 퓨즈박스의 평면도이고, 도 5a 및 도 5b는 도 4의 절단선 III-III'를 따라 취해진 단면도들을 나타낸 것이다.
도 4 및 도 5a를 참조하면, 반도체기판(10) 상에 제 1 층간절연막(12)을 형성한다. 상기 제 1 층간절연막(12) 상에 하부배선들(15)을 형성한다. 상기 하부배선들(15)은 일직선을 따라 하부배선들의 쌍들로 정렬되도록 형성된다. 쌍을 이루는 두 개의 하부배선들은 서로 다른 길이를 가질 수 있다. 상기 하부배선들(15)은 금속 또는 실리사이드로 형성되는 것이 바람직하다. 상기 하부배선들(15)을 갖는 반도체기판 상에 제 2 층간절연막(20)을 형성한다. 상기 제 2 층간절연막(20) 상에 흡습방지막(25)을 형성한다. 상기 흡습방지막(25)은 실리콘질화막으로 형성하는 것이 바람직하다. 상기 흡습방지막(25) 상에 제 3 층간절연막(30)을 형성한다. 상기 제 3 층간절연막(30), 흡습방지막(25) 및 제 2 층간절연막(20)을 차례로 패터닝하여 상기 하부배선들(15) 양단부를 노출시키는 제 1 콘택홀들을 형성한다. 상기 제 1 콘택홀들을 채우는 제 1 콘택 플러그들(35)을 형성한다. 상기 제 1 콘택 플러그들(35)을 갖는 반도체기판 상에 퓨즈들(40) 및 패드들(40c)을 형성한다. 상기 퓨즈들(40)은 금속 또는 실리사이드로 형성되는 것이 바람직하다. 상기 퓨즈들(40)은 상기 길이가 다른 하부배선들(15) 사이에 일직선으로 연결되는 선상에 형성되는 것이 바람직하다. 상기 길이가 다른 하부배선들(15)의 단부 및 상기 퓨즈들(40)의 단부가 중첩되도록 형성되며 상기 중첩된 단부를 잇는 상기 제 1 콘택 플러그들(35)에 의해 상기 길이가 다른 하부배선들(15)이 상기 퓨즈들(40)을 통해 전기적으로 접속되도록 형성되는 것이 바람직하다.
도 4 및 도 5b를 참조하면, 상기 퓨즈들(40)을 갖는 상기 반도체기판 상에 제 4 층간절연막(45)을 형성한다. 상기 제 4 층간절연막(45)를 패터닝하여 상기 패드들(40c)을 노출시키는 제 2 콘택홀들을 형성한다. 상기 제 2 콘택홀들을 채우는 제 2 콘택 플러그들(50)을 형성한다. 상기 제 2 콘택 플러그들(50)을 갖는 상기 제 4 층간절연막(45) 상에 상부 금속배선들(55)을 형성한다. 상기 상부 금속배선들(55)은 상기 제 2 콘택 플러그들(50)과 전기적으로 접속되도록 형성한다. 상기 상부 금속배선들(55)을 갖는 반도체기판 상에 제 5 층간절연막(60)을 형성한다. 상기 제 5 층간절연막(60) 및 제 4 층간절연막(45)을 차례로 식각하여 도 4에서 보는 바와 같이 퓨즈박스의 가운데 영역에 창(65)을 형성한다. 상기 창(65)에 의해 상기 퓨즈들(40) 상의 층간절연막의 두께가 얇아지게 되어 레이저 빔(LASER BEAM)을 사용하여 상기 퓨즈들(40)을 커팅하는 것을 용이하게 만든다. 상기 창(65) 내의 상기 퓨즈들(40)이 위치한 영역이 커팅 영역(A)이 된다. 도 4에서 보는 바와 같이, 상기 커팅 영역(A)들 간의 간격을 종래기술에 비해 더 넓게 확보할 수 있다.
도 2 및 도 3d를 다시 참조하여, 본 발명의 실시예들에 따른 반도체 메모리 소자의 퓨즈박스를 설명하기로 한다.
도 2 및 도 3d를 참조하면, 반도체기판(10) 상에 제 1 층간절연막(12)이 배치된다. 상기 제 1 층간절연막(12) 상에 지그재그로 하부배선들이 배치된다. 제 1 하부배선들(15a) 및 제 2 하부배선들(15b)은 서로 이웃하면서 평행하게 배치된다. 상기 제 1 또는 제 2 하부배선들(15a, 15b)은 금속 또는 실리사이드인 것이 바람직하다. 상기 제 1 및 제 2 하부배선들(15a, 15b)을 갖는 반도체기판 상에 제 2 층간절연막(20)이 배치된다. 상기 제 2 층간절연막(20) 상에 흡습방지막(25)이 배치된다. 상기 흡습방지막(25)은 실리콘질화막인 것이 바람직하다. 상기 흡습방지막(25) 상에 제 3 층간절연막(30)이 배치된다. 상기 제 3 층간절연막(30), 흡습방지막(25) 및 제 2 층간절연막(20)을 관통하면서 상기 제 1 및 제 2 하부배선들(15a, 15b) 양단부와 접속하는 제 1 콘택 플러그들(35)이 배치된다. 상기 제 1 콘택 플러그들(35)을 갖는 상기 제 3 층간절연막(30) 상에 제 1 퓨즈들(40a), 제 2 퓨즈들(40b) 및 패드들(40c)이 배치된다. 상기 제 1 퓨즈들(40a)은 상기 제 1 하부배선들(15a)의 단부와 제 1 콘택 플러그들(35)에 의해 전기적으로 접속되도록 배치된다. 도 2에서 보는 바와 같이, 상기 제 1 퓨즈들(40a)은 상기 제 1 하부배선들(15a)과 일직선 기준으로 사선으로 배치된다. 상기 사선의 각도는 1도 내지 60도 일 수 있다. 따라서 상기 제 2 하부배선들(15b) 상부에 상기 제 1 퓨즈들(40a)이 배치될 수 있다. 이와 마찬가지로 제 1 하부배선들(15a) 상부에 상기 제 2 퓨즈들(40b)이 배치될 수 있다. 상기 제 1 퓨즈들(40a) 및 제 2 퓨즈들(40b)은 서로 평행하게 배치되는 것이 바람직하다. 상기 제 1 또는 제 2 퓨즈들(40a, 40b)은 금속 또는 실리사이드인 것이 바람직하다.
상기 제 1 및 제 2 퓨즈들(40a, 40b)을 갖는 반도체기판 상에 제 4 층간절연막(45)이 배치한다. 상기 제 4 층간절연막(45)은 도 2에서 보는 바와 같이 창(65)을 포함한다. 상기 창(65)의 두께는 얇으며 창(65) 외부는 두껍게 배치된다. 상기 창(65) 외부의 제 4 층간절연막(45)을 관통하면서 상기 제 1 및 제 2 퓨즈들(40a, 40b)의 단부 및 상기 패드들(40c)과 접속하는 제 2 콘택 플러그들(50)이 배치된다. 상기 제 2 콘택 플러그들(50)를 갖는 상기 제 4 층간절연막(45) 상에 상부 금속배선들(55)이 배치된다. 상기 상부 금속배선들(55)은 상기 제 2 콘택 플러그들(50)과 전기적으로 접속되도록 배치된다. 상기 상부 금속배선들(55)을 갖는 상기 창(65) 외부의 제 4 층간절연막(45) 상에 제 5 층간절연막(60)이 배치된다. 상기 창(65) 내의 상기 제 1 및 제 2 퓨즈들(40a, 40b)이 위치한 영역이 레이저 빔에 의해 커팅되는 영역(A)이 된다.
도 4 및 도 5b를 다시 참조하여, 본 발명의 다른 실시예들에 따른 반도체 메모리 소자의 퓨즈박스를 설명하기로 한다.
도 4 및 도 5b를 참조하면, 반도체기판(10) 상에 제 1 층간절연막(12)이 배치된다. 상기 제 1 층간절연막(12) 상에 하부배선들(15)이 배치된다. 상기 하부배선들(15)은 일직선을 따라 하부배선들의 쌍들로 정렬된다. 쌍을 이루는 두 개의 하부배선들의 길이는 서로 다를 수 있다. 상기 하부배선들(15)은 금속 또는 실리사이드인 것이 바람직하다. 상기 하부배선들(15)을 갖는 반도체기판 상에 제 2 층간절연막(20)이 배치된다. 상기 제 2 층간절연막(20) 상에 흡습방지막(25)이 배치된다. 상기 흡습방지막(25)은 실리콘질화막인 것이 바람직하다. 상기 흡습방지막(25) 상에 제 3 층간절연막(30)이 배치된다. 상기 제 3 층간절연막(30), 흡습방지막(25) 및 제 2 층간절연막(20)을 관통하면서 상기 하부배선(15) 양 끝단과 접속하는 제 1 콘택 플러그들(35)이 배치된다. 상기 제 1 콘택 플러그들(35)을 갖는 상기 제 3 층간절연막(30) 상에 퓨즈들(40) 및 패드들(40c)이 배치된다. 상기 퓨즈들(40)은 금속 또는 실리사이드인 것이 바람직하다. 상기 퓨즈들(40)이 상기 길이가 다른 하부배선들(15) 사이에 일직선으로 연결되는 선상에 배치되는 것이 바람직하다. 상기 길이가 다른 하부배선들(15)의 단부와 상가 퓨즈들(40)의 단부가 중첩되도록 배치된다. 상기 길이가 다른 하부배선들(15)이 상기 퓨즈들(40) 및 상기 제 1 콘택 플러그들(35)을 통해 전기적으로 접속된다.
상기 퓨즈들(40)을 갖는 반도체기판 상에 제 4 층간절연막(45)이 배치한다. 상기 제 4 층간절연막(45)은 도 4에서 보는 바와 같이 창(65)을 포함한다. 상기 창(65)의 두께는 얇으며 창(65) 외부는 두껍게 배치된다. 상기 제 4 층간절연막(45)을 관통하면서 상기 패드들(40c)과 접속하는 제 2 콘택 플러그들(50)이 배치된다. 상기 제 2 콘택 플러그들(50)을 갖는 상기 제 4 층간절연막(45) 상에 상부 금속배선들(55)이 배치된다. 상기 상부 금속배선들(55)은 상기 제 2 콘택 플러그들(50)과 전기적으로 접속되도록 배치된다. 상기 상부 금속배선들(55)을 갖는 창(65) 외부의 제 4 층간절연막(45) 상에 제 5 층간절연막(60)이 배치된다. 상기 창(65) 내의 상기 퓨즈들(40)이 위치한 영역이 레이저 빔에 의해 커팅되는 영역(A)이 된다.
전술한 바와 같이 이루어지는 본 발명은, 상기 이웃하는 퓨즈들 간의 간격이 종래기술에서의 간격에 비해 두 배 이상을 확보함으로써 레이저 빔을 이용하여 원하는 퓨즈를 커팅 시 이웃하는 퓨즈의 손상을 방지할 수 있게 된다. 또한 퓨즈들과 하부배선들 사이에 흡습방지막을 형성함으로써 퓨즈들이 레이저 빔에 의해 커팅될 때 층간절연막이 블로잉되면서 노출되는 배선들이 산화가 일어날 때 하부배선의 산화를 방지할 수 있게 된다.
도 1a는 종래 기술의 퓨즈 박스(fuse box)를 나타낸 평면도이다.
도 1b는 도 1a의 절단선 I-I'를 따라 취해진 단면도를 나타낸 것이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자의 퓨즈박스의 평면도이다.
도 3a 내지 도 3d는 도 2의 절단선 II-II'를 따라 취해진 단면도들을 나타낸 것이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 퓨즈박스의 평면도이다.
도 5a 및 도 5b는 도 4의 절단선 III-III'를 따라 취해진 단면도들을 나타낸 것이다.

Claims (10)

  1. 퓨즈 영역을 갖는 반도체기판;
    상기 퓨즈 영역 상부에 하나의 일직선을 중심으로 지그재그로 정렬되되, 상기 일직선에 대하여 91도 내지 150도 범위의 동일한 기울기를 갖는 퓨즈들; 및
    상기 퓨즈들의 하부레벨에 위치하되, 상기 퓨즈들의 일측단부들에 각각 전기적으로 연결되는 하부배선들을 포함하는 반도체 메모리 소자의 퓨즈박스.
  2. 퓨즈 영역을 갖는 반도체기판;
    상기 퓨즈 영역 상부에 하나의 일직선을 중심으로 지그재그로 정렬된 퓨즈들; 및
    상기 퓨즈들의 하부레벨에 위치하되, 상기 퓨즈들 각각의 양단부들에 각각 전기적으로 연결되는 하부배선들을 포함하는 반도체 메모리 소자의 퓨즈박스.
  3. 제 1 또는 제 2 항에 있어서,
    상기 퓨즈 및 하부배선 사이에 게재된 흡습방지막을 더 포함하는 반도체 메모리 소자의 퓨즈박스.
  4. 제 2 항에 있어서,
    상기 퓨즈들 양단에 전기적으로 접속한 하부배선들이 동일한 일직선상에 위치하는 것을 특징으로 하는 반도체 메모리 소자의 퓨즈박스.
  5. 퓨즈 영역을 갖는 반도체기판을 준비하고,
    상기 퓨즈영역 상에 일직선을 중심으로 지그재그로 정렬된 하부배선들을 형성하고,
    상기 하부배선들을 갖는 반도체기판 상에 하부 층간절연막을 형성하고,
    상기 하부 층간절연막 상에 상기 일직선을 중심으로 상기 하부배선들과 반대의 위치에 정렬되되, 상기 일직선에 대하여 91도 내지 150도 범위의 동일한 기울기를 갖는 퓨즈들을 형성하는 것을 포함하는 반도체 메모리 소자의 퓨즈박스 제조방법.
  6. 퓨즈 영역을 갖는 반도체기판을 준비하고,
    상기 퓨즈영역 상에 일직선을 따라 정렬된 하부배선들의 쌍들을 형성하되, 상기 하부배선들은 다른 일직선상에 위치하고,
    상기 하부배선들을 갖는 반도체기판 상에 하부 층간절연막을 형성하고,
    상기 하부 층간절연막 상에 상기 일직선을 중심으로 지그재그로 정렬된 퓨즈들을 형성하는 것을 포함하되, 상기 퓨즈들은 각각 상기 하부배선들의 쌍들에 전기적으로 연결되는 반도체 메모리 소자의 퓨즈박스 제조방법.
  7. 제 5 또는 제 6 항에 있어서,
    상기 퓨즈들을 형성하기 전에, 흡습방지막을 형성하는 것을 더 포함하는 반도체 메모리 소자의 퓨즈박스 제조방법.
  8. 제 5 또는 제 6 항에 있어서,
    상기 하부배선들을 형성하는 동안, 상기 반도체기판 상에 게이트 라인들을 형성하고,
    상기 퓨즈들을 형성하는 동안, 상기 반도체기판 상에 비트라인들을 형성하는 것을 더 포함하는 반도체 메모리 소자의 퓨즈박스 제조방법.
  9. 제 5 또는 제 6 항에 있어서,
    상기 하부배선들을 형성하는 동안, 상기 반도체기판 상에 비트라인들을 형성하고,
    상기 퓨즈들을 형성하는 동안, 상기 반도체기판 상에 금속배선들을 형성하는 것을 더 포함하는 반도체 메모리 소자의 퓨즈박스 제조방법.
  10. 제 5 또는 제 6 항에 있어서,
    상기 하부배선들을 형성하는 동안, 상기 반도체기판 상에 하부 금속배선들을 형성하고,
    상기 퓨즈들을 형성하는 동안, 상기 반도체기판 상에 상부 금속배선들을 형성하는 것을 더 포함하는 반도체 메모리 소자의 퓨즈박스 제조방법.
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KR101119137B1 (ko) * 2009-12-10 2012-03-19 주식회사 하이닉스반도체 고집적 반도체 장치를 위한 퓨즈 구조

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