KR20110003179A - 반도체 장치의 퓨즈부 - Google Patents
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Abstract
본 발명은 더블퓨즈를 구비하는 반도체 장치에서 크랙에 기인한 리페어 퓨즈 불량 발생을 방지할 수 있는 반도체 장치의 퓨즈부를 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 장치 퓨즈부는, 기판상의 도전패턴을 덮는 절연막; 상기 절연막 상에서 동일선상에 위치하고 소정 간격 이격된 제1 및 제2패턴으로 이루어진 더블퓨즈; 상기 더블퓨즈를 덮고 제1 및 제2패턴을 각각 일부 노출시키는 제1 및 제2퓨즈박스가 형성된 보호막; 및 상기 절연막을 관통하여 상기 도전패턴, 상기 제1 및 제2패턴과 모두 접하는 바타입의 플러그를 포함하고 있으며, 상술한 본 발명에 따르면, 도전패턴과 더블퓨즈의 제1 및 제2패턴에 모두 접하는 바타입의 플러그를 구비함으로써, 크랙에 기인한 플러그 끊어짐을 방지할 수 있는 효과가 있다.
크랙, 더블퓨즈, 홀타입, 바타입
Description
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 더블퓨즈(Dual fuse)를 구비하는 반도체 장치의 퓨즈부에 관한 것이다.
반도체 메모리 장치에서 수많은 셀 중 어느 한 개라도 결함(fail)이 있으면 메모리로서 기능을 수행하지 못하므로 불량품으로 처리된다. 그러나, 반도체 메모리 장치 내의 일부 셀에만 결함이 발생하였는데도 불구하고 반도체 메모리 장치 전체를 불량품으로 폐기하는 것을 수율(yield) 측면에서 비효율적인 처리방법이다. 따라서, 현재는 반도체 메모리 장치 내에 미리 마련해둔 리던던시 셀(redundancy cell)을 이용하여 불량 셀을 대체하는 리페어 공정을 통해 전체 반도체 메모리 장치를 되살려 주는 방식으로 수율 향상을 도모하고 있다.
상술한 리페어 공정을 위해 반도체 장치는 퓨즈부를 구비한다. 통상적으로 퓨즈부는 퓨즈와 퓨즈를 덮는 보호막에 형성되어 퓨즈 일부를 노출시키는 퓨즈박스를 구비하며, 퓨즈는 반도체 장치가 요구하는 특성에 따라 단일패턴으로 이루어진 싱글퓨즈(Single fuse)로 형성하거나, 또는 동일선상으로 소정 간격 이격된 복수의 패턴으로 이루어진 더블퓨즈(Dual fuse)로 형성할 수 있다.
도 1a 및 도 1b는 종래기술에 따른 더블퓨즈를 구비하는 반도체 장치의 퓨즈부를 도시한 도면으로, 도 1a는 평면도, 도 1b는 도 1a에 도시된 X-X'절취선을 따라 도시한 단면도이다. 그리고, 도 2는 종래기술에 따른 문제점을 나타낸 이미지이다.
도 1a 및 도 1b에 도시된 바와 같이, 종래기술에 따른 반도체 장치의 퓨즈부는 동일선상으로 소정 간격 이격되어 배치된 제1 및 제2패턴(14A, 14B)으로 이루어진 더블퓨즈(14), 더블퓨즈(14) 하부에 형성된 도전패턴(12), 더블퓨즈(14)와 도전패턴(12) 사이를 연결하는 복수의 플러그(13), 도전패턴(13) 및 플러그(13) 사이를 매립하는 절연막(15), 더블퓨즈(14)를 덮는 보호막(16) 및 보호막(16)에 형성되어 제1 및 제2패턴(14A, 14B)의 일부를 각각 노출시키는 제1 및 제2퓨즈박스(17A, 17B)를 포함한다.
하지만, 종래기술은 퓨즈박스(17)의 바닥면 가장자리의 샤프(sharp)한 형상으로 인해 퓨즈박스(17) 바닥면 가장자리에 응력(stress)이 집중되어 크랙(creak)이 발생하는 문제점이 있다. 이때, 퓨즈박스(17) 바닥면 가장자리에서 발생된 크랙이 하부구조물로 전이되면서 제1 및 제2패턴(14A, 14B)을 전기적으로 연결하는 플러그(13)가 끊어지는 문제점이 발생한다(도 1b의 도면부호 'A' 및 도 3 참조). 이는, 크랙에 대한 저항력이 열악한 홀타입으로 플러그(13)를 형성하기 때문이다.
이처럼, 크랙으로 인해 더블퓨즈(14)와 도전패턴(12) 사이를 연결하는 플러 그(13)가 끊어짐에 따라 컷팅되지 않은 더블퓨즈(17)(즉, 비리페어 퓨즈)가 컷팅된 더블퓨즈(17)(즉, 리페어 퓨즈)로 인식되는 리페어 퓨즈 불량이 발생하는 문제점이 있다.
상술한 크랙에 기인한 문제점은 반도체 장치의 집적도가 증가함에 따라 퓨즈부의 사이즈가 감소할수록 심화되고, 패키지 공정시 퓨즈박스(17)를 매립하는 충진막(18)으로 더욱더 심화된다. 이는, 퓨즈부의 사이즈가 감소할수록 퓨즈박스(17) 바닥면 가장자리로 응력이 더욱 집중되고, 충진막(18)으로 인해 기형성된 구조물에 가해지는 응력이 더욱더 증가하기 때문이다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 더블퓨즈를 구비하는 반도체 장치에서 크랙에 기인한 리페어 퓨즈 불량 발생을 방지할 수 있는 반도체 장치의 퓨즈부를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치 퓨즈부는, 기판상의 도전패턴을 덮는 절연막; 상기 절연막 상에서 동일선상에 위치하고 소정 간격 이격된 제1 및 제2패턴으로 이루어진 더블퓨즈; 상기 더블퓨즈를 덮고 제1 및 제2패턴을 각각 일부 노출시키는 제1 및 제2퓨즈박스가 형성된 보호막; 및 상기 절연막을 관통하여 상기 도전패턴, 상기 제1 및 제2패턴과 모두 접하는 바타입의 플러그를 포함한다.
상기 제1 및 제2퓨즈박스로 인해 노출된 상기 제1 및 제2패턴의 두께는 상기 보호막이 덮고있는 상기 제1 및 제2패턴의 두께보다 작을 수 있다.
상기 도전패턴은 비트라인 또는 금속배선을 포함할 수 있고, 상기 더블퓨즈는 금속배선을 포함할 수 있다.
또한, 본 발명의 반도체 장치 퓨즈부는 상기 제1 및 제2퓨즈박스를 매립하는 충진막을 더 포함할 수 있다. 이때, 상기 충진막은 EMC(Epoxy Mold Compound)를 포함할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 도전패턴과 더블퓨즈의 제1 및 제2패턴에 모두 접하는 바타입의 플러그를 구비함으로써, 크랙에 기인한 플러그 끊어짐을 방지할 수 있는 효과가 있다.
이로써, 본 발명은 크랙에 기인한 리페어 퓨즈 불량 발생을 방지할 수 있으며, 이를 통해 반도체 장치의 신뢰성을 향상시킬 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
도 3a 및 도 3b는 본 발명의 일실시예에 따른 반도체 장치의 퓨즈부를 도시한 도면으로, 도 3a는 평면도, 도 3b는 도 3a에 도시된 X-X'절취선을 따라 도시한 단면도이다.
도 3a 및 도 3b에 도시된 바와 같이, 소정의 구조물이 형성된 기판(31) 상에 형성된 도전패턴(32), 기판(31) 상에서 도전패턴(32)을 덮는 절연막(35), 절연막(35) 상에서 동일선상에 위치하고 소정 간격 이격된 제1 및 제2패턴(36A, 36B)으로 이루어진 더블퓨즈(36), 더블퓨즈(36)를 덮고 제1 및 제2패턴(36A, 36B)을 각각 일부 노출시키는 제1 및 제2퓨즈박스(38A, 38B)가 형성된 보호막(37) 및 절연막(35)을 관통하여 도전패턴(32), 제1 및 제2패턴(36A, 36B)과 모두 접하는 바타 입(Bar type)의 플러그(34)를 포함한다.
도전패턴(32), 제1 및 제2패턴(36A, 36B)에 모두 접하는 바타입의 플러그(34)는 제1 및 제2퓨즈박스(38A, 38B) 사이의 보호막(37) 하부에 위치할 수 있다. 이때, 바타입을 갖는 플러그(34)는 종래 홀타입의 플러그(34)에 비하여 크랙에 대한 저항력이 크기 때문에 퓨즈박스(38) 바닥면 가장자리에서 크랙이 발생하더라도 크랙에 의하여 끊어지지 않는다(도 4a 및 도 4b 참조).
제1 및 제2패턴(36A, 36B)으로 이루어진 더블퓨즈(36)는 금속배선일 수 잇다. 구체적으로, TLM(Triple Layers of Metal) 구조의 금속배선 즉, 제1, 제2 및 제3금속배선을 구비하는 반도체 장치의 경우에 더블퓨즈(36)는 제1금속배선 또는 제2금속배선의 일부를 퓨즈부로 연장시켜서 형성할 수 있다.
또한, 더블퓨즈(36)의 제1 및 제2패턴(36A, 36B)는 각각 제1 및 제2퓨즈박스로 인해 노출되는 영역의 두께가 노출되지 않는 영역의 두께보다 얇을 수 있다. 이는 리페어 공정시 적은 에너지를 사용하여 더블퓨즈(36)를 컷팅하기 위함이다.
더블퓨즈(36) 하부에 형성된 도전패턴(32)은 비트라인(Bit line) 또는 금속배선일 수 있다. 구체적으로, 도전패턴(32)이 비트라인일 경우에 더블퓨즈(36)는 제1금속배선일 수 있으며, 도전패턴(32)이 제1금속배선일 경우에 더블퓨즈(36)는 제2금속배선일 수 있다.
절연막(35)은 산화막을 포함할 수 있고, 보호막(37)은 산화막, 질화막, 산화질화막, 비정질탄소막(Amorphous Carbon Layer, ACL) 및 폴리이미드(polyimide)로 이루어진 그룹으로부터 선택된 어느 하나로 이루어진 단일막 또는 이들이 적층된 적층막일 수 있다.
또한, 본 발명의 퓨즈부는 퓨즈박스(38)를 매립하는 충진막(39)을 더 포함할 수 있다. 이때, 충진막(39)은 리페어 공정이후 노출된 더블퓨즈(36)가 손상(특히, 산화 또는 부식)되는 것을 방지하는 역할을 수행하는 것으로, EMC(Epoxy Mold Compound)를 사용할 수 있다. 참고로, EMC는 패키지 공정시 칩(chip)을 봉지하는데 주로 사용되는 물질로서, 에폭시(Epoxy)계 수지 및 실리카(Silica)계 필러(Filler)를 주성분으로 30여종의 다양한 물질이 혼합된 혼합물이다.
상술한 구조를 갖는 본 발명의 퓨즈부는 도전패턴(32), 제1 및 제2패턴(36A, 36B)과 모두 접하는 바타입의 플러그(34)를 구비함으로써, 크랙에 기인한 리페어 퓨즈 불량 발생을 방지할 수 있다. 이를 도 4a 및 도 4b를 참조하여 보다 구체적으로 설명한다.
도 4a는 종래기술에 따른 더블퓨즈를 구비하는 반도체 장치에서 홀타입의 플러그 배치를 나타낸 평면도이고, 도 4b는 본 발명의 일실시예에 따른 더블퓨즈를 구비한느 반도체 장치에서 바타입의 플러그 배치를 나타낸 평면도이다.
먼저, 종래기술에서는 퓨즈박스 바닥면 가장자리의 샤프한 형상, 반도체 장치의 집적도 증가에 따른 퓨즈부의 사이즈 감소 및 충진막의 응력에 의하여 퓨즈박스 바닥면 가장자리에서 크랙이 발생하고, 발생된 크랙이 하부구조물로 전이됨을 알 수 있다(도 1b 및 도 2 참조).
도 1b 및 도 4a에 나타낸 바와 같이, 종래기술은 크랙에 대한 저항력이 열악한 홀타입으로 플러그(13)를 형성하기 때문에 플러그(13)가 크랙에 의해 쉽게 끊어 지는 문제점이 발생한다.
하지만, 도 3b 및 도 4b에 나타낸 바와 같이, 본 발명의 플러그(34)는 종래의 플러그(13)와 동일 위치에 형성되나, 홀타입의 플러그(13)에 비하여 상대적으로 크랙에 대한 저항력이 큰 바타입으로 플러그(34)를 형성함으로써, 퓨즈박스(38) 바닥면 가장자리에서 발생된 크랙이 플러그(34) 방향으로 전이되더라도 끊어지지 않는다. 이는 본 발명의 바타입 플러그(34)가 종래의 홀타입 플러그(13)에 비하여 상대적으로 큰 체적을 갖기 때문에 크랙에 대한 저항력이 크기 때문이다.
이와 같이, 본 발명은 바타입의 플러그(34)를 구비함으로써, 리페어 공정시 컷팅되지 않은 더블퓨즈(36)(즉, 비리페어 퓨즈)가 크랙에 의하여 플러그(34)가 끊어짐에 따라 컷팅된 더블퓨즈(36)(즉, 리페어 퓨즈)로 인식되는 리페어 퓨즈 불량 발생을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 및 도 1b는 종래기술에 따른 더블퓨즈를 구비하는 반도체 장치의 퓨즈부를 도시한 도면.
도 2는 종래기술에 따른 문제점을 나타낸 이미지.
도 3a 및 도 3b는 본 발명의 일실시예에 따른 반도체 장치의 퓨즈부를 도시한 도면.
도 4a는 종래기술에 따른 더블퓨즈를 구비하는 반도체 장치에서 홀타입의 플러그 배치를 나타낸 평면도.
도 4b는 본 발명의 일실시예에 따른 더블퓨즈를 구비한느 반도체 장치에서 바타입의 플러그 배치를 나타낸 평면도.
*도면 주요 부분에 대한 부호 설명*
31 : 기판 32 : 도전패턴
34 : 플러그 35 : 절연막
36A : 제1패턴 36B : 제2패턴
36 : 더블퓨즈 37 : 보호막
38A : 제1퓨즈박스 38B : 제2퓨즈박스
38 : 퓨즈박스 39 : 충진막
Claims (6)
- 기판상의 도전패턴을 덮는 절연막;상기 절연막 상에서 동일선상에 위치하고 소정 간격 이격된 제1 및 제2패턴으로 이루어진 더블퓨즈;상기 더블퓨즈를 덮고, 제1 및 제2패턴을 각각 일부 노출시키는 제1 및 제2퓨즈박스가 형성된 보호막; 및상기 절연막을 관통하여 상기 도전패턴, 상기 제1 및 제2패턴과 모두 접하는 바타입의 플러그를 포함하는 반도체 장치의 퓨즈부.
- 제1항에 있어서,상기 제1 및 제2퓨즈박스로 인해 노출된 상기 제1 및 제2패턴의 두께는 상기 보호막이 덮고있는 상기 제1 및 제2패턴의 두께보다 작은 반도체 장치의 퓨즈부.
- 제1항에 있어서,상기 도전패턴은 비트라인 또는 금속배선을 포함하는 반도체 장치의 퓨즈부.
- 제1항에 있어서,상기 더블퓨즈는 금속배선을 포함하는 반도체 장치의 퓨즈부.
- 제1항에 있어서,상기 제1 및 제2퓨즈박스를 매립하는 충진막을 더 포함하는 반도체 장치의 퓨즈부.
- 제5항에 있어서,상기 충진막은 EMC(Epoxy Mold Compound)를 포함하는 반도체 장치의 퓨즈부.
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| KR1020090060814A KR20110003179A (ko) | 2009-07-03 | 2009-07-03 | 반도체 장치의 퓨즈부 |
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| KR1020090060814A KR20110003179A (ko) | 2009-07-03 | 2009-07-03 | 반도체 장치의 퓨즈부 |
Country Status (1)
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| KR (1) | KR20110003179A (ko) |
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2009
- 2009-07-03 KR KR1020090060814A patent/KR20110003179A/ko not_active Application Discontinuation
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