KR100728964B1 - 반도체 소자의 퓨즈 및 그 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 퓨즈 및 그 형성방법을 개시한다. 개시된 본 발명의 반도체 소자의 퓨즈는, 반도체 기판 퓨즈영역의 동일 평면 상에 형성되고, 각각 꺽인 형태를 가지면서 서로 단절된 제1부분과 제2부분으로 구성되며, 상기 각 부분의 일끝단이 퓨즈영역의 중앙부에서 동일 선상에 이격 배치되고 나머지 끝단은 퓨즈영역의 양측부로 연장 배치된 제1퓨즈라인; 상기 제1퓨즈라인을 덮도록 형성된 제1층간절연막; 상기 제1층간절연막 상에 형성되고, 전체적으로 퓨즈영역의 양측 방향으로 연장하면서 퓨즈영역의 중앙부에서 서로 단절된 제3부분과 제4부분으로 구성되며, 상기 제3부분 및 제4부분의 퓨즈영역 중앙부의 일끝단이 상기 제1부분 및 제2부분의 퓨즈영역 중앙부의 일끝단과 각각 연결되게 형성된 제2퓨즈라인; 상기 제2퓨즈라인을 덮도록 형성된 제2층간절연막; 및 상기 제2층간절연막 상에 제1퓨즈라인 및 제2퓨즈라인의 양측 끝단들과 콘택되도록 형성된 배선;을 포함하는 것을 특징으로 한다.

Description

반도체 소자의 퓨즈 및 그 형성방법{FUSE OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 퓨즈 형성방법을 설명하기 위한 공정별 단면도.
도 2는 도 1c에 대응하는 평면도.
도 3은 도 2의 a-a'선에 따른 단면도.
도 4은 종래 기술의 문제점을 설명하기 위한 반도체 소자의 단면도.
도 5a 내지 도 5c는 본 발명의 실시예에 따른 반도체 소자의 퓨즈 형성방법을 설명하기 위한 공정별 단면도.
도 6는 도 5c에 대응하는 평면도.
도 7은 본 발명의 다른 실시예에 따라 제조한 반도체 소자의 평면도.
<도면의 주요부분에 대한 부호의 설명>
500 : 반도체 기판 501 : 절연막
502 : 제1퓨즈라인 503 : 제1층간절연막
505 : 제2퓨즈라인 506 : 제2층간절연막
507 : 제1콘택플러그 508 : 제2콘택플러그
509 : 금속배선 510 : 제3층간절연막
511 : 제1보호막 512 : 제2보호막
T' : 리페어용 트렌치
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 보다 상세하게는, 퓨즈 절단시 인접 퓨즈의 손상을 방지할 수 있는 반도체 소자의 퓨즈 및 그 형성방법에 관한 것이다.
최근, 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이에 따라, 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.
반도체 장치는 주로 실리콘 재질의 기판 상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀들을 형성하는 패브리케이션(fabrication : FAB) 공정과, 상기 셀들이 형성된 기판을 칩(chip) 단위로 패키징(packaging)하는 어셈블리(assembly) 공정을 포함한다. 그리고, 상기 패브리케이션 공정과 어셈블리 공정 사이에는 상기 기판 상에 형성하는 셀들의 전기적 특성을 검사하기 위한 공정(electrical die sorting : EDS)을 수행한다.
상기 검사 공정은 기판 상에 형성한 셀들이 전기적으로 양호한 상태 또는 불량한 상태를 갖는 가를 판별하는 공정이다. 이는, 상기 검사 공정을 통하여 불량한 상태를 갖는 셀들을 상기 어셈블리 공정을 수행하기 이전에 제거함으로서, 상기 어셈블리 공정에서 소모되는 노력 및 비용을 절감하기 위함이다. 그리고, 상기 불량한 상태를 갖는 셀들을 조기에 발견하고, 이를 리페어(repair) 공정을 통하여 재생하기 위함이다.
여기서, 상기 리페어 공정에 대해 좀더 자세히 설명하면 다음과 같다.
반도체 소자 제조 공정 중 결함이 발생할 경우 소자의 수율을 향상시킬 목적으로 소자 설계시 결함있는 소자 또는 회로를 대체하기 위하여 여분(redundancy)의 셀을 부가하며, 이러한 여분의 셀을 집적회로에 접속시키기 위해 퓨즈라인을 함께 설계하고 있는데, 상기 리페어 공정은 검사공정을 통해 불량으로 판명된 셀을 상기 퓨즈라인을 사용하여 칩 내에 내장된 여분의 셀과 연결시켜 재생시키는 공정이다. 즉, 특정 퓨즈라인들만을 절단(cutting)함으로써 리페어할 셀들의 위치 정보를 생성하는 것이다.
이하에서는 도 1a 내지 도 1c를 참조하여 종래 기술에 따른 반도체 소자의 퓨즈 형성방법을 설명하도록 한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 퓨즈 형성방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 퓨즈영역 및 패드영역(미도시)을 포함하는 주변회로영역과 셀영역(미도시)으로 구획된 반도체 기판(100)의 퓨즈영역에 절연막(101)을 형성하고, 상기 절연막(101) 상에 퓨즈라인(102)을 형성한다. 여기서, 상기 퓨즈라인(102)은 셀영역의 플레이트전극 형성시 플레이트전극과 동일한 재질로 형성한다. 통상, 상기 플레이트전극의 재질은 도핑된 폴리실리콘이다. 그런 다음, 상기 퓨즈라인(102)을 덮도록 절연막(101) 상에 제1층간절연막(103)을 형성한다.
도 1b를 참조하면, 상기 제1층간절연막(103) 내에 퓨즈라인(102)의 양측부와 콘택되는 콘택플러그(104)을 형성하고, 계속해서, 상기 제1층간절연막(103) 상에 콘택플러그(104)와 콘택되는 금속배선(105)을 형성한다. 여기서, 상기 콘택플러그(104)는 셀영역에서의 제1금속배선용 콘택플러그와 동시에 형성하고, 상기 금속배선(105)은 셀영역에서의 제1금속배선 형성시에 제1금속배선과 함께 형성한다.
다음으로, 상기 금속배선(105)을 덮도록 제1층간절연막(103) 상에 금속배선간 층간절연막으로서 제2층간절연막(106)을 형성하고, 상기 제2층간절연막(106) 상에 제1보호막(107) 및 제2보호막(108)을 차례로 형성한다. 여기서, 상기 제2층간절연막(106)을 형성하는 단계 후, 그리고, 상기 제1보호막(107)을 형성하는 단계 전, 퓨즈영역을 제외한 셀영역 및 패드영역에서는 상기 제2층간절연막(106) 상에 제2금속배선이 형성된다.
도 1c를 참조하면, 상기 퓨즈영역의 제2보호막(108), 제1보호막(107), 제2층간절연막(106) 및 일두 두께의 제1층간절연막(103)을 식각하여 퓨즈라인(102) 상에 소정 두께(약 2000Å)의 제1층간절연막(103)을 잔류시킨 리페어용 트렌치(T)를 형성한다. 상기 리페어용 트렌치(T)를 형성하는 식각을 리페어 식각(repair etch)이라 하며, 상기 리페어 식각시에 패드영역의 제2금속배선을 노출시키는데, 패드영역에 노출된 제2금속배선은 이후 패키기 공정에서 와이어(wire)가 본딩(bonding)될 부분이다.
다음으로, 도시하지는 않았지만, 상기 결과물 전면 상에 리페어용 트렌치를 매립하도록 칩 보호용 픽스막(PIX)을 형성하고, 상기 픽스막(PIX)을 열공정을 통해 치밀화한 후, 리페어용 트렌치(T) 상에 형성된 픽스막(PIX) 부분을 제거한다. 여기서, 상기 픽스막(PIX)은 카본(carbon)을 포함한 막으로서 이후 외부 환경으로 유입될 수 있는 X-선 등으로부터 칩을 보호하는 역할을 한다.
도 2는 도 1c에 대응하는 평면도이고, 도 3은 도 2의 a-a'선에 따른 단면도이며, 도 1c는 도 2의 b-b'선에 따른 단면도이다. 한편, 외부의 수분이 소자 내부로 침투하는 것을 방지하고 아울러 퓨즈를 보호할 목적으로 형성하는 퓨즈 가드링(guard ring)은 도면 상에 도시되지 않았다.
이후, 도시하지는 않았으나, 상기 퓨즈라인들 중 특정 퓨즈라인들을 레이저를 이용해서 절단하는 퓨즈 블로윙(blowing) 공정을 포함하는 공지의 검사 및 리페어 공정을 차례로 수행한다.
그러나, 전술한 종래 기술에서는 퓨즈라인(102) 상에 약 30000Å 두께의 절연층(절연막 및 보호막)이 형성되므로, 리페어 식각시 식각해야 하는 막 두께가 두꺼워 식각 두께의 조절이 용이하지 않아, 도 4에 도시된 바와 같이, 식각 후 잔류 층간절연막의 두께가 지역에 따라(with-in wafer), 또는 기판에 따라(wafer to wafer) 불균일해지는 현상이 발생한다.
만약 제3금속배선까지 사용하는 TLM(Triple Level Metal) 공정인 경우 기존의 제2금속배선까지 사용하는 공정에 비해 퓨즈라인 상에 형성되는 절연층의 두께 가 더욱 두꺼우므로 잔류 층간절연막 두께의 불균일 문제가 더욱 심각해져, 심한 경우, 어느 퓨즈라인 상에는 1000Å 이하 두께의 층간절연막이 잔류되고, 다른 퓨즈라인 상에는 5000Å 이상의 지나치게 두꺼운 층간절연막이 잔류되는 현상이 발생할 수도 있다.
상기 퓨즈라인 상에 잔류된 층간절연막이 목표 두께 보다 두꺼우면 레이저 빔으로 특정 퓨즈를 절단(cutting)하는 퓨즈 블로윙(blowing) 공정시, 인접 퓨즈가 손상(damage)되는 문제가 발생한다. 상기 인접 퓨즈의 손상 메카니즘은 다음과 같다.
첫째, 퓨즈라인 상에 잔류된 층간절연막이 목표 두께 보다 두꺼우면 레이저에 의해 가열된 특정 퓨즈가 폭발할 때, 가열된 퓨즈가 대기와 접촉하는 것이 용이하지 않고, 퓨즈 블로윙시 층간절연막에 발생한 균열이 열전도의 통로 역할을 하여 인접 퓨즈에 열적 어택(attack)이 가해지게 되어, 이로 인해, 인접 퓨즈가 손상되거나 인접 퓨즈와 층간절연막이 반응하여 그 물성이 열화되는 문제가 발생한다.
둘째, 층간절연막이 목표 두께 보다 두꺼운 경우 특정 퓨즈에 조사되는 레이저의 회절 현상이 크기 때문에, 절단을 원치 않는 인접 퓨즈도 레이저의 영향을 받게 되고, 이로 인해, 인접 퓨즈가 국부적으로 가열되어 그 물성이 열화된다. 이와 같은 메카니즘들에 의해 절단을 원치 않는 퓨즈라인이 절단되거나 그 저항이 증가하여 리페어 정보가 변경되는 리페어 공정의 페일(fail)이 유발된다.
한편, 퓨즈라인 상에 층간절연막이 전혀 없거나 그 잔류 두께가 목표 두께 보다 얇으면, 특정 퓨즈 절단시 절단되는 퓨즈의 파편이 인접 퓨즈로 옮겨 붙어 퓨 즈간 전기적 쇼트(short)가 발생할 수 있다.
이와 같이, 퓨즈라인 상의 잔류 층간절연막의 두께가 균일하지 못할 때, 리페어 공정에 여러 가지 형태의 불량이 유발되고, 이에 따라, 소자의 신뢰성 및 제조 수율이 감소된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 반도체 소자의 퓨즈를 형성함에 있어서, 리페어 식각 후 퓨즈라인 상에 잔류되는 층간절연막 두께의 불균일성으로 인한 리페어 공정의 불량을 개선할 수 있는 방법을 제공함에 그 목적이 있다.
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상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 퓨즈는, 반도체 기판 퓨즈영역의 동일 평면 상에 형성되고, 각각 꺽인 형태를 가지면서 서로 단절된 제1부분과 제2부분으로 구성되며, 상기 각 부분의 일끝단이 퓨즈영역의 중앙부에서 동일 선상에 이격 배치되고 나머지 끝단은 퓨즈영역의 양측부로 연장 배치된 제1퓨즈라인; 상기 제1퓨즈라인을 덮도록 형성된 제1층간절연막; 상기 제1층간절연막 상에 형성되고, 전체적으로 퓨즈영역의 양측 방향으로 연장하면서 퓨즈영역의 중앙부에서 서로 단절된 제3부분과 제4부분으로 구성되며, 상기 제3부분 및 제4부분의 퓨즈영역 중앙부의 일끝단이 상기 제1부분 및 제2부분의 퓨즈영역 중앙부의 일끝단과 각각 연결되게 형성된 제2퓨즈라인; 상기 제2퓨즈라인을 덮도록 형성된 제2층간절연막; 및 상기 제2층간절연막 상에 제1퓨즈라인 및 제2퓨즈라인의 양측 끝단들과 콘택되도록 형성된 배선;을 포함하는 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 퓨즈 형성방법은, 퓨즈라인 절단시 인접 퓨즈의 손상을 억제할 수 있는 반도체 소자의 퓨즈 형성방법으로서, 반도체 기판 퓨즈영역의 동일 평면 상에 각각 꺽인 형태를 가지면서 서로 단절된 제1부분과 제2부분으로 구성되며, 상기 각 부분의 일끝단이 퓨즈영역의 중앙부에서 동일 선상에 이격 배치되고 나머지 끝단은 퓨즈영역의 양측부로 연장 배치된 제1퓨즈라인을 형성하는 단계; 상기 제1퓨즈라인을 덮도록 결과물 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 상에 전체적으로 퓨즈영역의 양측 방향으로 연장하면서 퓨즈영역의 중앙부에서 서로 단절된 제3부분과 제4부분으로 구성되며, 상기 제3부분 및 제4부분의 퓨즈영역 중앙부의 일끝단이 상기 제1부분 및 제2부분의 퓨즈영역 중앙부의 일끝단과 각각 연결된 제2퓨즈라인을 형성하는 단계; 상기 제2퓨즈라인을 덮도록 제1층간절연막 상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막 및 제1층간절연막 내에 제1퓨즈라인과 콘택되는 제1콘택플러그를 형성함과 아울러 제2층간절연막 내에 제2퓨즈라인과 콘택되는 제2콘택플러그를 형성하는 단계; 및 상기 제2층간절연막 상에 제1콘택플러그 및 제2콘택플러그와 각각 콘택되는 배선을 형성하는 단계;를 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 반도체 소자의 퓨즈 형성방법을 설명하기 위한 공정별 단면도이다.
도 5a를 참조하면, 퓨즈영역 및 패드영역(미도시)을 포함하는 주변회로영역과 셀영역(미도시)으로 구획되고, 소정의 하지층을 구비한 반도체 기판(500)의 퓨즈영역에 절연막(501)을 형성하고, 이어서, 상기 절연막(501) 상에 제1퓨즈라인(502)을 형성한다. 여기서, 상기 제1퓨즈라인(502)은, 최종 평면도인 도 6에 도시된 바와 같이, 반도체 기판 퓨즈영역의 동일 평면 상에 형성하되, 각각 꺽인 형태를 가지면서 서로 단절된 제1부분(1)과 제2부분(2)으로 구성되도록 형성하며, 상기 각 부분의 일끝단이 퓨즈영역의 중앙부에서 동일 선상에 이격 배치되고 나머지 끝단은 퓨즈영역의 양측부로 연장 배치되도록 형성한다. 한편, 상기 제1퓨즈라인(502)은 셀영역(미도시)의 비트라인 형성시 텅스텐과 같은 금속 물질로 형성한다.
그런 다음, 상기 제1퓨즈라인(502)을 덮도록 결과물 상에 제1층간절연막(503)을 형성한다.
도 5b를 참조하면, 상기 제1층간절연막(503) 상에 제1퓨즈라인(502)과 콘택되는 제2퓨즈라인(505)을 형성한다. 여기서, 상기 제2퓨즈라인(505)은, 최종 평면도인 도 6에 도시된 바와 같이, 전체적으로 퓨즈영역의 양측 방향으로 연장하면서 퓨즈영역의 중앙부에서 서로 단절된 제3부분(3)과 제4부분(4)으로 구성되도록 형성 하며, 상기 제3부분(3) 및 제4부분(4)의 퓨즈영역 중앙부의 일끝단이 상기 제1부분(1) 및 제2부분(2)의 퓨즈영역 중앙부의 일끝단과 각각 연결되게 형성한다. 한편, 상기 제2퓨즈라인(505)은 셀영역(미도시)의 플레이트전극 형성시 플레이트전극과 동일한 재질로 형성한다.
미설명된 도면부호 504는 제1퓨즈라인(502)과 제2퓨즈라인(505)을 연결시키는 콘택플러그이다. 다음으로, 상기 제2퓨즈라인(505)을 덮도록 제1층간절연막(503) 상에 제2층간절연막(506)을 형성한다.
도 5c를 참조하면, 상기 제2층간절연막(506) 및 제1층간절연막(503) 내에 제1퓨즈라인(502)과 콘택되는 제1콘택플러그(507)을 형성함과 아울러 제2층간절연막(506) 내에 제2퓨즈라인(505)과 콘택되는 제2콘택플러그(508)을 형성한다.
그런 다음, 상기 제2층간절연막(506) 상에 제1콘택플러그(507) 및 제2콘택플러그(508)와 각각 콘택되는 금속배선(509)을 형성한다. 여기서, 상기 제1 및 제2콘택플러그(506, 507)는 셀영역에서의 제1금속배선용 콘택플러그와 동시에 형성하고, 상기 금속배선(509)은 셀영역에서의 제1금속배선 형성시에 제1금속배선과 함께 형성한다.
다음으로, 상기 금속배선(509)을 덮도록 제2층간절연막(506) 상에 금속배선간 층간절연막으로서 제3층간절연막(510)을 형성하고, 상기 제3층간절연막(510) 상에 제1보호막(511) 및 제2보호막(512)을 차례로 형성한다. 여기서, 상기 제3층간절연막(510)을 형성하는 단계 후, 그리고, 상기 제1보호막(511)을 형성하는 단계 전, 퓨즈영역을 제외한 셀영역 및 패드영역에서는 상기 제3층간절연막(510) 상에 제2금 속배선이 형성된다.
도 5d를 참조하면, 상기 퓨즈영역의 제2보호막(512), 제1보호막(511), 제3층간절연막(510) 및 일두 두께의 제2층간절연막(506)을 식각하여 제2퓨즈라인(505) 상에 소정 두께(약 2000Å)의 제2층간절연막(506)을 잔류시킨 리페어용 트렌치(T')를 형성한다.
다음으로, 도시하지는 않았지만, 상기 결과물 전면 상에 리페어용 트렌치(T')를 매립하도록 칩 보호용 픽스막(PIX)을 형성하고, 상기 픽스막(PIX)을 열공정을 통해 치밀화한 후, 리페어용 트렌치(T') 상에 형성된 픽스막(PIX) 부분을 제거한다.
도 6은 도 5d에 대응하는 평면도이고, 도 5d는 도 6의 c-c'선에 따른 단면도이다. 한편, 퓨즈 가드링(guard ring) 부분은 도면에 도시하지 않았다.
이와 같이, 본 발명의 반도체 소자의 퓨즈는 다수개의 퓨즈라인과, 상기 퓨즈라인을 덮도록 형성된 절연막 및 상기 절연막 상에 퓨즈라인의 양측단과 콘택되게 형성된 배선을 포함하는 반도체 소자의 퓨즈에 있어서, 상기 퓨즈라인들은 3차원의 계단형 다층구조로 형성되어 단일층에 퓨즈라인 전부를 형성시키는 경우 보다 상호간의 간격이 상대적으로 증가된 것을 특징으로 한다.
상기 본 발명의 반도체 소자의 퓨즈의 구성 요소에 대해 보다 상세하게 설명하면 아래와 같다.
도 6을 참조하면, 앞서 설명한 도 5a 내지 도 5d에서 형성한 본 발명의 반도체 소자의 퓨즈는, 반도체 기판 퓨즈영역의 동일 평면 상에 형성되고, 각각 꺽인 형태를 가지면서 서로 단절된 제1부분(1)과 제2부분(2)으로 구성되며, 상기 각 부분의 일끝단이 퓨즈영역의 중앙부에서 동일 선상에 이격 배치되고 나머지 끝단은 퓨즈영역의 양측부로 연장 배치된 제1퓨즈라인(502)과, 상기 제1퓨즈라인(502)을 덮도록 형성된 제1층간절연막과, 상기 제1층간절연막 상에 형성되고, 전체적으로 퓨즈영역의 양측 방향으로 연장하면서 퓨즈영역의 중앙부에서 서로 단절된 제3부분(3)과 제4부분(4)으로 구성되며, 상기 제3부분(3) 및 제4부분(4)의 퓨즈영역 중앙부의 일끝단이 상기 제1부분(1) 및 제2부분(2)의 퓨즈영역 중앙부의 일끝단과 각각 연결되게 형성된 제2퓨즈라인(505)과, 상기 제2퓨즈라인(505)을 덮도록 형성된 제2층간절연막과, 상기 제2층간절연막 상에 제1퓨즈라인(502) 및 제2퓨즈라인(505)의 양측 끝단들과 콘택되도록 형성된 금속배선(509)으로 구성된다.
종래 기술에 따라 제조한 퓨즈의 평면도인 도 2와 본 발명의 실시예에 따라 제조한 퓨즈의 평면도인 도 6을 비교하면, 두 경우 모두 동일 면적에 네 개의 퓨즈라인을 형성하였지만, 종래의 경우 퓨즈라인들을 모두 하나의 층에 형성하고 본 발명의 경우 퓨즈라인의 일부분을 제1층에 형성하고 나머지 부분을 제2층에 형성하기 때문에, 본 발명에서의 퓨즈라인간 간격(D2)이 종래의 퓨즈라인간 간격(D1) 보다 2배 정도 넓어진다. 이와 같이, 본 발명은 퓨즈라인간 거리를 종래 보다 2배 정도 증가시킬 수 있기 때문에 제2퓨즈라인(505) 상에 잔류된 절연막의 두께가 불균일하더라도 퓨즈 블로윙(blowing)시 절단되는 퓨즈로 인한 인접 퓨즈의 손상을 효과적으로 억제할 수 있다. 그러므로, 본 발명은 퓨즈 블로윙(blowing)시 유발되는 불량을 방지하여 소자의 신뢰성 및 제조 수율을 향상시킬 수 있다.
한편, 본 발명은, 도 7에 도시된 바와 같이, 제2퓨즈라인간 간격(D3)이 종래의 퓨즈라인 간격(D1)에 비해 넓게 유지된 상태에서, 동일 면적 내에 종래 보다 많은 수의 퓨즈라인들을 형성시킬 수 있다. 그러므로, 본 발명은 퓨즈영역의 면적을 종래 보다 감소시켜, 퓨즈영역 이외의 주변회로영역에서의 공정마진을 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 반도체 소자의 퓨즈라인을 복층구조로 형성함으로써, 퓨즈라인간 간격을 종래의 2배 정도로 증가시켜 퓨즈 블로윙(blowing)시 잔류 절연막의 두께 불균일(non-uniformity)에 기인하는 인접 퓨즈의 손상을 효과적으로 억제할 수 있다. 그러므로, 본 발명은 퓨즈 블로윙(blowing)시 유발되는 불량을 방지하여 소자의 신뢰성 및 제조 수율을 개선할 수 있다.
또한, 본 발명은 동일 면적 내에 종래 보다 많은 수의 퓨즈라인들을 형성시킬 수 있으므로, 퓨즈영역의 면적을 종래 보다 감소시켜 퓨즈영역 이외의 주변회로영역에서의 공정마진을 개선할 수 있다.

Claims (3)

  1. 삭제
  2. 반도체 기판 퓨즈영역의 동일 평면 상에 형성되고, 각각 꺽인 형태를 가지면서 서로 단절된 제1부분과 제2부분으로 구성되며, 상기 각 부분의 일끝단이 퓨즈영역의 중앙부에서 동일 선상에 이격 배치되고 나머지 끝단은 퓨즈영역의 양측부로 연장 배치된 제1퓨즈라인;
    상기 제1퓨즈라인을 덮도록 형성된 제1층간절연막;
    상기 제1층간절연막 상에 형성되고, 전체적으로 퓨즈영역의 양측 방향으로 연장하면서 퓨즈영역의 중앙부에서 서로 단절된 제3부분과 제4부분으로 구성되며, 상기 제3부분 및 제4부분의 퓨즈영역 중앙부의 일끝단이 상기 제1부분 및 제2부분의 퓨즈영역 중앙부의 일끝단과 각각 연결되게 형성된 제2퓨즈라인;
    상기 제2퓨즈라인을 덮도록 형성된 제2층간절연막; 및
    상기 제2층간절연막 상에 제1퓨즈라인 및 제2퓨즈라인의 양측 끝단들과 콘택 되도록 형성된 배선;을 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
  3. 퓨즈라인 절단시 인접 퓨즈의 손상을 억제할 수 있는 반도체 소자의 퓨즈 형성방법으로서,
    반도체 기판 퓨즈영역의 동일 평면 상에 각각 꺽인 형태를 가지면서 서로 단절된 제1부분과 제2부분으로 구성되며, 상기 각 부분의 일끝단이 퓨즈영역의 중앙부에서 동일 선상에 이격 배치되고 나머지 끝단은 퓨즈영역의 양측부로 연장 배치된 제1퓨즈라인을 형성하는 단계;
    상기 제1퓨즈라인을 덮도록 결과물 상에 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막 상에 전체적으로 퓨즈영역의 양측 방향으로 연장하면서 퓨즈영역의 중앙부에서 서로 단절된 제3부분과 제4부분으로 구성되며, 상기 제3부분 및 제4부분의 퓨즈영역 중앙부의 일끝단이 상기 제1부분 및 제2부분의 퓨즈영역 중앙부의 일끝단과 각각 연결된 제2퓨즈라인을 형성하는 단계;
    상기 제2퓨즈라인을 덮도록 제1층간절연막 상에 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막 및 제1층간절연막 내에 제1퓨즈라인과 콘택되는 제1콘택플러그를 형성함과 아울러 제2층간절연막 내에 제2퓨즈라인과 콘택되는 제2콘택플러그를 형성하는 단계; 및
    상기 제2층간절연막 상에 제1콘택플러그 및 제2콘택플러그와 각각 콘택되는 배선을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방 법.
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