KR100762874B1

KR100762874B1 - 반도체 소자의 퓨즈 형성방법

Info

Publication number: KR100762874B1
Application number: KR1020050119664A
Authority: KR
Inventors: 김찬배
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-12-08
Filing date: 2005-12-08
Publication date: 2007-10-08
Also published as: KR20070060355A

Abstract

본 발명은 반도체 소자의 퓨즈 형성방법을 개시한다. 개시된 본 발명의 방법은, 산화막 재질의 절연막이 형성된 반도체 기판의 퓨즈영역 상에 식각정지용 질화막을 형성하는 단계와, 상기 식각정지용 질화막 상에 퓨즈라인을 형성하는 단계와, 상기 퓨즈라인을 덮도록 식각정지용 질화막 상에 제1층간절연막으로서 제1산화막을 형성하는 단계와, 상기 제1산화막 상에 제2층간절연막으로서 제2산화막을 형성하는 단계와, 상기 제2산화막 상에 제1보호막으로서 제3산화막과 제2보호막을 차례로 형성하는 단계와, 상기 식각정지용 질화막이 노출될 때까지 제2보호막, 제3산화막, 제2산화막 및 제1산화막을 식각하여 퓨즈라인을 노출시키는 트렌치를 형성하는 단계와, 상기 퓨즈라인을 덮도록 트렌치 표면 및 제2보호막 상에 일정한 두께의 캡핑절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 퓨즈 형성방법{METHOD FOR FORMING FUSE OF SEMICONDUCTOR DEVICE}

도 1은 종래 기술에 따라 형성한 반도체 소자의 단면도.

도 2은 종래 기술의 문제점을 설명하기 위한 반도체 소자의 단면도.

도 3은 종래 기술에 문제점을 설명하기 위한 반도체 소자의 단면사진.

도 4a 내지 도 4c는 본 발명의 실시예에 따른 반도체 소자의 퓨즈 형성방법을 설명하기 위한 공정별 단면도.

<도면의 주요부분에 대한 부호의 설명>

SUB : 반도체 기판 FL : 퓨즈라인

DL : 절연막 ILD1 : 제1산화막

ILD2 : 제2산화막 PS1 : 제3산화막

PS2 : 제2보호막 T1 : 제1트렌치

CL : 캡핑절연막 T2 : 리페어용 제2트렌치

본 발명은 반도체 소자의 퓨즈 형성방법에 관한 것으로서, 보다 상세하게는, 퓨즈라인 상에 잔류되는 층간절연막의 두께 불균일 및 표면 거칠기 문제로 인한 리페어 공정의 불량을 개선할 수 있는 반도체 소자의 퓨즈 형성방법에 관한 것이다.

최근, 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이에 따라, 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.

반도체 장치는 주로 실리콘 재질의 기판 상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀들을 형성하는 패브리케이션(fabrication : FAB) 공정과, 상기 셀들이 형성된 기판을 칩(chip) 단위로 패키징(packaging)하는 어셈블리(assembly) 공정을 포함한다. 그리고, 상기 패브리케이션 공정과 어셈블리 공정 사이에는 상기 기판 상에 형성하는 셀들의 전기적 특성을 검사하기 위한 공정(electrical die sorting : EDS)을 수행한다.

상기 검사 공정은 기판 상에 형성한 셀들이 전기적으로 양호한 상태 또는 불량한 상태를 갖는 가를 판별하는 공정이다. 이는, 상기 검사 공정을 통하여 불량한 상태를 갖는 셀들을 상기 어셈블리 공정을 수행하기 이전에 제거함으로서, 상기 어셈블리 공정에서 소모되는 노력 및 비용을 절감하기 위함이다. 그리고, 상기 불량한 상태를 갖는 셀들을 조기에 발견하고, 이를 리페어(repair) 공정을 통하여 재생하기 위함이다.

여기서, 상기 리페어 공정에 대해 좀더 자세히 설명하면 다음과 같다.

반도체 소자 제조 공정 중 결함이 발생할 경우 소자의 수율을 향상시킬 목적 으로 소자 설계시 결함있는 소자 또는 회로를 대체하기 위하여 여분(redundancy)의 셀을 부가하며, 이러한 여분의 셀을 집적회로에 접속시키기 위해 퓨즈라인을 함께 설계하고 있는데, 상기 리페어 공정은 검사공정을 통해 불량으로 판명된 셀을 상기 퓨즈라인을 사용하여 칩 내에 내장된 여분의 셀과 연결시켜 재생시키는 공정이다. 즉, 특정 퓨즈라인들만을 절단(cutting)함으로써 리페어할 셀들의 위치 정보를 생성하는 것이다.

이하에서는, 도 1을 참조하여, 종래 기술에 따라 제조한 반도체 소자의 퓨즈의 구조를 설명하도록 한다.

도 1은 종래 기술에 따라 제조한 반도체 소자의 단면도이다.

도면부호 SUB는 반도체 기판을, FL은 퓨즈라인을, DL은 하부절연막을, ILD1는 제1층간절연막을, ILD2는 제2층간절연막을, PS1은 제1보호막을, PS2는 제2보호막을, 그리고, T는 리페어용 트렌치를 각각 나타낸다. 도면에 도시하지는 않았지만, 셀영역 및 주변회로영역에서는 상기 제1층간절연막(ILD1) 상에 제1금속배선이 형성되고, 제2층간절연막(ILD2) 상에 제2금속배선이 형성된다. 그러므로, 상기 제1층간절연막(ILD1)은 제1금속배선 사이의 공간을 메우면서, 제1 및 제2금속배선들 간을 절연시키는 IMD(Inter-Metal Dielectric)이며, 제1보호막(PS1)은 제2금속배선 사이의 공간을 메우면서 소자를 보호하는 보호막(Passivation layer)이다.

도 1에 도시된 바와 같이. 상기 퓨즈라인(FL) 상에 소정 두께(약 2000Å)의 제1층간절연막(ILD1)이 잔류되도록 리페어용 트렌치(T)를 형성하는데, 상기 잔류된 제1층간절연막(ILD1) 내부에 존재하는 퓨즈라인(FL)에 레이저(laser)를 조사하여 특성 퓨즈라인(FL)을 절단하는 블로윙(blowing) 공정을 수행하게 된다.

그러나, 전술한 종래 기술에서는 퓨즈라인(FL) 상에 약 30000Å 두께의 절연층(층간절연막 및 보호막)이 형성되므로, 리페어용 트렌치(T)를 형성하기 위한 리페어 식각시 식각해야 하는 막 두께가 두꺼워 식각 두께의 조절이 용이하지 않아, 도 2에 도시된 바와 같이, 식각 후 잔류된 제1층간절연막(ILD1)의 두께가 지역에 따라(with-in wafer), 또는 기판에 따라(wafer to wafer) 불균일해지는 문제가 있다.

상기 퓨즈라인(FL) 상에 잔류된 제1층간절연막(ILD1)이 목표 두께(약 2000Å) 보다 두꺼우면 레이져 빔으로 특정 퓨즈를 절단(cutting) 할 때, 가열된 특정 퓨즈가 폭발하면서 인접 퓨즈에 열적 어택(attack)을 가하게 되어, 인접 퓨즈가 손상되거나 그 물성이 열화되는 문제가 발생한다. 이 경우, 절단을 원치 않는 퓨즈라인이 절단되거나 그 저항이 증가하여 리페어 공정의 불량이 유발될 수 있다.

한편, 퓨즈라인(FL) 상에 잔류된 제1층간절연막(ILD1)이 목표 두께 보다 얇으면, 특정 퓨즈 절단시 절단되는 퓨즈의 파편이 인접 퓨즈로 옮겨 붙어 퓨즈간 전기적 쇼트(short)가 발생할 수 있다.

이와 같이, 퓨즈라인 상에 잔류되는 층간절연막의 두께가 균일하지 못할 때, 그로 인해, 리페어 공정에 불량이 유발된다.

특히, 최근에는 금속배선 간의 층간절연막(IMD : Inter-Metal Dielectric) 물질과 제1보호막 물질, 즉 금속배선 사이의 공간을 매립하는 절연물질로서, 매립(Gap-fill)특성이 좋고 평탄도가 우수하며, 또한, 기생 캐패시턴스가 적어 커플링 효과(coupling effect)를 감소시킴으로써 동작 속도를 증가시킬 수 있는 저유전(low-k) 산화막을 적용하고자 시도하고 있는데, 이러한 저유전 산화막은 종래의 HDP(High Density Plasma) 방식에 의한 SiO2 산화막(유전상수 ≒ 4.2)에 비해 치밀하지 못한 구조를 갖기 때문에 균일하고 평탄한 식각면을 얻기 어렵고, 아울러 막 내부로 수분이 쉽게 침투하여 균열(crack)과 오작동 등의 문제를 유발할 수 있다.

도 3은 제2층간절연막(ILD2) 및 제1보호막(PS1)으로서 SiOC 계열의 저유전 산화막(유전상수 = 2.5∼2.8)을 적용한 경우, 리페어 식각 후의 반도체 소자의 단면사진으로서, 이를 참조하면, 퓨즈라인 상에 잔류된 층간절연막의 표면이 매우 거칠고 평탄하지 못한 것을 확인할 수 있다.

이와 같이, 제2층간절연막(ILD2) 및 제1보호막(PS1)으로 저유전 산화막을 적용하는 경우, 퓨즈라인 상에 잔류되는 층간절연막의 두께 불균일 및 표면 거칠기 문제가 악화되고 그로 인한 리페어 공정의 불량이 증가한다.

한편, 저유전 산화막의 수분 흡착 문제를 해결할 목적으로 저유전 산화막 형성 후 저유전 산화막 상에 수분 흡착 방지용 절연막을 별도로 형성하여 줄 수 있지만, 이 경우에도 리페어 식각 후 리페어용 트렌치(T)의 측벽 부분에서 저유전 산화막이 노출되기 때문에 수분의 어택(attack)을 완전히 방지할 수는 없다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 퓨즈라인 상에 잔류되는 층간절연막의 두께를 보다 균일하게 하여 리페어 불량을 개선할 수 있는, 특별히, 층간절연막으로서 매립특성이 좋고 평탄도가 우수하 며 기생 캐패시턴스가 적은 저유전 산화막을 적용하는 경우에 있어서 퓨즈라인 상에 잔류되는 층간절연막의 두께를 보다 균일하게 하여 리페어 불량을 개선할 수 있는 반도체 소자의 퓨즈 형성방법을 제공함에 제1목적이 있다.

또한, 본 발명은 층간절연막으로서 매립특성이 좋고 평탄도가 우수하며 기생 캐패시턴스가 적은 저유전 산화막을 적용하는 경우에 있어서 층간절연막을 통한 수분의 어택을 방지할 수 있는 반도체 소자의 퓨즈 형성방법을 제공함에 제2목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 퓨즈 형성방법은, 산화막 재질의 절연막이 형성된 반도체 기판의 퓨즈영역 상에 식각정지용 질화막을 형성하는 단계; 상기 식각정지용 질화막 상에 퓨즈라인을 형성하는 단계; 상기 퓨즈라인을 덮도록 식각정지용 질화막 상에 제1층간절연막으로서 제1산화막을 형성하는 단계; 상기 제1산화막 상에 제2층간절연막으로서 제2산화막을 형성하는 단계; 상기 제2산화막 상에 제1보호막으로서 제3산화막과 제2보호막을 차례로 형성하는 단계; 상기 식각정지용 질화막이 노출될 때까지 제2보호막, 제3산화막, 제2산화막 및 제1산화막을 식각하여 퓨즈라인을 노출시키는 트렌치를 형성하는 단계; 및 상기 퓨즈라인을 덮도록 트렌치 표면 및 제2보호막 상에 일정한 두께의 캡핑절연막을 형성하는 단계;를 포함한다.

여기서, 상기 식각정지용 질화막은 PECVD 공정으로 400∼430℃의 온도 범위에서 300∼1000Å의 두께로 형성한다.

상기 제2산화막 또는 제3산화막은 저유전 산화막으로 형성할 수 있다.

상기 저유전 산화막은 SiOC 계열의 산화막으로 형성한다.

상기 제2보호막, 제3산화막, 제2산화막 및 제1산화막의 식각은 CF와 Ar의 혼합가스를 사용하여 수행한다.

상기 캡핑절연막은 산화막 또는 질화막으로 형성한다.

상기 산화막 또는 질화막은 SiH4 계열의 소오스가스를 사용해서 형성한다.

상기 캡핑절연막은 500∼800Å의 두께로 형성한다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 4a 내지 도 4c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.

도 4a를 참조하면, 산화막 재질의 절연막(DL)이 형성된 반도체 기판(SUB)의 퓨즈영역 상에 식각정지용 질화막(NL)을 형성한다. 여기서, 상기 식각정지용 질화막(NL)은 PECVD(Plasma Enhanced Chemical Vaporization Deposition) 공정으로 400∼430℃의 온도 범위에서 300∼1000Å의 두께로 형성하고, 이러한 조건으로 형성된 식각정지용 질화막(NL)은 인장응력(tensile stress)을 갖는다.

그런 다음, 상기 식각정지용 질화막(NL) 상에 퓨즈라인(FL)을 형성하고, 상기 퓨즈라인(FL)을 덮도록 식각정지용 질화막(NL) 상에 제1층간절연막으로서 제1산화막(ILD1)을 형성한다. 다음으로, 상기 제1산화막(ILD1) 상에 제2층간절연막으로 서 SiOC 계열의 저유전 산화막인 제2산화막(ILD2)을 형성하고, 상기 제2산화막(ILD2) 상에 제1보호막으로서 제3산화막(PS1)과 질화막 재질의 제2보호막(PS2)을 차례로 형성한다.

도시하지는 않았지만, 셀영역 및 주변회로영역에서는 상기 제1산화막(ILD1) 상에 제1금속배선이 형성되고, 상기 제2산화막(ILD2) 상에 제2금속배선이 형성된다.

도 4b를 참조하면, 상기 식각정지용 질화막(NL)이 노출될 때까지 제2보호막(PS2), 제3산화막(PS1), 제2산화막(ILD2) 및 제1산화막(ILD1)을 식각하여 퓨즈라인(FL)을 노출시키는 제1트렌치(T1)를 형성한다. 본 발명은 산화막 재질의 절연막(DL)이 형성된 퓨즈영역 상에 식각정지용 질화막(NL)을 형성하여 줌으로써, 상기 식각정지용 질화막(NL)을 식각정지막으로 사용해서 그 아래의 절연막(DL)의 손상 없이 상기 퓨즈라인(FL)을 노출시키도록 제2보호막(PS2), 제3산화막(PS1), 제2산화막(ILD2) 및 제1산화막(ILD1)을 식각할 수 있다.

이때, 상기 제2보호막(PS2), 제3산화막(PS1), 제2산화막(ILD2) 및 제1산화막(ILD1)의 식각은 CF와 Ar의 혼합가스를 사용하여 수행하되, 식각 초기에는 질화막 재질의 제2보호막(PS2)이 식각되도록 식각 조건을 맞춰주고, 상기 제2보호막(PS2)의 식각된 후에는 산화막 식각을 위한 조건으로 식각 조건을 변경해줌으로써, 노출되는 퓨즈라인(FL)이나 식각정지용 질화막(NL)은 식각 어택(attack)을 받지 않도록 한다.

도 4c를 참조하면, 상기 퓨즈라인(FL)을 덮도록 제1트렌치 표면 및 제2보호 막(PS2) 상에 일정한 두께의 캡핑절연막(CL)을 형성하여, 퓨즈라인(FL) 상에 일정한 두께의 캡핑절연막(CL)이 형성된 리페어용 제2트렌치(T2)를 형성한다. 여기서, 상기 캡핑절연막(CL)은 SiH4 계열의 소오스 가스를 사용해서 산화막 또는 질화막 재질로 형성할 수 있으며, 500∼800Å의 두께로 압축응력(compressive stress)을 갖도록 형성한다.

이와 같이, 본 발명은 퓨즈라인(FL) 하부에 식각정지용 질화막(NL)을 형성하고, 리페어 식각시 상기 질화막(NL)을 식각정지막으로 이용해서 퓨즈라인(FL)을 노출시킨 후, 노출된 퓨즈라인(FL) 상에 일정한 두께의 캡핑절연막(CL)을 형성함으로써, 퓨즈라인(FL) 상에 잔류되는 층간절연막의 두께 불균일에 따른 리페어 불량을 억제하여 소자의 제조 수율을 개선할 수 있다.

특히, 본 발명은 금속 배선간 층간절연막(Inter-Metal Dielectric : IMD) 및 제1보호막(passivation) 물질로서 저유전 산화막을 적용하는 경우, 상기 저유전 산화막의 식각 불균일성으로 인한 잔류 층간절연막의 표면 거칠기 악화에 따른 리페어 불량을 방지할 수 있다.

아울러, 본 발명은 상기 캡핑절연막(CL)이 제2보호막(PS) 상에 형성될 뿐만 아니라 제1트렌치(T1) 측벽에도 형성되기 때문에, 저유전 산화막의 공기 중에 노출되지 않도록 하여 저유전 산화막의 수분 흡착 문제를 방지할 수 있다.

그러므로, 본 발명은 매립특성이 우수하고 평탄도가 좋을 뿐만 아니라 인접 금속배선간 커플링 캐패시턴스(coupling capacitance)를 줄일 수 있는 저유전 산화막을 표면 거칠기 악화에 따른 리페어 불량 및 수분침투에 대한 문제점 없이 층간 절연막 및 제1보호막으로서 용이하게 적용할 수 있다. 이에 따라, 본 발명은 저유전 산화막에 의한 공정의 용이성 및 동작 속도 개선 효과를 얻을 수 있고, 아울러, 수분에 대한 저항성을 향상시켜 소자의 신뢰성을 개선할 수 있다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

이상에서와 같이, 본 발명은 퓨즈라인 하부에 식각정지용 질화막을 형성하고, 리페어 식각시 상기 질화막을 식각정지막으로 이용해서 퓨즈라인을 노출시킨 후, 노출된 퓨즈라인 상에 일정한 두께의 캡핑절연막을 형성함으로써, 퓨즈라인 상에 잔류되는 층간절연막의 두께 불균일에 따른 리페어 불량을 방지하여 소자의 제조 수율을 개선할 수 있다.

특히, 본 발명은 금속 배선간 층간절연막(Inter-Metal Dielectric : IMD) 및 제1보호막(passivation) 물질로서 저유전 산화막을 적용하는 경우, 상기 저유전 산화막의 식각 불균일성으로 인한 잔류 층간절연막의 표면 거칠기 악화에 따른 리페어 불량을 방지할 수 있고, 아울러, 저유전 산화막의 공기 중에 노출되지 않도록 하여 저유전 산화막의 수분 흡착에 따른 문제를 방지할 수 있다.

그러므로, 본 발명은 매립특성이 우수하고 평탄도가 좋을 뿐만 아니라 인접 금속배선간 커플링 캐패시턴스(coupling capacitance)를 줄일 수 있는 저유전 산화 막을 표면 거칠기 악화에 따른 리페어 불량 및 수분침투에 대한 문제점 없이 층간절연막 및 제1보호막으로서 용이하게 적용할 수 있다. 이에 따라, 본 발명은 저유전 산화막에 의한 공정의 용이성 및 동작 속도 개선 효과를 얻을 수 있고, 아울러, 수분에 대한 저항성을 향상시켜 소자의 신뢰성을 개선할 수 있다.

Claims

산화막 재질의 절연막이 형성된 반도체 기판의 퓨즈영역 상에 식각정지용 질화막을 형성하는 단계;

상기 식각정지용 질화막 상에 퓨즈라인을 형성하는 단계;

상기 퓨즈라인을 덮도록 식각정지용 질화막 상에 제1층간절연막으로서 제1산화막을 형성하는 단계;

상기 제1산화막 상에 제2층간절연막으로서 제2산화막을 형성하는 단계;

상기 제2산화막 상에 제1보호막으로서 제3산화막과 제2보호막을 차례로 형성하는 단계;

상기 식각정지용 질화막이 노출될 때까지 제2보호막, 제3산화막, 제2산화막 및 제1산화막을 식각하여 퓨즈라인을 노출시키는 트렌치를 형성하는 단계; 및

상기 퓨즈라인을 덮도록 트렌치 표면 및 제2보호막 상에 일정한 두께의 캡핑절연막을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.
제 1 항에 있어서, 상기 식각정지용 질화막은 PECVD 공정으로 400∼430℃의 온도 범위에서 300∼1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.
제 1 항에 있어서, 상기 제2산화막은 저유전 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.
제 1 항에 있어서, 상기 제3산화막은 저유전 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.
제 3 항 또는 제 4 항에 있어서, 상기 저유전 산화막은 SiOC 계열의 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.
제 1 항에 있어서, 상기 제2보호막, 제3산화막, 제2산화막 및 제1산화막의 식각은 CF와 Ar의 혼합가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.
제 1 항에 있어서, 상기 캡핑절연막은 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.
제 7 항에 있어서, 상기 산화막 또는 질화막은 SiH4 계열의 소오스가스를 사용해서 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.
제 1 항에 있어서, 상기 캡핑절연막은 500∼800Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.