KR100808585B1

KR100808585B1 - 반도체 소자의 제조방법

Info

Publication number: KR100808585B1
Application number: KR1020050106419A
Authority: KR
Inventors: 구자춘
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-11-08
Filing date: 2005-11-08
Publication date: 2008-02-29
Also published as: KR20070049339A

Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 셀영역과 퓨즈영역 및 패드영역으로 구획되고, 층간절연막과 금속배선이 형성되며, 상기 금속배선을 덮도록 결과물 상에 제1 및 제2보호막이 차례로 형성된 반도체 기판을 제공하는 단계; 상기 퓨즈영역에 형성된 제1 및 제2보호막과 층간절연막을 식각하여 리페어용 제1트렌치를 형성함과 동시에 상기 패드영역에 형성된 제1 및 제2보호막을 식각하여 금속배선을 노출시키는 제2트렌치를 형성하는 단계; 및 상기 제1 및 제2트렌치의 측벽 상에 불활성가스를 플로우시키면서 수행하는PECVD 공정 또는 불활성가스를 플로우시키면서 수행하는 플라즈마 처리를 통해 질화물계 수분침투 방지막을 형성하는 단계;를 포함한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1c는 본 발명의 제1실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.

도 2는 본 발명의 제2실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.

도 3는 본 발명의 제3실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.

<도면의 주요부분에 대한 부호의 설명>

F : 퓨즈영역 P : 패드영역

SUB : 반도체 기판 FL : 퓨즈라인

MC1 : 제1콘택플러그 MC2 : 제2콘택플러그

M1 : 제1금속배선 M2 : 제2금속배선

ILD : 제1층간절연막 IMD : 제2층간절연막

C : 캡핑막 GR : 칩 가드링

PS1 : 제1보호막 PS2 : 제2보호막

PIX : 픽스막 T1 : 제1트렌치

T2 : 제2트렌치 NB, NB' : 질화물계 수분침투 방지막

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는, 퓨즈영역의 리페어용 트렌치를 형성하기 위한 식각시 노출되는 보호막(passivation layer)의 측벽을 통한 수분의 침투를 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.

최근, 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이에 따라, 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.

반도체 장치는 주로 실리콘 재질의 기판 상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀들을 형성하는 패브리케이션(fabrication : FAB) 공정과, 상기 셀들이 형성된 기판을 칩(chip) 단위로 패키징(packaging)하는 어셈블리(assembly) 공정을 포함한다. 그리고, 상기 패브리케이션 공정과 어셈블리 공정 사이에는 상기 기판 상에 형성하는 셀들의 전기적 특성을 검사하기 위한 공정(electrical die sorting : EDS)을 수행한다.

상기 검사 공정은 기판 상에 형성한 셀들이 전기적으로 양호한 상태 또는 불량한 상태를 갖는 가를 판별하는 공정이다. 이는, 상기 검사 공정을 통하여 불량한 상태를 갖는 셀들을 상기 어셈블리 공정을 수행하기 이전에 제거함으로서, 상기 어 셈블리 공정에서 소모되는 노력 및 비용을 절감하기 위함이다. 그리고, 상기 불량한 상태를 갖는 셀들을 조기에 발견하고, 이를 리페어(repair) 공정을 통하여 재생하기 위함이다.

여기서, 상기 리페어 공정에 대해 좀더 자세히 설명하면 다음과 같다.

반도체 소자 제조 공정 중 결함이 발생할 경우 소자의 수율을 향상시킬 목적으로 소자 설계시 결함있는 소자 또는 회로를 대체하기 위하여 여분(redundancy)의 회로를 부가하며, 이러한 여분의 회로를 집적회로에 접속시키기 위해 퓨즈라인을 함께 설계하고 있는데, 상기 리페어 공정은 검사공정을 통해 불량으로 판명된 셀을 상기 퓨즈라인과 레이저(laser) 빔을 사용하여 칩 내에 내장된 여분의 회로와 연결시켜 재생시키는 공정이다.

일반적으로, 상기 리페어 공정을 위한 반도체 소자의 제조는 다음과 같은 방식으로 진행된다.

먼저, 셀영역과 퓨즈영역 및 패드영역으로 구획된 칩을 가지면서 퓨즈라인과 층간절연막 및 금속배선을 포함한 소정의 하부구조물이 형성된 반도체 기판을 마련한 후, 상기 기판 결과물 상에 상기 금속배선을 덮도록 제1 및 제2보호막(passivation layer)을 형성한다.

그런 다음, 상기 퓨즈라인들이 레이져에 의해 반응할 수 있도록 상기 퓨즈영역 상에 형성된 보호막과 층간절연막의 일부 두께를 식각하여 리페어용 제1트렌치를 형성함과 아울러 패드영역 상에 형성된 제1 및 제2보호막을 식각하여 금속배선을 노출시키는 제2트렌치를 형성한다. 상기 제1 및 제2트렌치 형성을 위한 식각 공 정을 리페어 식각 공정이라 칭하는데, 여기서, 상기 패드영역의 노출된 금속배선은 이후 패키지 공정에서 와이어(wire)가 본딩(bonding)될 부분이다.

다음으로, 상기 결과물 전면 상에 제1 및 제2트렌치를 매립하도록 칩 보호용 픽스막(PIX layer)을 형성하고, 상기 픽스막을 열공정을 통해 치밀화한 후, 제1 및 제2트렌치 상에 형성된 픽스막을 제거한다. 여기서, 상기 픽스막은 카본(carbon)을 포함한 막으로서 이후 패키지 공정시 공정 환경으로 부터 칩을 보호하는 역할을 한다.

이후, 도시하지는 않았으나, 공지된 검사 공정 및 리페어 공정을 차례로 수행한다.

그런데, 전술한 종래 기술에서는 금속배선 간의 층간절연막(IMD : Inter-Metal Dielectric) 물질과 제1보호막 물질로서, 매립(Gap-fill)특성이 좋고 평탄도가 우수하여 CMP(Chemical Mechanical Polishing)를 수행할 필요가 없으며 기생 캐패시턴스가 적어 커플링 효과(coupling effect)를 감소시킬 수 있는 SOD(Spin-On Dielectric)막을 사용하고 있는데, 이러한 SOD막은 수분이 쉽게 침투하여 균열(crack)과 오작동 등의 문제를 유발할 수 있다.

상기 SOD막의 종류로는 HSQ(Hydrogen Silesquioxane) 계열의 T-12(TOK사 제품)와 FOx(Dow Corning사 제품), 그리고 저유전막(Low-k ; k≤3.0) 계열의 SiLK(Dow Chemical사 제품), HOSP(Honeywell사 제품), SX650(Silecs사 제품), SX950C(Silecs사 제품) 및 Low-K FF(Trikon사 제품) 등이 있다. 이러한 HSQ 계열 또는 저유전막(Low-k) 계열의 SOD막은 흡습력이 강하기 때문에, 일반적으로 SOD막을 형성한 후에는 대기중의 수분이 침투되지 않도록 하기 위해 SOD막 상에 산화막 재질의 캡핑막(capping layer)을 형성한다. 한편, 리페어 식각시 노출되는 층간절연막 측벽 부분으로부터 수분이 흡수되는 것을 방지하기 위해서도 금속배선 형성시 퓨즈 형성 영역 주위에 금속 재질의 칩 가드링(chip guard ring)을 형성하고 있다. 그러나, 상기 칩 가드링은 공정 특성상 최상부 금속배선(도 1b에서 M2) 아래 부분까지만 형성되므로, 이에 제1보호막의 노출된 측벽 부분은 수분의 어택(attack)으로 부터 보호 받지 못한다.

그러므로, 상기 제1보호막을 종래의 HDP(High density Plasma)막이 아닌 SOD막으로 형성하는 경우, 제1보호막의 노출된 측벽으로부터 수분이 소자 내부로 쉽게 침투하여 트랜지스터의 신뢰성이 저하되고, 심한 경우, 제1보호막의 수분 흡수로 인한 부피 팽창에 따른 균열이 유발되어 상기 균열 부분을 통해 다량의 수분이 칩 내부로 들어와 소자가 더 이상 동작하지 못하게 되는 치명적인 문제가 발생된다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 제1보호막(passivation layer)로서 매립특성이 좋고 평탄도가 우수하며 기생 캐패시턴스가 적은 SOD막을 적용함에 있어서 퓨즈 영역의 리페어용 트렌치를 형성하기 위한 식각시 노출되는 제1보호막 측벽을 통한 수분의 침투를 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 셀영역과 퓨즈영역 및 패드영역으로 구획되고, 층간절연막과 금속배선이 형성되며, 상기 금속배선을 덮도록 결과물 상에 제1 및 제2보호막이 차례로 형성된 반도체 기판을 제공하는 단계; 상기 퓨즈영역에 형성된 제1 및 제2보호막과 층간절연막을 식각하여 리페어용 제1트렌치를 형성함과 동시에 상기 패드영역에 형성된 제1 및 제2보호막을 식각하여 금속배선을 노출시키는 제2트렌치를 형성하는 단계; 및 상기 제1 및 제2트렌치의 측벽 상에 불활성가스를 플로우시키면서 수행하는PECVD 공정 또는 불활성가스를 플로우시키면서 수행하는 플라즈마 처리를 통해 질화물계 수분침투 방지막을 형성하는 단계;를 포함한다.

여기서, 상기 PECVD 공정을 통해 형성된 질화물계 수분침투 방지막은 질화막 또는 질산화막이다.
상기 PECVD 공정을 통해 형성된 질화물계 수분침투 방지막은 50∼5000Å의 두께를 갖는다.
상기 플라즈마 처리를 통해 형성된 질화물계 수분침투 방지막은 PECVD 장비를 이용해서 NH3 플라즈마 또는 NH3+N2 플라즈마 처리를 통해 형성한다.
상기 플라즈마 처리를 통해 형성된 질화물계 수분침투 방지막은 50∼100Å의 두께를 갖는다.
상기 플라즈마 처리는 1∼50Torr의 압력으로 수행한다.
상기 PECVD 공정 및 플라즈마 처리는 1000∼10000sccm의 불활성가스를 플로우시키면서 수행한다.

삭제

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.

도 1a를 참조하면, 셀영역(미도시)과 퓨즈영역(F) 및 패드영역(P)으로 구획되고, 제1층간절연막(ILD), 제2층간절연막(IMD), 퓨즈라인(FL), 제1콘택플러그(MC1), 제2콘택플러그(MC2), 제1금속배선(M1), 제2금속배선(M2), 캡핑막(C) 및 칩 가드링(GR)이 형성된 반도체 기판(SUB)을 마련한다.

그런 다음, 상기 제2금속배선(M2)을 덮도록 결과물 전면 상에 제1보호막(PS1)과 제2보호막(PS2)을 차례로 형성한다. 여기서, 상기 제1보호막(PS1)은 제2금속배선(M2) 사이의 공간을 매립하도록 형성하는데, 후속 질화막 재질의 제2보호막(PS2)으로 인한 스트레스를 완충시켜주는 버퍼막(buffer layer) 역할을 한다.

한편, 상기 제2층간절연막(IMD)과 제1보호막(PS1)은 HSQ(Hydrogen Silesquioxane) 계열의 T-12(TOK사 제품)와 FOx(Dow Corning사 제품), 그리고 저유전막(Low-k ; k≤3.0) 계열의 SiLK(Dow Chemical사 제품), HOSP(Honeywell사 제품), SX650(Silecs사 제품), SX950C(Silecs사 제품) 및 Low-K FF(Trikon사 제품) 등 다양한 저유전 SOD막으로 형성할 수 있으며, 필요에 따라서는, 저유전 플로우-필(Flow-fill : Trikon사 제품)과 같은 CVD 공정을 통한 저유전막으로 형성할 수도 있다.

다음으로, 상기 제2보호막(PS2) 상에 리페어 식각을 위한 감광막 재질의 마스크패턴(미도시)을 형성하고, 상기 마스크패턴을 식각장벽으로 이용해서 퓨즈영역(F) 상에 형성된 제2 및 제1보호막(PS2, PS1)과 제2층간절연막(IMD) 및 일부 두께 의 제1층간절연막(ILD)을 순차로 식각하여 리페어용 제1트렌치(T1)를 형성함과 아울러 패드영역(P) 상에 형성된 제2 및 제1보호막(PS2, PS1)을 식각하여 와이어 본딩을 위한 제2금속배선(M2)을 노출시키는 제2트렌치(T2)를 형성한다. 그리고나서, 마스크패턴을 제거한다.

도 1b를 참조하면, 상기 제1 및 제2트렌치(T1, T2)를 포함한 결과물 전면 상에 PECVD(Plasma Enhanced Chemical Vaporization Deposition) 공정에 따른 질화막(Si3N4) 또는 질산화막(SiON)을 50∼5000Å의 두께로 형성한 후, 상기 질화막(Si3N4) 또는 질산화막(SiON)을 이방성 식각하여 제1 및 제2트렌치(T1, T2) 측벽에 질화물계 수분침투 방지막(NB)을 형성한다. 여기서, 상기 PECVD 공정은 플라즈마의 균일도가 향상되도록 N2, H2 또는 Ar과 같은 불활성기체를 1000∼10000sccm 플로우시키면서 수행한다.

도 1c를 참조하면, 상기 제1 및 제2트렌치(T1, T2)를 매립하도록 결과물 전면 상에 패키지 공정 환경으로부터 칩을 보호할 목적으로 카본(carbon)과 같은 유기물을 함유한 픽스막(PIX)을 형성하고, 열처리를 통해 그 막질을 치밀화한 후, 상기 퓨즈영역(F) 및 패드영역(P)의 제1트렌치(T1) 및 제2트렌치(T2) 상에 형성된 픽스막을 제거한다.

이후, 도시하지는 않았으나, 종래와 동일한 방식으로 공지된 검사 공정 및 리페어 공정을 차례로 수행한다.

한편, 도 2는 상기 본 발명의 제1실시예를 다소 변경한 본 발명의 제2실시예를 설명하기 위한 단면도로서, 이 경우, PECVD 공정에 따른 질화막(Si3N4) 또는 질 산화막(SiON)을 결과물 전면 상에 형성하고, 계속해서, 픽스막(PIX)을 형성한 다음, 제1트렌치(T) 및 제2트렌치(T2) 상에 형성된 픽스막(PIX)을 제거하는 단계에서, 제1트렌치(T) 및 제2트렌치(T2) 상에 형성된 픽스막(PIX)과 그 아래의 질화막 또는 질산화막, 즉, 제1트렌치(T) 및 제2트렌치(T2) 바닥면 상에 형성된 질화막 또는 질산화막을 제거한다. 이때, 상기 제2보호막(PS2) 상에 형성된 질화막 또는 질산화막은 잔류한다.

또한, 도 3는 본 발명의 제3실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.

도 3를 참조하면, 앞서 설명한 본 발명의 제1 및 제2실시예에서는 질화물계 수분침투 방지막(NB)을 PECVD 공정으로 증착하여 형성하였지만, 제3실시예에서는 질화물계 수분침투 방지막을 증착하여 형성하지 아니하고 제1 및 제2트렌치(T1, T2) 측벽을 플라즈마 처리로 질화시켜 질화처리된 막(NB')부분을 수분침투 방지막으로 이용한다. 상기 플라즈마 처리시 제1 및 제2트렌치(T1, T2) 측벽 뿐만 아니라, 바닥면(bottom)도 그 일부 두께가 질화처리되는데, 바닥부에 질화처리된 막부분을 이방성 식각으로 제거함으로써, 이후 퓨즈라인(FL)으로의 레이져(laser) 주입공정을 가능하도록 만들고 제1 및 제2트렌치(T1, T2) 측벽 상에만 질화처리된 막(NB')이 잔류되도록 한다. 그런 다음, 앞서 설명한 제1 및 제2실시예와 동일한 방식으로 픽스막(PIX) 증착 및 그의 식각 공정을 수행한다.

여기서, 상기 플라즈마 처리는 PECVD 장비 및 NH3 플라즈마 또는 NH3+N2 플라즈마를 이용하며, 상기 플라즈마 처리를 통해 형성되는 질화처리된 막(NB')의 두 께는 50∼100Å이 되도록 한다.

또한, 상기 플라즈마 처리시 제1 및 제2트렌치(T1, T2) 내부가 등방적으로 균일하게 플라즈마 처리되도록 공정 압력을 1∼50Torr으로 제어하고, 아울러, 제1 및 제2실시예에서와 마찬가지로 N2, H2 또는 Ar과 같은 불활성기체를 1000∼10000sccm 플로우시킨다.

이와 같이, 본 발명은 금속 배선간 층간절연막(Inter-Metal Dielectric) 및 제1보호막(passivation) 물질로서 저유전 SOD 또는 저유전 플로우-필(Flow-fill) 박막을 채용하는 경우, 리페어 식각으로 노출되는 제1보호막 및 층간절연막의 측면을 통한 수분의 침투를 방지하기 위해, 상기 측벽 상에 질화물계 수분침투 방지막을 형성하였다.

그러므로, 본 발명은 매립특성이 우수하고 평탄도가 좋을 뿐만 아니라 인접 배선간 커플링 캐패시턴스(coupling capacitance)를 줄일 수 있는 저유전 SOD 또는 플로우-필(Flow-fill)막을 수분침투에 대한 문제점 없이 층간절연막 및 제1보호막으로서 용이하게 적용할 수 있다. 이에 따라, 본 발명은 저유전막에 의한 공정의 용이성 및 동작 속도 개선 효과를 얻을 수 있고, 아울러, 수분에 대한 저항성을 향상시켜 소자의 신뢰성을 크게 개선할 수 있다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

이상에서와 같이, 본 발명은 금속 배선간 층간절연막(Inter-Metal Dielectric) 및 보호막(passivation) 물질로서 저유전 SOD 또는 저유전 플로우-필(Flow-fill)막을 채용하는 경우, 리페어 식각으로 노출되는 상기 보호막 및 층간절연막의 측면을 통한 수분의 침투를 방지하기 위해, 상기 측벽 상에 질화물계 수분침투 방지막을 형성한다.

그러므로, 본 발명은 매립특성이 우수하고 평탄도가 좋을 뿐만 아니라 인접 배선간 커플링 캐패시턴스(coupling capacitance)를 줄일 수 있는 저유전 SOD 또는 플로우-필(Flow-fill)막을 수분침투에 대한 문제점 없이 층간절연막 및 보호막으로서 용이하게 적용할 수 있다. 이에 따라, 본 발명은 저유전 SOD 또는 저유전 플로우-필(Flow-fill)막에 의한 공정의 용이성 및 동작 속도 개선 효과를 얻을 수 있고, 아울러, 수분에 대한 저항성을 향상시켜 소자의 신뢰성을 크게 개선할 수 있다.

Claims

셀영역과 퓨즈영역 및 패드영역으로 구획되고, 층간절연막과 금속배선이 형성되며, 상기 금속배선을 덮도록 결과물 상에 제1 및 제2보호막이 차례로 형성된 반도체 기판을 제공하는 단계;

상기 퓨즈영역에 형성된 제1 및 제2보호막과 층간절연막을 식각하여 리페어용 제1트렌치를 형성함과 동시에 상기 패드영역에 형성된 제1 및 제2보호막을 식각하여 금속배선을 노출시키는 제2트렌치를 형성하는 단계; 및

상기 제1 및 제2트렌치의 측벽 상에 불활성가스를 플로우시키면서 수행하는PECVD 공정 또는 불활성가스를 플로우시키면서 수행하는 플라즈마 처리를 통해 질화물계 수분침투 방지막을 형성하는 단계;

를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
삭제
제 1 항에 있어서,

상기 PECVD 공정을 통해 형성된 질화물계 수분침투 방지막은 질화막 또는 질산화막인 것을 특징으로 하는 반도체 소자의 제조방법.
제 1 항에 있어서,

상기 PECVD 공정을 통해 형성된 질화물계 수분침투 방지막은 50∼5000Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
제 1 항에 있어서,

상기 플라즈마 처리를 통해 형성된 질화물계 수분침투 방지막은 PECVD 장비를 이용해서 NH3 플라즈마 또는 NH3+N2 플라즈마 처리를 통해 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
제 1 항에 있어서,

상기 플라즈마 처리를 통해 형성된 질화물계 수분침투 방지막은 50∼100Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
제 1 항에 있어서,

상기 플라즈마 처리는 1∼50Torr의 압력으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
제 1 항에 있어서,

상기 PECVD 공정 및 플라즈마 처리는 1000∼10000sccm의 불활성가스를 플로우시키면서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.