KR100307969B1 - 에어갭을 갖는 반도체 소자의 다층 보호막 형성 방법 - Google Patents

에어갭을 갖는 반도체 소자의 다층 보호막 형성 방법 Download PDF

Info

Publication number
KR100307969B1
KR100307969B1 KR1019990032425A KR19990032425A KR100307969B1 KR 100307969 B1 KR100307969 B1 KR 100307969B1 KR 1019990032425 A KR1019990032425 A KR 1019990032425A KR 19990032425 A KR19990032425 A KR 19990032425A KR 100307969 B1 KR100307969 B1 KR 100307969B1
Authority
KR
South Korea
Prior art keywords
protective film
semiconductor device
gap
forming
passivation layer
Prior art date
Application number
KR1019990032425A
Other languages
English (en)
Other versions
KR20010017091A (ko
Inventor
김중헌
박상종
박광진
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019990032425A priority Critical patent/KR100307969B1/ko
Publication of KR20010017091A publication Critical patent/KR20010017091A/ko
Application granted granted Critical
Publication of KR100307969B1 publication Critical patent/KR100307969B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Formation Of Insulating Films (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 에어갭을 갖는 반도체 소자의 다층 보호막 형성 방법에 관한 것으로서, 특히 그 방법은 반도체 기판 상부에 반도체 소자 및 다층의 금속 배선으로 이루어진 구조물을 형성하고, 상기 구조물 상부에 갭필 특성이 없도록 절연 물질을 증착하여 최종 금속 배선 사이에 에어갭을 갖는 제 1보호막을 형성한 후에 동일 반응 챔버에서 제 1보호막 상부에 실리콘산화질화막 내지 실리콘질화막 중에서 어느 한 막을 증착하여 제 2보호막을 형성한다. 이에 따라, 본 발명은 다층 배선을 갖는 반도체소자의 보호막 형성시 1차로 고밀도 플라즈마 장비에서 스퍼터 식각 없이 증착만 이루어지게 갭필 특성이 없는 절연 물질을 증착한 후에 그 위에 2차로 고밀도 플라즈마 장비를 이용하여 갭필 특성이 있는 절연 물질을 증착함으로써 배선 사이의 좁은 간격을 매립하는 하부 보호막 내에 에어갭을 형성하여 배선 사이의 커패시턴스를 줄이고 배선 저항 특성을 높인다.

Description

에어갭을 갖는 반도체 소자의 다층 보호막 형성 방법{Method of forming multi-layered passivation of semiconductor device provided with air-gap}
본 발명은 반도체 소자의 보호막 형성 방법에 관한 것으로서, 특히 반도체 소자의 고집적화에 따른 좁은 간격의 배선사이의 기생 커패시턴스를 줄일 수 있는 에어갭을 갖는 반도체 소자의 다층 보호막 형성 방법에 관한 것이다.
일반적인 반도체 제조 공정은 일련의 반도체 소자 공정을 수행하여 반도체 소자를 구성하는 소자를 완성한 후, 조립공정에 들어가기 전에 반도체 소자를 보호하기 위한 보호막 형성 공정을 수행하게 된다. 이러한 반도체 소자의 보호막은 습기, 광선, 충격, 압력 등으로부터 반도체 소자를 보호하여 소자의 특성을 유지시켜 주므로 반도체 제조 공정에 필수 불가결한 요소이다.
하지만, DRAM(Dynamic Random Access Memory)과 같은 반도체 소자의 제조 공정을 살펴보면 종래의 제조 공정에 따른 반도체 소자의 보호막은 다음과 같은 문제점을 가지게 된다.
도 1은 종래 기술에 의한 반도체 소자의 보호막 제조 공정을 설명하기 위한 수직 단면도로서, 이를 참조하면, 반도체 소자의 보호막 제조 공정은 반도체기판(10)에 반도체소자 공정을 거치고, 그 위에 층간 절연막(도시하지 않음)을 형성한 후에 그 위에 금속 배선 공정을 거쳐 다층의 금속 배선(20)을 완성한다.
그 다음, 반도체 소자의 보호막을 형성하기 위하여 기판 전면에 SiO2, Si3N4,SiONx, USG(Undoped Silicate Glass)등의 저유전 물질을 플라즈마 인헨스드 화학기상증착법(plasma enhanced chemical vapor deposition)으로 증착하여 다층의 보호막(30)을 형성한다.
하지만, 보호막(30) 형성시 저유전 상수의 물질을 사용할 경우 막내에 통기구멍(porous)이 존재하게 되어 대기 중에 반도체소자를 두거나 후속 공정 진행시 수분 흡수로 인한 열화 가능성이 크고 인장 응력을 가져와 크랙 발생이 일어나게 된다.
이에 따라, 다층의 보호막(30)의 경우에는 유전 상수 4.0이상의 USG를 이용하여 금속 배선 사이의 좁은 공간을 매립하여 하부 보호막(32)을 형성하고, 그 위에 수분이나 이동성 이온의 장벽 역할을 하는 실리콘질화막(Si3N4) 또는 실리콘산화질화막(SiOxNy)을 증착하여 상부 보호막(34)을 형성한다.
그러나, 반도체 소자의 고집적화에 따라 셀의 크기와 금속 배선의 피치(pitch)가 축소될 경우 보호막으로 매립하는 금속 배선 사이의 커패시턴스가 커져서 소자의 배선 저항이 높아지는 단점이 있었다.
또한, 플라즈마 인헨스드 화학기상증착법으로 상부 보호막(34)을 증착할 때 하부 구조물 사이를 충분히 매립하지 않았을 경우 후속 패드 마스크(pad mask), 식각 공정시 좁은 공간에 남을 수 있는 광감막에 의해 제조 공정의 수율이 저하되는 문제점이 있었다.
본 발명의 목적은 다층 배선을 갖는 반도체소자의 보호막 형성시 1차로 고밀도 플라즈마 장비에서 스퍼터 식각 없이 증착만 이루어지게 갭필 특성이 없는 절연 물질을 증착한 후에 그 위에 2차로 고밀도 플라즈마 장비를 이용하여 갭필 특성이 있는 절연 물질을 증착함으로써 배선 사이의 좁은 간격을 매립하는 하부 보호막 내에 에어갭을 형성하여 배선 사이의 커패시턴스를 줄일 수 있는 에어갭을 갖는 반도체 소자의 다층 보호막 형성 방법을 제공하는데 있다.
도 1은 종래 기술에 의한 반도체 소자의 보호막 제조 공정을 설명하기 위한 수직 단면도이며,
도 2a 및 도 2b는 본 발명에 따른 에어갭을 갖는 반도체 소자의 다층 보호막 형성 방법을 설명하기 위한 수직 단면도들이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 하부 구조물
110 : 최종 금속 배선
122 : 제 1보호막
124 : 에어갭
126 : 제 2보호막
A : 좁은 배선 폭 영역
B : 넓은 배선 폭 영역
상기 목적을 달성하기 위하여 본 발명에 따른 에어갭을 갖는 반도체 소자의 다층 보호막 형성 방법은 반도체 소자의 보호막을 형성함에 있어서, 반도체 기판 상부에 반도체 소자 및 다층의 금속 배선으로 이루어진 구조물을 형성하는 단계와, 상기 구조물 상부에 갭필 특성이 없도록 절연 물질을 증착하여 최종 금속 배선 사이에 에어갭을 갖는 제 1보호막을 형성하는 단계와, 동일 반응 챔버에서 제 1보호막 상부에 실리콘산화질화막 내지 실리콘질화막 중에서 어느 한 막을 증착하여 제 2보호막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하도록 한다.
도 2a 및 도 2b는 본 발명에 따른 에어갭을 갖는 반도체 소자의 다층 보호막형성 방법을 설명하기 위한 수직 단면도들로서, 이를 참조하면 본 발명의 반도체 소자 형성 방법은 다음과 같다.
우선, 일련의 제조 공정으로 반도체기판(100)에 반도체소자 공정을 거치고, 그 위에 층간 절연막(도시하지 않음)을 형성한 후에 그 위에 금속 배선 공정을 거쳐 다층의 금속 배선(110)을 완성한다.
그리고, 도 2a에 나타난 바와 같이 다층의 금속 배선(110)이 형성된 구조물 상부에 갭필 특성이 없도록 절연 물질을 증착하되, 고밀도 플라즈마(high density plasma) 장비에서 스퍼터(sputter) 식각이 없이 증착만 이루어지도록 하여 최종 금속 배선(110) 사이에 에어갭(124)을 갖는 제 1보호막(122)을 형성한다. 여기서, 제 1보호막(122)의 증착 물질은 USG이고, 그 증착 공정은 SiH4및 O2가스만을 사용한다. 그러면, 금속 배선 사이에서 기생 커패시턴스 영향이 큰 배선 간격은 대개 0.7㎛이하이기 때문에 이 좁은 배선 폭 영역(A)에서의 제 1보호막(122)내에는 에어갭(124)이 형성된다.
이어서, 본 발명에 따른 보호막 제조 공정은 도 2b에 도시된 바와 같이, 동일 반응 챔버에서 제 1보호막(122) 상부에 실리콘산화질화막 내지 실리콘질화막 중에서 어느 한 막을 증착하여 제 2보호막(126)을 형성한다. 이때, 제 2보호막(126)의 증착 공정은 고밀도 플라즈마 장비에서 증착과 식각이 동시에 이루어지도록 진행한다.
그러면, 좁은 배선 폭 영역(A)에서는 제 1보호막(122)의 에어갭(124)이 그대로 유지된 상태에서 수분 및 이온이 침투하는 것을 방지하면서 넓은 배선 폭 영역(B)에서 좁은 공간의 매립 특성이 우수한 제 2보호막(126)이 형성되어 반도체소자의 다층의 보호막(120)이 완성된다.
따라서, 상기한 바와 같이 본 발명에 따른 보호막 형성 방법은 고밀도 플라즈마 장비를 이용하여 좁은 배선 사이의 하부 보호막 내에 에어갭을 형성하고, 이후 갭필 능력이 우수하게 상부 보호막을 형성함으로써 유전상수가 1인 에어갭으로 좁은 배선 사이의 기생 커패시턴스를 최대한 줄여서 반도체소자의 배선 저항 특성을 향상시킬 수 있다.
또한, 본 발명은 플라즈마 인헨스드 화학기상증착법을 이용한 증착 방법 대신에 고밀도 플라즈마 방식으로 보호막을 형성하기 때문에 에어갭이 형성된 보호막 상부에 갭필 특성이 우수한 상부 보호막을 형성하여 후속 패드 마스크, 식각 공정시 감광막의 잔여물을 미연에 방지하여 제조 공정의 수율이 높일 수 있는 이점이 있다.

Claims (4)

  1. 반도체 소자의 보호막을 형성함에 있어서,
    반도체 기판 상부에 반도체 소자 및 다층의 금속 배선으로 이루어진 구조물을 형성하는 단계;
    상기 구조물 상부에 갭필 특성이 없도록 절연 물질을 증착하여 상기 최종 금속 배선 사이에 에어갭을 갖는 제 1보호막을 형성하는 단계; 및
    동일 반응 챔버에서 상기 제 1보호막 상부에 실리콘산화질화막 내지 실리콘질화막 중에서 어느 한 막을 증착하여 제 2보호막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 에어갭을 갖는 반도체 소자의 다층 보호막 형성 방법.
  2. 제 1항에 있어서, 상기 제 1보호막의 물질은 언도프트 실리콘 글래스인 것을 특징으로 하는 에어갭을 갖는 반도체 소자의 다층 보호막 형성 방법.
  3. 제 1항에 있어서, 상기 제 1보호막의 증착 공정은 고밀도 플라즈마 장비에서 스퍼터 식각이 없이 증착만 이루어지도록 하는 것을 특징으로 하는 에어갭을 갖는 반도체 소자의 다층 보호막 형성 방법.
  4. 제 1항에 있어서, 상기 제 2보호막의 증착 공정은 고밀도 플라즈마 장비에서 증착과 식각이 동시에 이루어지도록 진행하는 것을 특징으로 하는 에어갭을 갖는반도체 소자의 다층 보호막 형성 방법.
KR1019990032425A 1999-08-07 1999-08-07 에어갭을 갖는 반도체 소자의 다층 보호막 형성 방법 KR100307969B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990032425A KR100307969B1 (ko) 1999-08-07 1999-08-07 에어갭을 갖는 반도체 소자의 다층 보호막 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990032425A KR100307969B1 (ko) 1999-08-07 1999-08-07 에어갭을 갖는 반도체 소자의 다층 보호막 형성 방법

Publications (2)

Publication Number Publication Date
KR20010017091A KR20010017091A (ko) 2001-03-05
KR100307969B1 true KR100307969B1 (ko) 2001-11-01

Family

ID=19606482

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990032425A KR100307969B1 (ko) 1999-08-07 1999-08-07 에어갭을 갖는 반도체 소자의 다층 보호막 형성 방법

Country Status (1)

Country Link
KR (1) KR100307969B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11309186B2 (en) * 2020-04-24 2022-04-19 Nanya Technology Corporation Semiconductor device with air gap in pattern-dense region and method for forming the same

Also Published As

Publication number Publication date
KR20010017091A (ko) 2001-03-05

Similar Documents

Publication Publication Date Title
KR100265256B1 (ko) 반도체 장치와 그의 제조방법
KR100567976B1 (ko) 퓨즈 구조에 단자 비아를 형성하는 방법 및 금속 퓨즈 구조
KR970072102A (ko) 반도체장치 및 그 제조방법
US6309958B1 (en) Semiconductor device and method of manufacturing the same
US6730973B2 (en) Semiconductor device
JP2003224187A (ja) 半導体素子のヒューズ及びその形成法
JPH10303295A (ja) 半導体装置の製造方法
US20070117387A1 (en) Semiconductor device and manufacturing method thereof
KR100271718B1 (ko) 반도체소자의 금속배선 형성방법
KR100307969B1 (ko) 에어갭을 갖는 반도체 소자의 다층 보호막 형성 방법
US7371678B2 (en) Semiconductor device with a metal line and method of forming the same
KR100861837B1 (ko) 반도체 소자의 금속배선 형성방법
KR20040061133A (ko) 반도체 소자 및 그 제조방법
KR100567021B1 (ko) 반도체 장치의 ｆｓｇ의 층간 절연막 형성방법
KR100808585B1 (ko) 반도체 소자의 제조방법
KR20050001098A (ko) 반도체 소자의 보호막 제조 방법
KR20000002421A (ko) 반도체 장치의 다층 보호막 형성방법
KR100340903B1 (ko) 금속배선층형성방법.
KR100541153B1 (ko) 반도체 소자의 금속배선 형성방법
KR20070048820A (ko) 반도체 장치의 배선 구조물 및 그 제조 방법
KR20050035024A (ko) 반도체 소자의 층간 절연막 형성 방법
KR100652316B1 (ko) 반도체 소자의 층간 절연막 제조 방법
KR100257749B1 (ko) 반도체 소자의 보호막 형성 방법
KR100756863B1 (ko) 반도체 소자 제조방법
KR100447983B1 (ko) 반도체소자의제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120720

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20130821

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20150716

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20160718

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20170719

Year of fee payment: 17

FPAY Annual fee payment

Payment date: 20180717

Year of fee payment: 18