KR101164956B1 - 반도체 소자 - Google Patents

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Abstract

본 발명은 적어도 두 층의 패드들로 이루어지는 패드부를 포함하는 반도체 소자에 관한 것이다. 본 발명은 반도체 소자에 있어서, 기판 상에 형성되는 비트라인; 및 상기 비트라인 상부에 형성되는 적어도 두 층의 패드들로 이루어지는 패드부를 포함하되, 상기 패드부는, 동일층에 형성된 패드들 간의 슬릿이 타층에 형성된 패드에 의해 커버되어, 상기 비트라인의 패드 영역을 커버하는 것을 특징으로 한다. 본 발명에 따르면, 비트라인의 패드 영역을 완전히 커버하여 리페어/패드 식각시 비트라인이 손상되거나 단선되는 것을 방지할 수 있다. 따라서, 구리불순물로 인한 오염의 문제점을 방지할 수 있으며, 그에 따라 구리로 이루어진 비트라인 형성이 가능해진다.
패드, 비트라인, 구리

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것으로, 보다 상세히는 적어도 두 층의 패드들로 이루어지는 패드부를 포함하는 반도체 소자에 관한 것이다.
반도체 소자는 결함 발생시 결함이 발생한 부분을 리페어하기 위한 퓨즈부를 포함하는데, 퓨즈부 상에 형성된 보호막 및 층간 절연막을 소정 깊이 식각하여 퓨즈 박스를 형성하는 공정을 리페어 식각이라 한다. 또한, 반도체 소자는 신호를 입,출력시키기 위하여 내부 회로와 외부 회로를 전기적으로 연결시키는 패드부를 포함하는데, 패드부 상에 형성된 보호막을 소정 깊이 식각하여 패드부의 표면을 노출시키는 공정을 패드 식각이라 한다.
전술한 바와 같은, 리페어 식각 및 패드 식각은 통상적으로 동시에 진행되는데, 이를 리페어/패드(repair/pad) 식각 공정이라 한다. 이때, 리페어 식각은 퓨즈부 상에 층간절연막이 일부 두께 잔류하도록 보호막 및 층간절연막을 식각하여 퓨즈 박스를 형성하는 반면, 패드 식각은 보호막을 식각하여 패드부의 표면을 노출시킨다. 따라서, 패드 영역에 비해 퓨즈 영역에서의 식각 타깃 즉, 식각 깊이가 더 큰 값을 갖게 되며, 그에 따라 리페어/패드 식각 공정은 퓨즈 영역에서의 식각 타깃을 기준으로 식각 공정을 수행하게 된다.
결국, 리페어/패드 식각 공정에 의해 퓨즈 영역과 패드 영역의 식각이 동시에 진행되는 경우, 플라즈마 가스가 층간절연막으로 침투하여 퓨즈부 하부에 형성된 비트라인을 손상시키거나 단선시키는 문제점을 유발하게 된다. 이와 같이 비트라인이 단선된 경우, 비트라인 저항 측정이 불가능해지고, 플래시 메모리 소자의 주요 특성을 모니터링하는 파라메터 중 하나인 프로그램 문턱전압이 비정상적으로 측정되기 때문에, 공정 라인 셋업(line setup)이 어려워진다. 특히, 페브리케이션(fabrication) 공정이나 장치의 특성에 따라 비트라인의 손상 정도가 영향을 받기 때문에, 메모리 소자의 전기적 특성을 안정적으로 모니터링하는데 어려움이 있다.
이하, 도 1 및 도 2를 참조하여, 종래기술에 따른 리페어/패드 식각 공정 및 그 문제점을 상세히 살펴보도록 한다.
도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 패드부를 나타내는 도면이다. 여기서, 도 1a는 평면도를 나타내고, 도 1b는 도 1a의 제1방향(I-I') 단면을 나타내는 도면이다.
도 1a 및 도 1b에 도시된 바와 같이, 요구되는 하부 구조물이 형성된 기판(10) 상에, 비트라인(11), 제1패드(12) 및 제2패드(13)가 차례로 구비되며, 비트라인(11), 제1패드(12) 및 제2패드(13) 사이에는 층간절연막(14)이 구비된다. 여기 서, 제2패드(13)는 패드 영역(A)의 일부에만 형성되어 있으며, 제1패드(12)는 제2패드(13)의 하부에만 형성되어 있다. 본 도면에는 도시되지 않았으나, 제1패드(12)와 제2패드(13)는 층간절연막(14)을 관통하는 콘택 플러그를 통해 전기적으로 연결되어 있다.
또한, 제2패드(13)가 형성된 결과물 상에는 패드 영역(A)을 노출시키는 개구부를 갖는 보호막(15)이 구비된다. 여기서, 보호막(15)은 제2패드(13)가 형성된 결과물의 전면에 보호막용 물질막을 형성한 후, 패드 영역(A)에 형성된 상기 보호막용 물질막을 선택적으로 식각함으로써 형성되며, 패드 영역(A)을 노출시키는 개구부를 갖는다.
그러나, 전술한 바와 같이, 리페어/패드 식각 공정은 퓨즈 영역에서의 식각 타깃을 기준으로 식각 공정이 수행되기 때문에, 리페어/패드 식각 공정시, 플라즈마 가스가 제2패드(13)와 보호막(15) 사이에 노출된 층간 절연막(14)을 통해 침투하게 되며, 이는 하부의 비트 라인(11)을 손상시키거나 단선시키는 문제점을 유발하게 된다.
도 2a 및 도 2b는 종래기술에 따른 반도체 소자의 패드부를 나타내는 도면으로서, 제2더미패드(23B)를 이용하여 플라즈마 가스의 침투를 방지하는 종래기술 및 그 문제점을 설명하기 위한 것이다. 여기서, 도 2a는 평면도를 나타내고, 도 2b는 도 2 a의 제1방향(I-I') 단면을 나타내는 도면이다.
도 2a 및 도 2b에 도시된 바와 같이, 요구되는 하부 구조물이 형성된 기 판(20) 상에, 비트라인(21), 제1패드(22) 및 제2패드(23)가 차례로 구비된다. 여기서, 제2패드(23)는 제2메인패드(23A) 및 제2더미패드(23B)로 이루어지며, 비트라인(21), 제1패드(22)및 제2패드(23) 사이에는 층간절연막(24)이 구비된다. 이때, 제1패드(22)는 제2메인패드(23A)의 하부에만 형성되어 있다. 본 도면에는 도시되지 않았으나, 제1패드(22)와 제2패드(23)는 층간절연막(24)을 관통하는 콘택 플러그를 통해 전기적으로 연결되어 있다.
또한, 제2패드(23)가 형성된 결과물 상에는 패드 영역(A)을 노출시키는 개구부를 갖는 보호막(25)이 구비된다. 여기서, 보호막(25)은 제2패드(23)가 형성된 결과물의 전면에 보호막용 물질막을 형성한 후, 패드 영역(A)에 형성된 상기 보호막용 물질막을 선택적으로 식각함으로써 형성되며, 패드 영역(A)을 노출시키는 개구부를 갖게 된다.
그러나, 제2더미패드(23B)을 형성하더라도 제2메인패드(23A)과 제2더미패드(23B)은 소정 간격을 두고 형성되기 때문에, 리페어/패드 식각 공정시 제2메인패드(23A)과 제2더미패드(23B) 사이의 슬릿(B1)을 통해 플라즈마 가스가 층간절연막(24)으로 침투하게 된다. 결과, 하부의 비트라인(21)을 손상시키거나 단선시키는 문제점이 여전히 발생하게 된다.
한편, 반도체 소자의 집적화도가 향상됨에 따라, 소자 응답속도 개선 및 비트라인 간의 캐패시턴스(bitline capacitance) 감소가 요구되고 있으며, 이와 같은 요구에 따라, 종래기술은 비트라인 형성시 기존의 텅스텐 대신 구리를 사용하는 방 안을 제시하고 있다. 그러나, 전술한 바와 같은 리페어/패드 식각 공정에 따르면, 비트라인이 손상되거나 단선되는 문제점이 발생할 수 있으며, 이러한 경우, 구리 불순물 오염에 의해 메모리 소자의 문턱전압 특성, 누설 특성, S 슬로프 특성 등이 변화되게 된다.
따라서, 구리로 이루어진 비트라인을 사용하여 메모리 소자의 특성을 향상시키기 위해서는 리페어/패드 식각시 비트라인의 손상을 방지할 수 있는 방안이 요구된다.
본 발명은 상기와 같은 요구에 부응하기 위해 제안된 것으로서, 리페어/패드 식각 공정시 비트라인의 손상 및 단선을 방지하기에 적합한 반도체 소자를 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명은, 반도체 소자에 있어서, 기판 상에 형성되는 비트라인; 및 상기 비트라인 상부에 형성되는 적어도 두 층의 패드들로 이루어지는 패드부를 포함하되, 상기 패드부는, 동일층에 형성된 패드들 간의 슬릿이 타층에 형성된 패드에 의해 커버되어, 상기 비트라인의 패드 영역을 커버하는 것을 일 특징으로 한다.
또한, 본 발명은 반도체 소자에 있어서, 적어도 두 층의 패드들로 이루어지며, 동일층에 형성된 패드들 간의 슬릿이 타층에 형성된 패드에 의해 커버되는 패드부; 및 상기 패드부 상에 형성되되, 상기 패드부를 오픈시키는 개구부를 갖는 보호막을 포함하는 것을 다른 특징으로 한다.
본 발명에 따르면, 동일층에 형성된 패드들 간의 슬릿을 타층에 형성된 패드에 의해 커버함으로써, 비트라인의 상부를 완전히 커버할 수 있다. 특히, 각 층의 슬릿이 상호 엇갈리도록 배치함으로써 리페어/패드 식각 공정시 비트라인의 손상 및 단선을 방지할 수 있다. 따라서, 구리로 이루어진 비트라인을 형성하더라도 구리불순물로 인한 오염을 방지할 수 있다.
이와 같이, 구리로 이루어진 비트라인을 형성하면 텅스텐으로 이루어진 비트라인을 형성하는 경우에 비해 비트라인 간의 캐패시턴스를 30% 감소시킬 수 있다. 특히, MLC(Multi Level Cell)의 경우 리드 타임을 16% 개선하고, 프로그램 시간을 10% 개선할 수 있다. 또한, 4중셀(4 bit per cell, X4)의 경우, 프로그램 시간을 15% 개선할 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 과장될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 3a 및 도 3b는 본 발명의 제1 실시예에 따른 반도체 소자의 패드부를 나타내는 도면이다. 여기서, 도 3a는 평면도를 나타내고, 도 3b는 도 3a의 제1방향(I-I') 단면을 나타내는 도면이다.
도 3a 및 도 3b에 도시된 바와 같이, 반도체 소자는 요구되는 하부 구조물이 형성된 기판(30), 기판(30) 상에 형성되는 비트라인(31) 및 비트라인(31) 상부에 형성되는 적어도 두 층의 패드들로 이루어지는 패드부(32,33)를 구비한다. 이때, 패드부(32,33)는 동일층에 형성된 패드들 간의 슬릿(B2)이 타층에 형성된 패드에 의해 커버되도록 형성되므로, 비트라인(31)의 패드 영역(A)을 완전히 커버할 수 있다. 여기서, 비트라인(31)은 구리로 이루어지는 것이 바람직하다.
또한, 반도체 소자는 패드부(32,33)가 형성된 결과물 상에 형성되되 패드부(32,33)를 오픈시키는 개구부를 갖는 보호막(35)을 구비한다. 여기서, 보호막(35)은 패드부(32,33)가 형성된 결과물의 전면에 보호막용 물질막을 형성한 후, 패드 영역(A)에 형성된 상기 보호막용 물질막을 선택적으로 식각함으로써 형성되며, 이를 통해 보호막(35)은 패드 영역(A)을 노출시키는 개구부를 갖게 된다. 여기서, 보호막용 물질막은 폴리이미드계 물질인 PIQ(Polyimide Isoindoro-Quinazorindione)를 코팅하여 형성되는 것이 바람직하고, 이를 PIX 식각하여 보호막(35)을 형성하는 것이 바람직하다.
또한, 비트라인(31), 제1패드(32) 및 제2패드(33) 사이에는 층간절연막(34)이 구비되며, 본 도면에는 도시되지 않았으나, 제1패드(32)와 제2패드(33)는 층간절연막(34)을 관통하는 콘택 플러그를 통해 전기적으로 연결되어 있다.
여기서, 패드부(32,33)는 메인 패드 및 메인 패드와 소정 간격으로 형성되는 더미 패드를 포함하는 것이 바람직하다. 또한, 메인 패드는 패드 영역(A)을 덮는 판형으로 형성되고, 더미 패드는 메인 패드를 둘러싸는 링 형태로 형성되는 것이 더욱 바람직하다. 이때, 링 형태로 형성된 더미 패드는 내부에 개구부를 갖게 된 다.
본 도면에서는 패드부(32,33)가 비트라인(31) 상에 형성된 제1패드(32) 및 제1패드 상에 형성된 제2패드(33)로 이루어지는 경우, 특히, 제2패드(33)가 제1패드 상에 형성된 제2메인 패드(33A) 및 제2메인 패드와 소정 간격으로 형성되는 제2더미패드(33B)를 포함하는 경우에 대해 도시하고 있다.
여기서, 제2메인패드(33A)와 제2더미패드(33B) 간의 슬릿(B1)은 제1패드(32)에 의해 커버되므로, 이를 통해, 비트라인(31)의 패드 영역을 완벽하게 커버할 수 있다. 따라서, 리페어/페드 식각시 사용되는 플라즈마 가스가 제2메인패드(33A)와 제2더미패드(33B) 간의 슬릿(B2)을 통해 층간절연막(34)으로 침투하더라도, 슬릿(B2) 하부에 존재하는 제1패드(32)에 의해 이를 차단할 수 있다. 즉, 플라즈마 가스에 의한 비트라인(31)의 손상을 방지할 수 있다.
이때, 제1메인패드(32)의 폭(W1)은 제2더미패드(33B)의 개구부 폭(W2)에 비해 큰 값을 갖는 것이 바람직하다. 또한, 슬릿(B2)의 폭(W3)은 0.5 내지 1.5㎛인 것이 바람직하다.
도 4a 및 도 4b는 본 발명의 제2 실시예에 따른 반도체 소자의 패드부를 나타내는 도면이다. 여기서, 도 4a는 평면도를 나타내고, 도 4b는 도 4a의 제1방향(I-I') 단면을 나타내는 도면이다.
도 4a 및 도 4b에 도시된 바와 같이, 반도체 소자는 요구되는 하부 구조물이 형성된 기판(40), 기판(40) 상에 형성되는 비트라인(41) 및 비트라인(41) 상부에 형성되는 적어도 두 층의 패드들로 이루어지는 패드부(42,43)를 구비한다. 이때, 패드부(42,43)는 동일층에 형성된 패드들 간의 슬릿(B2,B3)이 타층에 형성된 패드에 의해 커버되어, 비트라인(310)의 패드 영역(A)을 커버한다.
또한, 반도체 소자는 패드부(42,43)가 형성된 결과물 상에 형성되되 패드부(42,43)를 오픈시키는 개구부를 갖는 보호막(45)을 구비한다. 여기서, 보호막(45)은 패드부(42,43)가 형성된 결과물의 전면에 보호막용 물질막을 형성한 후, 패드 영역(A)에 형성된 상기 보호막용 물질막을 선택적으로 식각함으로써 형성되며, 이를 통해 보호막(45)은 패드 영역(A)을 노출시키는 개구부를 갖게 된다. 이때, 여기서, 보호막용 물질막은 폴리이미드계 물질인 PIQ(Polyimide Isoindoro-Quinazorindione)를 코팅하여 형성되는 것이 바람직하고, 이를 PIX 식각하여 보호막(45)을 형성하는 것이 바람직하다.
또한, 비트라인(41), 제1패드(42) 및 제2패드(43) 사이에는 층간절연막(44)이 구비되며, 본 도면에는 도시되지 않았으나, 제1패드(42)와 제2패드(43)는 층간절연막(44)을 관통하는 콘택 플러그를 통해 전기적으로 연결되어 있다.
여기서, 패드부(42,43)는 메인 패드 및 메인 패드와 소정 간격으로 형성되는 더미 패드를 포함하는 것이 바람직하다. 이때, 메인 패드는 패드 영역(A)을 덮는 판형으로 형성되고, 더미 패드는 메인 패드를 둘러싸는 링 형태로 형성되는 것이 더욱 바람직하며, 이러한 경우, 링 형태로 형성된 더미 패드는 내부에 개구부를 갖게 된다. 특히, 패드부(42,43)는 각 층의 슬릿(B3,B4)이 상호 엇갈리게 배치되도록 형성되는 것이 더욱 바람직하다.
본 도면에서는 패드부(42,43)가 비트라인(41) 상에 형성된 제1패드(42) 및 제1패드(42) 상에 형성된 제2패드(33)로 이루어지되, 제1패드(42)는 제1메인패드(42A) 및 제1메인패드(42A)와 소정 간격으로 형성되는 제1더미패드(42B)로 이루어지고, 제2패드(43)는 제2메인패드(43A) 및 제2메인패드(43A)와 소정 간격으로 형성되는 제2더미패드(43B)로 이루어지는 경우에 대해 도시하고 있다.
여기서, 제1메인패드(42A)와 제1더미패드(42B) 간의 갭영역은 제1슬릿(B3)이라 하고, 제2메인패드(43A)와 제2더미패드(43B) 간의 갭영역은 제2슬릿(B4)이라 한다. 이때, 패드부(42,43)는 제1슬릿(B3)과 제2슬릿(B4)이 엇갈리게 배치되도록 형성된다.
이러한 경우, 제1슬릿(B3)은 제2메인패드(43A)에 의해 커버되고, 제2슬릿(B4)은 제1더미패드(43B)에 의해 커버되므로, 비트라인(41)의 패드 영역(A)을 완벽하게 커버할 수 있다. 따라서, 리페어/페드 식각시 사용되는 플라즈마 가스가 제2메인패드(43A)와 제2더미패드(43B) 간의 제2슬릿(B4)을 통해 층간절연막(44)으로 침투하더라도, 제2슬릿(B4) 하부에 존재하는 제1더미패드(42B)에 의해 이를 차단할 수 있다. 즉, 플라즈마 가스에 의한 비트라인(41)의 손상을 방지할 수 있다.
이때, 제2메인패드(43A)의 폭(W4)은 제1더미패드(42B)의 개구부 폭(W5)에 비해 큰 값을 갖는 것이 바람직하다. 또한, 제1슬릿(B3)의 폭(W6)은 제2슬릿(B4)의 폭(W7)과 동일하거나 그보다 큰 값을 갖는 것이 바람직하며, 제1슬릿(B3) 및 제2슬릿(B4)의 폭(W6,W7)은 0.5 내지 1.5㎛인 것이 바람직하다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 패드부를 나타내는 도면.
도 2a 및 도 2b는 종래기술에 따른 반도체 소자의 패드부를 나타내는 도면.
도 3a 및 도 3b은 본 발명의 제1 실시예에 따른 반도체 소자의 패드부를 나타내는 도면.
도 4a 및 도 4b는 본 발명의 제2 실시예에 따른 반도체 소자의 패드부를 나타내는 도면.
[도면의 주요 부분에 대한 부호의 설명]
30: 기판 40: 기판
31: 비트라인 41: 비트라인
32: 제1패드 42A:제1메인패드, 42B: 제1더미패드
33A: 제2메인패드 43A: 제2메인패드
33B: 제2더미패드 43B: 제2더미패드
34: 층간절연막 44: 층간절연막
35: 보호막 45: 보호막

Claims (16)

  1. 기판 상에 형성되는 비트라인; 및
    상기 비트라인 상부에 형성되는 적어도 두 층의 패드들로 이루어지는 패드부
    를 포함하되,
    최상부층에 위치하는 제1 패드는, 외부 회로와의 연결을 위하여 패드 영역에서 노출된 표면을 갖고,
    상기 제1 패드는, 상기 패드 영역에 형성된 적어도 하나의 제1 슬릿을 포함하고,
    상기 제1 슬릿은, 상기 제1 패드 하부에 위치하는 제2 패드에 의해 커버되는
    반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 패드는,
    메인 패드; 및
    상기 제1 슬릿에 의해 상기 메인 패드와 이격되어 형성되는 더미 패드
    를 포함하는
    반도체 소자.
  3. 제 1 항에 있어서,
    상기 제2 패드는 적어도 하나의 제2 슬릿을 포함하고,
    상기 제1 슬릿과 상기 제2 슬릿은 엇갈리게 배치되는
    반도체 소자.
  4. 제 2 항에 있어서,
    상기 더미 패드는,
    상기 메인 패드를 둘러싸는 링 형태인
    반도체 소자.
  5. 제 1 항에 있어서,
    상기 제1 슬릿은 복수개이고,
    상기 제2 패드는, 상기 제1 슬릿 전부를 커버하는 폭을 갖는
    반도체 소자.
  6. 제 1 항에 있어서,
    상기 제1 슬릿은 복수개이고,
    상기 제2 패드는, 상기 제1 슬릿 각각을 커버하는 폭을 갖는
    반도체 소자.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 적어도 두 층의 패드들로 이루어지는 패드부; 및
    상기 패드부 상에 형성되되, 최상부층에 위치하는 제1 패드의 표면을 노출시키는 개구부를 갖는 보호막을 포함하고,
    상기 제1 패드는, 상기 개구부 내에 위치하는 적어도 하나의 제1 슬릿을 포함하고,
    상기 제1 슬릿은, 상기 제1 패드 하부에 위치하는 제2 패드에 의해 커버되는
    반도체 소자.
  12. 제 11 항에 있어서,
    상기 제1 패드는,
    메인 패드; 및
    상기 제1 슬릿에 의해 상기 메인 패드와 이격되어 형성되는 더미 패드
    를 포함하는 반도체 소자.
  13. 제 11 항에 있어서,
    상기 제2 패드는 적어도 하나의 제2 슬릿을 포함하고,
    상기 제1 슬릿과 상기 제2 슬릿은 엇갈리게 배치되는
    반도체 소자.
  14. 제 12 항에 있어서,
    상기 더미 패드는,
    상기 메인 패드를 둘러싸는 링 형태인
    반도체 소자.
  15. 제 11 항에 있어서,
    상기 제1 슬릿은 복수개이고,
    상기 제2 패드는, 상기 제1 슬릿 전부를 커버하는 폭을 갖는
    반도체 소자.
  16. 제 11 항에 있어서,
    상기 제1 슬릿은 복수개이고,
    상기 제2 패드는, 상기 제1 슬릿 각각을 커버하는 폭을 갖는
    반도체 소자.
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