JP2012099548A - 貫通配線基板の製造方法及び貫通配線基板 - Google Patents

貫通配線基板の製造方法及び貫通配線基板 Download PDF

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Abstract

【課題】貫通孔の底面部付近において、導電層をカバレッジ良く形成し、接触不良がなく、電気的な安定性を向上させた貫通配線を、工程やコストを増加することなく形成する。
【解決手段】半導体基板の一方の面に第一絶縁層を介して導電部を形成する第一工程、ドライエッチング法により半導体基板の他方の面側から第一絶縁層が露呈するように貫通孔を形成する第二工程、貫通孔の内壁面および底面に第二絶縁層を形成する第三工程、第二絶縁層及び第一絶縁層のうち貫通孔の底面に位置する部分を除去し導電部を露呈する第四工程、第二絶縁層上に導電層を形成し該導電層を導電部と電気的に接続する第五工程、を有し、第四工程において、第二絶縁層に続いて導電部の一部をエッチングすると共に、エッチングにより除去された第一金属成分とエッチングガス成分とからなる第一副生成物を、貫通孔の底面部及びその近傍に位置する内壁面部に堆積させ、テーパー部を形成する。
【選択図】図２

Description

本発明は、貫通配線基板の製造方法及び貫通配線基板に関する。
近年、携帯電話等の電子機器の高機能化が進み、これらの機器に用いられるＩＣやＬＳＩ等の電子デバイス、及びＯＥＩＣや光ピックアップ等の光デバイスにおいて、デバイス自体の小型化や高機能化を図るための開発が各所で進められている。例えば、このようなデバイスを積層して設ける技術が提案されている。具体的には、何らかの機能ユニットが一方の面に設けられている基板に対し、この基板の他方の面から一方の面に貫通し、この一方の面側に形成された電極に接続する貫通配線を備えた貫通配線基板がある。
このような貫通配線基板において、配線形成の際、貫通孔におけるバリア層／シ−ド層のステップカバレッジを向上させることが、配線の品質面で重要である。
特に、貫通孔が垂直に形成され、その孔形状に対し絶縁材料も同様に垂直に形成されている場合、シード層上に導電層を形成する際、その底面部付近において導電材料が薄くなり、導通不良や断線などの不良を起こしやすくなるという問題がある。
バリア／シ−ド層のステップカバレッジ改善には、次に述べる２つの方向性がある。
（１）ロングスロー・スパッタ法やコリメ−ト・スパッタ法の採用、あるいは有機金属ＣＶＤ法の使用などによるバリア／シ−ド層形成方法の改善。
（２）貫通孔形成条件の改善。
しかしながら、特にＴＳＶ（Through Silicon via）に代表される裏面と表面の電気的接続を取る貫通配線基板では、貫通孔の深さが１００〜２００μｍ程度と絶対値が大きく、アスペクト比の大きな貫通孔にバリア／シ−ド層を形成することが求められるため、スパッタ条件などの変更、すなわち上記（１）のみでは改善が難しい。
一方、上記（２）の改善方法として、例えば複数回の犠牲層エッチングを繰り返してテーパー化を実施する技術（例えば、特許文献１参照）や、副材料を使用して平坦化し、材料間のエッチングレ−ト差を利用して貫通孔形状をテーパー化させる技術（例えば、特許文献２参照）などが提案されている。
しかしながら、犠牲層エッチングを複数回適用する場合は、膜の堆積回数、エッチング回数が増加するため、コストが上昇する問題がある。また副材料を使用した形状改善法もある。工数は材料塗布の一工程が増えるのみで、合理化されたプロセスであるが、大きな段差を緩和することは難しく、ＴＳＶへの適用は困難である。
特許第２６１６３８０号公報 特開平１１−２７４２９９号公報
本発明は、このような従来の実情に鑑みて考案されたものであり、貫通孔の底面部付近において、導電層をカバレッジ良く形成することができ、接触不良などがなく、電気的な安定性を向上させた貫通配線を、工程やコストを増加することなく形成できる貫通配線基板の製造方法を提供することを第一の目的とする。
また、本発明は、貫通配線の底面部付近における接触不良などがなく、貫通配線の電気的な安定性を向上させた貫通配線基板を提供することを第二の目的とする。
本発明の請求項１に記載の貫通配線基板の製造方法は、半導体基板の一方の面に、第一絶縁層を介して、第一金属からなる導電部を形成する第一工程と、前記半導体基板の他方の面側から、前記第一絶縁層が露呈するように貫通孔を形成する第二工程と、少なくとも前記貫通孔の内壁面および底面に第二絶縁層を形成する第三工程と、前記第二絶縁層及び前記第一絶縁層のうち、フッ素ガスを含有するエッチングガスを用いたドライエッチング法により、前記貫通孔の底面に位置する部分を除去し、前記導電部を露呈する第四工程と、前記第二絶縁層上に導電層を形成し、該導電層を前記導電部と電気的に接続する第五工程と、を有する貫通配線基板の製造方法であって、前記第四工程において、前記第二絶縁層に続いて前記導電部の一部をエッチングするとともに、エッチングにより除去された前記第一金属成分と前記エッチングガス成分とからなる第一副生成物を、前記貫通孔の底面部及びその近傍に位置する内壁面部に亘って堆積させ、テーパー部を形成することを特徴とする。
本発明の請求項２に記載の貫通配線基板の製造方法は、請求項１において、前記第一工程において、前記第一絶縁層と前記導電部との間に、第二金属からなるバリア金属膜を形成し、前記第四工程において、前記第二絶縁層、前記第一絶縁層及び前記バリア金属膜のうち、前記貫通孔の底面に位置する部分を除去し、前記導電部を露呈する際に、前記バリア金属膜に続いて前記導電部の一部をエッチングするとともに、エッチングにより除去された前記第二金属成分と前記エッチングガス成分とからなる第二副生成物、エッチングにより除去された前記第一金属成分と前記エッチングガス成分とからなる第一副生成物を、前記貫通孔の底面部及びその近傍に位置する内壁面部に亘って堆積させ、テーパー部を形成することを特徴とする。
本発明の請求項３に記載の貫通配線基板の製造方法は、請求項１または２において、前記第四工程と前記第五工程の間に、少なくとも前記副生成物を被覆するように金属膜を形成する第六工程をさらに備えること、を特徴とする。
本発明の請求項４に記載の貫通配線基板は、半導体基板の一方の面に第一絶縁層を介して配された、第一金属からなる導電部と、前記半導体基板の他方の面側から、前記導電部を露呈するように配された貫通孔と、少なくとも前記貫通孔の内壁面に配された第二絶縁層と、前記第二絶縁層上に配され、前記導電部と電気的に接続された導電層と、を備えた貫通配線基板であって、前記貫通孔の底面部及びその近傍に位置する内壁面部に亘ってテーパー部が形成されており、該テーパー部は、前記第一金属成分を含んでいることを特徴とする。
本発明の請求項５に記載の貫通配線基板は、請求項４において、前記第一絶縁層と前記導電部との間に、第二金属からなるバリア金属膜が配され、前記貫通孔の底面部周辺に形成された前記テーパー部は、前記第一金属成分及び前記第二金属成分を含んでいることを特徴とする。
本発明の請求項６に記載の貫通配線基板は、請求項５において、前記テーパー部において、前記貫通孔の側壁に近い部分では前記第二金属成分が多く、前記貫通孔の側壁から離れた部分では前記第一金属成分が多く含まれていること、を特徴とする。
本発明に係る貫通配線基板の製造方法では、前記第二絶縁層及び前記第一絶縁層のうち、前記貫通孔の底面に位置する部分を除去し、前記導電部を露呈する際に（第四工程）、前記第二絶縁層に続いて前記導電部の一部をエッチングするとともに、エッチングにより除去された前記第一金属成分と前記エッチングガス成分とからなる第一副生成物を、前記貫通孔の底面部及びその近傍に位置する内壁面部に亘って堆積させ、テーパー部を形成している。このため、次に、前記第二絶縁層上に導電層を形成し、該導電層を前記導電部と電気的に接続する（第五工程）際に、貫通孔の底面部がテーパー化されているので、所定の厚さを有する導電層をカバレッジ良く安定して形成することができる。
また、本発明の方法によれば、貫通孔底部に堆積した副生成物を剥離する工程をなくすと共に、孔底部のテーパー形成を追加工程なく実施することも可能であり、コスト増加を抑えられる。
これにより本発明では、貫通孔の底面部付近において、接触不良などがなく、電気的な安定性を向上させた貫通配線を、工程やコストを増加することなく形成可能な貫通配線基板の製造方法を提供することができる。
また、本発明に係る貫通配線基板では、前記貫通孔の底面部及びその近傍に位置する内壁面部に亘ってテーパー部が形成されており、該テーパー部は、前記第一金属成分を含んでいる。本発明では、貫通孔の底面部がテーパー化されているので、その上に配される導電層が所定の厚さを有するものとなり、厚さの不均一な箇所が局所的に生じる虞がない。ゆえに、本発明によれば、貫通配線の底面部付近における接触不良などがなく、貫通配線の電気的な安定性を向上させた貫通配線基板の提供が可能となる。
本発明の貫通配線基板の製造方法を模式的に示す断面図。 本発明の貫通配線基板の製造方法を模式的に示す断面図。 本発明の貫通配線基板の製造方法を模式的に示す断面図。 本発明の貫通配線基板の製造方法を模式的に示す断面図。 本発明の方法により製造された貫通配線基板の断面ＳＥＭ写真。 本発明の貫通配線基板の一構成例を模式的に示す断面図。
以下、本発明に係る貫通配線基板の製造方法及び貫通配線基板の一実施形態を図面に基づいて説明する。
図１〜図４は、本発明の貫通配線基板の製造方法を模式的に示す断面図である。
本発明の貫通配線基板の製造方法は、半導体基板１０の一方の面１０ａに、第一絶縁層１１を介して、第一金属からなる導電部（たとえば、電極、配線など）１３を形成する第一工程と、前記半導体基板１０の他方の面１０ｂ側から、前記第一絶縁層１１が露呈するように貫通孔２０を形成する第二工程と、少なくとも前記貫通孔２０の内壁面および底面に第二絶縁層２１を形成する第三工程と、前記第二絶縁層２１及び前記第一絶縁層１１のうち、フッ素ガスを含有するエッチングガスを用いたドライエッチング法により、前記貫通孔２０の底面に位置する部分を除去し、前記導電部１３を露呈する第四工程と、前記第二絶縁層２１上に導電層２５を形成し、該導電層２５を前記導電部１３と電気的に接続する第五工程と、を有する貫通配線基板１の製造方法であって、前記第四工程において、前記第二絶縁層２１に続いて前記導電部１３の一部をエッチングするとともに、エッチングにより除去された前記第一金属成分と前記エッチングガス成分とからなる第一副生成物を、前記貫通孔２０の底面部及びその近傍に位置する内壁面（内側面）部に亘って堆積させ、テーパー部２２を形成することを特徴とする。
本発明では、前記第二絶縁層２１及び前記第一絶縁層１１のうち、前記貫通孔２０の底面に位置する部分を除去し、前記導電部１３を露呈する際に（第四工程）、前記第二絶縁層２１に続いて前記導電部１３の一部をエッチングするとともに、エッチングにより除去された前記第一金属成分と前記エッチングガス成分とからなる第一副生成物を、前記貫通孔２０の底面部及びその近傍に位置する内壁面部に亘って堆積させ、テーパー部２２を形成している。これにより、前記第二絶縁層２１上に導電層２５を形成し、該導電層２５を前記導電部１３と電気的に接続する（第五工程）際に、貫通孔２０の底面部がテーパー化されているので、所定の厚みを有する導電層２５をカバレッジ良く安定して形成することができる。これにより本発明の貫通配線基板１の製造方法では、貫通孔２０の底面部付近において、接触不良などがなく、電気的な安定性を向上させた貫通配線を有する貫通配線基板１を製造可能である。
また、本発明の方法によれば、貫通孔２０底部に堆積した副生成物を剥離する工程をなくすと共に、孔底部のテーパー形成を追加工程なく実施することが可能であり、コスト増加を抑えられる。
以下、工程順に説明する。
（１）半導体基板１０の一方の面１０ａに、第一絶縁層１１を介して、第一金属からなる導電部１３を形成する（第一工程）。
まず、図１（ａ）に示すように、半導体基板１０を用意し、その一方の面１０ａ（図では下面）に第一絶縁層１１を介して導電部１３（Ｉ／Ｏパッド）を形成する。
本発明を適用することが可能な貫通配線基板（デバイス）としては、イメージセンサやＭＥＭＳデバイスといった、基板表面に三次元構造を持つアクティブエリア（例えばイメージセンサにおけるマイクロレンズ等、ＭＥＭＳデバイスにおける可動導電部等）を有するデバイスが挙げられる。本発明は、ウェハレベルパッケージ技術を用いた製造にも好適に用いることができる。
半導体基板１０は、Ｓｉの他に、ＳｉＧｅ，ＧａＡｓ等の化合物半導体からなる半導体ウェハでもよく、半導体ウェハをチップ寸法に切断（ダイシング）した半導体チップであってもよい。半導体基板１０が半導体チップである場合は、まず、半導体ウェハの上に、各種半導体素子やＩＣ等を複数組、形成した後、チップ寸法に切断することで複数の半導体チップを得ることができる。
第一絶縁層１１としては、例えば、酸化珪素（ＳｉＯ２ ）等を用いることができる。
導電部１３の材質としては、例えばアルミニウム（Ａｌ）や銅（Ｃｕ）、アルミニウム−シリコン（Ａｌ−Ｓｉ）合金、アルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）合金等の導電性に優れる材質が好適に用いられる。
なお、本実施形態では、導電部１３として、Ａｌ−Ｓｉ−Ｃｕを、２．０μｍの厚みに形成している。
また、本実施形態では、前記第一絶縁層１１と前記導電部１３との間に、第二金属からなるバリア金属膜１２を形成している。このようなバリア金属膜１２は、例えばＴｉＮ、ＴｉＷ、Ｃｒ等がからなる。ここでは、バリア金属膜１２をＴｉＮから構成している。
さらに、導電部１３の前記バリア金属膜１２が配された側と反対側に反射防止膜１４が配されている。反射防止膜１４は、バリア金属膜１２と同様の材料からなる。また、半導体基板１０の一面１０ａ側に、前記導電部１３を覆うように、例えば酸化珪素（ＳｉＯ２ ）等からなる第三絶縁層１５が配されている。
（２）前記半導体基板１０の他方の面側から、前記第一絶縁層１１が露呈するように貫通孔２０を形成する（第二工程）。
次に、図１（ｂ）に示すように、例えばＤＲＩＥ（Deep Reactive Ion Etching） 法によって、半導体基板１０に、他面１０ｂ側から該半導体基板１０を貫通し、前記第一絶縁層１１を露呈する貫通孔２０を形成する。さらに、第一絶縁層１１を１００〜４００ｎｍエッチングする。ここで、ＤＲＩＥ法とは、反応性イオンエッチング（ＲＩＥ:Reactive Ion Etching）法の一つの手法である。例えば、エッチングガスとして六フッ化硫黄（ＳＦ６ ）などを用い、高密度プラズマによるエッチングと、貫通孔２０の側壁へのパッシベーション成膜を交互に行う手法（Ｂｏｓｃｈプロセス）や、半導体基板を−５０℃以下の温度に冷却した状態で、ＳＦ６ ガス等のエッチングガスを用いてエッチングする手法（クライオ（Cryo）プロセス）を用いて、半導体基板１０に深堀りエッチングする方法である。
なお、貫通孔２０の深さ方向と垂直な断面の形状は、円形、楕円形、三角形、四角形、矩形などいかなる形状であってもよく、その大きさも、所望の貫通配線基板１の大きさ、導電性（抵抗値）などに応じて適宜設定される。
また、貫通孔２０を形成する方法も、ＤＲＩＥ法に限定されず、レーザー加工法、水酸化カリウム（ＫＯＨ）水溶液などによるウェットエッチング法を用いても構わない。
（３）少なくとも前記貫通孔２０の内壁面および底面に第二絶縁層２１を形成する（第三工程）。
次いで、図２（ｃ）及び図２（ｄ）に示すように、少なくとも前記貫通孔２０の内壁面および底面に第二絶縁層２１を形成する（第三工程）。なお、図２（ｄ）は、図２（ｃ）の要部拡大図である。
第二絶縁層２１としては、酸化珪素（ＳｉＯ２ ）、窒化珪素（Ｓｉ３Ｎ４）、リンシリケートガラス（ＰＳＧ）、ボロンリンシリケートガラス（ＢＰＳＧ）等が利用でき、半導体パッケージの使用環境に応じて適宜選択すればよい。ＳｉＯ２ やＳｉ３Ｎ４は、例えばＣＶＤ法を利用すれば任意の厚さに成膜できる。ＳｉＯ２ からなる絶縁層を成膜するには、例えば、シランやテトラエトキシシラン（ＴＥＯＳ）を原料とするプラズマＣＶＤ法により形成することができる。第二絶縁層２１の厚みとしては、例えば孔内において２．５μｍとする。
また、その際、前記貫通孔２０の孔底面よりも、開口部周辺に形成される第二絶縁層２１の厚さを厚く形成することが好ましい。開口部周辺の第二絶縁層２１の厚さを厚くすることにより、後述する第四工程におけるプロセスが容易になる。
（４）前記第二絶縁層２１及び前記第一絶縁層１１のうち、フッ素ガスを含有するエッチングガスを用いたドライエッチング法により、前記貫通孔２０の底面に位置する部分を除去し、前記導電部１３を露呈する（第四工程）。
次に、図２（ｅ）及び図３（ｆ）に示すように、ＲＩＥ法により、前記第二絶縁層２１及び前記第一絶縁層１１のうち、貫通孔２０の底面を覆う部分を除去し、貫通孔２０内に第一基板１０側の導電部１３を露出させる。なお、図３（ｆ）は、図２（ｅ）の要部拡大図である。
本実施形態では、フッ素を含有するプロセスガス（エッチングガス）を用いる。具体的には、例えば四フッ化炭素（ＣＦ４）、ＳＦ６、アルゴン（Ａｒ）の混合ガスを用いＲＩＥ法を用いるドライエッチング法により、絶縁層のエッチングを行う。それぞれのガスの流量は、例えばＣＦ４：２５ｃｍ３／ｍｉｎ、ＳＦ６：１０ｃｍ３／ｍｉｎ、Ａｒ：８０ｃｍ３ ／ｍｉｎとする。また、エッチング時のパワーは１０００Ｗ、プロセスガス圧力は例えば１Ｐａとする。
このとき半導体基板１０の表面と孔底の絶縁層とのエッチングレート差を考慮して、孔底に形成された第二絶縁層２１及び第一絶縁層１１のみ完全に除去し、半導体基板１０の表面に形成された第二絶縁層２１は残るようエッチングレートや成膜厚さを調整することが好ましい。
具体的には、例えば第二絶縁層２１及び第一絶縁層１１（ＳｉＯ２ ）／導電部１３（Ａｌ−Ｓｉ−Ｃｕ）のエッチング選択比が１.５〜３.０となるように、エッチングレートや成膜厚さを調整する。
エッチバックしデバイス側の導電部１３を露出させるとともに、引き続き導電部１３をエッチングする。バリア金属膜１２（ＴｉＮ）をフルエッチングし、さらに導電部１３をハ−フエッチングする。このとき、導電部１３は３００〜５００ｎｍエッチングすることが好ましい。
このとき、エッチングにより除去されたバリア金属膜１２の構成成分であるＴｉと、導電部１３の構成成分であるＡｌ、が、エッチングガス中に含まれるフッ素（Ｆ）と反応して、それぞれＴｉ−Ｆ−Ｃ（第二副生成物）、Ａｌ−Ｆ−Ｃ（第一副生成物）が副生成物として生成する。これらの副生成物は、貫通孔２０の底面部及びその近傍に位置する内壁面（内側面）部に亘って堆積する。
従来の一般的な半導体の貫通孔形成工程の酸化膜ドライエッチングでは、ＳｉＯ２／Ａｌ選択比が１０〜２０程度であることから、孔側壁に堆積するＡｌ−Ｆ−Ｃ膜は薄く、物理的に不安定である。そのためＡｌ−Ｆ−Ｃ膜は後工程で剥離しパ−ティクル源となってしまう。また、これらの副生成物（Ｔｉ−Ｆ−Ｃ、Ａｌ−Ｆ−Ｃ）は、水分と反応するとフッ酸を発生するＦを含んでいるため、従来は、フッ酸の発生を抑制するためにも、これらの副生成物をエッチング終了後に除去していた。
これに対し、本発明では、前記第二絶縁層２１、前記第一絶縁層１１及び前記バリア金属膜１２（ＴｉＮ）のうち、前記貫通孔２０の底面に位置する部分を除去し、前記導電部１３を露呈する際に、前記バリア金属膜１２に続いて前記導電部１３（Ａｌ−Ｓｉ−Ｃｕ）の一部をエッチングするとともに、エッチングにより除去された前記第二金属成分と前記エッチングガス成分（Ｃ，Ｆ）とからなる第二副生成物（Ｔｉ−Ｆ−Ｃ）、エッチングにより除去された前記第一金属成分と前記エッチングガス成分とからなる第一副生成物（Ａｌ−Ｆ−Ｃ）を、前記貫通孔２０の底面部及びその近傍に位置する内壁面部に亘って堆積させ、テーパー部２２を形成している。
エッチングの際に生じる第二副生成物及び第一副生成物を、前記貫通孔２０の底面部及びその近傍に位置する内壁面部に亘って堆積させ、テーパー部２２を形成することで、後述する第五工程において、前記第二絶縁層２１上に導電層２５を形成し、該導電層２５を前記導電部１３と電気的に接続する際に、貫通孔２０の底面部がテーパー化されているので、所定の厚みを有する導電層２５をカバレッジ良く安定して形成することができる。
貫通孔２０を形成する際の、エッチングガスとしてＣＦ４、ＳＦ６、Ａｒを用いた酸化膜ドライエッチングにおいて、第一絶縁層１１及び第二絶縁層２１（ＳｉＯ２ ）／バリア金属膜１２（ＴｉＮ）／導電部１３（Ａｌ−Ｓｉ−Ｃｕ）の選択比を１．５〜３まで低くすることで、バリア金属膜１２、導電部１３をハ−フエッチングする。
このバリア金属膜１２（ＴｉＮ）、導電部１３（Ａｌ−Ｓｉ−Ｃｕ）をエッチングする際に、副生成物としてＴｉ−Ｆ−Ｃ（第二副生成物）、Ａｌ−Ｆ−Ｃ（第一副生成物）が生成し、貫通孔２０の底面部及びその近傍に位置する内壁面部に堆積する。
この副生成物を貫通孔２０の底面部及びその近傍に位置する内壁面部に重点的に堆積させる。これらの膜は孔底部ほど厚く堆積するため、垂直であった貫通孔２０底部の形状が順テーパー形状になる。これにより後工程でのバリア層／シード層２４のステップカバレッジに最も影響する孔底の形状をテーパー化することができる。このときＴｉ−Ｆ−Ｃ膜とＡｌ−Ｆ−Ｃ膜の合計膜厚は２００〜６００ｎｍであることが好ましい。なお、堆積物の形状は直線的に堆積しても曲線状に堆積してもよい。貫通孔２０の底面部をテーパー化することで、その後の貫通配線形成が容易となり、配線の信頼性も向上する。
なお、図３（ｆ）中、θで表されるテーパー部２２の角度［単位：°］は、特に限定されるものではないが、例えば９０以上１００以下の範囲が好ましい。これにより金属膜２３（バリア層）／シード層２４のステップカバレッジをさらに向上させることができ、貫通配線形成が容易となり、配線の信頼性も向上する。
テーパー部２２をなす副生成物は、一般的な半導体材料であるシリコンよりも、柔軟な機械的性質を有するため、半導体基板と貫通配線との間において応力緩和材として機能する。したがって、応力によって半導体基板や貫通配線にクラックが発生する不具合を防止することができる。特に、貫通孔２０の底面と内壁面で構成される角部は、応力が集中するため、効果的にクラックを防止することができる。
このようにして形成されるテーパー部２２は、前記第一金属成分及び前記第二金属成分を含んだものとなる。特に、エッチングの際に、バリア金属膜１２が先にエッチングされるため、第二金属成分を含む第二副生成物が先に生成し、貫通孔２０の底面部及びその近傍に位置する内壁面部に先に堆積する。その後、導電部１３がエッチングされ、第一金属成分を含む第一副生成物が第二副生成物上に堆積する。これにより、前記テーパー部２２において、前記貫通孔２０の側壁に近い部分では前記第二金属成分が多く、前記貫通孔２０の側壁から離れた部分では前記第一金属成分が多く含まれている。このように、第一副生成物と第二副生成物が順に積層していると、貫通孔に応力が加わった場合、第一副生成物からなる層と第二副生成物からなる層との界面で剥がれが生じ、その剥離によって貫通配線と半導体基板との間の応力を緩和する効果が期待できる。
なお、これらの副生成物（Ｔｉ−Ｆ−Ｃ、Ａｌ−Ｆ−Ｃ）は、水分と反応するとフッ酸を発生するＦを含んでいるが、本実施形態では、後述するように、引き続き金属膜２３（バリア層）及びシード層２４を形成することにより、これらの副生成物はシード層２４で被覆される。したがって、副生成物と水分とが反応してフッ酸が発生するのを抑制できる。
また、本発明の方法によれば、貫通孔２０底部に堆積した副生成物を除去する工程をなくすと共に、孔底部のテーパー形成を追加工程なく実施することが可能であり、工程やコストの増加を抑えられる。
（５）前記貫通孔２０の内壁面および底面に、少なくとも前記副生成物を被覆するように金属膜２３を形成する（第六工程）。
そして、図３（ｇ）及び図３（ｈ）に示すように、スパッタ法を用いて貫通孔２０内に金属膜２３（バリア層）を形成する。副生成物からなるテーパー部２２を、直ちに金属膜２３で被覆することで、水分と副生成物が反応して生ずるフッ酸の発生を抑えることができる。なお、図３（ｈ）は、図３（ｇ）の要部拡大図である。
金属膜２３の材料として、例えばＴｉ、ＴｉＮ、ＴｉＷ、Ｃｒ、Ｔａ、ＴａＮが挙げられる。スパッタの方法としては、一般的なスパッタ法よりもスパッタ粒子の指向性が高いロングスロー法やコリーメート法を用いるのが好ましい。
引き続き、スパッタ法を用いて貫通孔２０内にシード層２４（図示略）を形成する。シード層２４として、例えば銅（Ｃｕ）が用いられる。この場合も、金属膜２３と同様に指向性の高いスパッタ法を用いることで、貫通孔２０内部へ被覆良くシード層２４を形成することが可能となる。仮に金属膜２３の形成前に逆スパッタを実施しても、テーパー部２２の形状は変化しないため、逆スパッタを実施してもしなくてもよい。
このとき、貫通孔２０の底面部が副生成物によりテーパー化されているので、スパッタ膜がステップ力バレッジよく堆積される。スパッタ法は原理上バリア／シード層２４の金属原子が、垂直的に孔底部に入射されるため、貫通孔２０底部に角度があること、貫通孔２０側壁に付着されやすくなることでステップカバレッジが改善される。
（６）前記第二絶縁層２１上に導電層２５を形成し、該導電層２５を前記導電部１３と電気的に接続する（第五工程）。
次に、図４（ｉ）に示すように、電解めっき法を用いて貫通孔２０内に導電体からなる導電層２５を形成する。導電体としては、電気の良導体であれば特に制限は無く、例えば電気抵抗が低い銅、アルミニウム、ニッケル、クロム、銀、錫等の他に、Ａｕ−Ｓｎ、Ｓｎ−Ｐｂ等の合金、あるいはＳｎ基、Ｐｂ基、Ａｕ基、Ｉｎ基、Ａｌ基などのはんだ合金等の金属が利用できる。
このとき、本発明では貫通孔２０の底面部がテーパー化されているので、導電層２５を力バレッジ良く形成することができる。これにより本発明では、貫通孔２０の底面部付近において、接触不良などがなく、電気的な安定性を向上させた貫通配線を有する貫通配線基板１を製造可能である。
（７）次に、図４（ｊ）に示すように、半導体基板１０及び導電層２５上に絶縁性の封止層２８を形成する。
封止層２８は、例えば感光性ポリイミド系樹脂、エポキシ系樹脂、シリコン系樹脂（シリコーン）、ポリベンゾオキサゾール（ＰＢＯ）等の感光性樹脂を、スピンコート法やラミネート法を用い、フォトリソグラフィ技術によりパターニングすることによって形成することができる。
その際、導電層２５を少なくとも露出するような開口部２８ａを封止層２８に設ける。なお、開口部２８ａの直径は、露光時に用いるフォトマスクの開口径によって調整することができる。封止層２８の厚みは５〜５０μｍ程度である。
なお、封止層２８の形成には、電着法、スプレーコート法、印刷法を用いることも可能である。また、樹脂のパターニングには、レーザー加工法、プラズマエッチング法も可能である。
また、ラミネート法の場合、あらかじめパターニングされたシート状の樹脂をラミネートにて圧着させることも可能である。また、樹脂をスクリーン印別法にて直接、成膜及びパターニングする方法も可能である。なお、これらの場合、樹脂が感光性である必要はない。
次に、封止層２８の開口部２８ａから露出された導電層２５上に、はんだボール搭載法、電解はんだめっき法、はんだペースト印刷法、はんだペーストディスペンス法、はんだ蒸着法等によりはんだを転写し、その後、リフロー炉を用いてはんだボールを溶融させ、配線部２３上に、はんだバンプ２９を形成する。
以上のようにして、貫通配線基板１が得られる。
ここで、図５は、上述したような方法により製造された貫通配線基板の断面ＳＥＭ写真を示す図である。貫通孔２０の底面部及びその近傍に位置する内壁面に亘って副生成物が堆積することによりテーパー部２２が形成されていることが確認される。
図６は、上述したような方法により製造された、本発明の貫通配線基板１の一構成例を模式的に示す断面図である。
本発明の貫通配線基板１は、半導体基板１０の一方の面１０ａに第一絶縁層１１を介して配された、第一金属からなる導電部１３と、前記半導体基板１０の他方の面側から、前記導電部１３を露呈するように配された貫通孔２０と、少なくとも前記貫通孔２０の内壁面に配された第二絶縁層２１と、前記第二絶縁層２１上に配され、前記導電部１３と電気的に接続された導電層２５と、を備える。
そして本発明の貫通配線基板１は、前記貫通孔２０の底面部及びその近傍に位置する内壁面（内側面）部に亘ってテーパー部２２が形成されており、該テーパー部２２は、前記第一金属成分を含んでいることを特徴とする。
本発明の貫通配線基板１では、上述したような方法により製造されることで、前記貫通孔２０の底面部及びその近傍に位置する内壁面部に亘ってテーパー部２２が形成されており、該テーパー部２２は、前記第一金属成分を含んでいる。本発明では、貫通孔２０の底面部がテーパー化されているので、その上に配される導電層２５が所定の厚さを有するものとなる。これにより本発明の貫通配線基板１は、貫通配線の底面部付近における接触不良などがなく、貫通配線の電気的な安定性が向上されたものとなる。
特に、図６に示す貫通配線基板１では、前記第一絶縁層１１と前記導電部１３との間に、第二金属からなるバリア金属膜１２が配され、前記貫通孔２０の底面部周辺に形成された前記テーパー部２２は、前記第一金属成分及び前記第二金属成分を含んでいる。
特に、上述したような製造工程において、エッチングの際に、バリア金属膜１２が先にエッチングされるため、第二金属成分を含む第二副生成物が先に生成し、貫通孔２０の底面部及びその近傍に位置する内壁面部に先に堆積する。その後導電部１３がエッチングされ、第一金属成分を含む第一副生成物が第二副生成物上に堆積する。これにより、前記テーパー部２２において、前記貫通孔２０の側壁に近い部分では前記第二金属成分が多く、前記貫通孔２０の側壁から離れた部分では前記第一金属成分が多く含まれている。
上述した実施形態では、半導体基板１０がＳｉからなる場合を例に挙げて説明したが、本発明はこれに限定されるものではなく、Ｓｉ基板以外の化合物半導体基板１０、絶縁基板にも適用可能である。
また、上述した実施形態では、バリア金属膜１２がＴｉＮからなる場合を例に挙げて説明したが、本発明はこれに限定されるものではなく、ＴｉＷ、Ｃｒから構成されていてもよい。この場合、エッチング時にエッチングガス中のＦと反応して生成される副生成物は、それぞれＴｉ−Ｗ−Ｆ−Ｃ、Ｃｒ−Ｆ−Ｃとなる。
また、上述した実施形態では、第一絶縁層１１と導電部１３との間に、第二金属からなるバリア金属膜１２が配されている場合を例に挙げて説明したが、本発明はこれに限定されるものではなく、第一絶縁層１１と導電部１３との間にバリア金属膜１２が配されていなくてもよい。この場合、形成されるテーパー部２２は、第二金属成分を含有しない。
以上、本発明の貫通配線基板の製造方法及び貫通配線基板について説明してきたが、本発明は上述した例に限定されるものではなく、発明の趣旨を逸脱しない範囲で適宜変更可能である。
本発明は、貫通配線基板の製造方法及び貫通配線基板に広く適用可能である。
１ 貫通配線基板、１０ 半導体基板、１１ 第一絶縁層、１２ バリア金属膜、１３ 導電部、１４ 反射防止膜、１５ 第三絶縁層、２０ 貫通孔、２１ 第二絶縁層、２２ テーパー部、２３ 金属膜、２４ シード層、２５ 導電層。

Claims (6)

  1. 半導体基板の一方の面に、第一絶縁層を介して、第一金属からなる導電部を形成する第一工程と、
    前記半導体基板の他方の面側から、前記第一絶縁層が露呈するように貫通孔を形成する第二工程と、
    少なくとも前記貫通孔の内壁面および底面に第二絶縁層を形成する第三工程と、
    前記第二絶縁層及び前記第一絶縁層のうち、フッ素ガスを含有するエッチングガスを用いたドライエッチング法により、前記貫通孔の底面に位置する部分を除去し、前記導電部を露呈する第四工程と、
    前記第二絶縁層上に導電層を形成し、該導電層を前記導電部と電気的に接続する第五工程と、を有する貫通配線基板の製造方法であって、
    前記第四工程において、前記第二絶縁層に続いて前記導電部の一部をエッチングするとともに、エッチングにより除去された前記第一金属成分と前記エッチングガス成分とからなる第一副生成物を、前記貫通孔の底面部及びその近傍に位置する内壁面部に亘って堆積させ、テーパー部を形成することを特徴とする貫通配線基板の製造方法。
  2. 前記第一工程において、前記第一絶縁層と前記導電部との間に、第二金属からなるバリア金属膜を形成し、
    前記前記第四工程において、前記第二絶縁層、前記第一絶縁層及び前記バリア金属膜のうち、前記貫通孔の底面に位置する部分を除去し、前記導電部を露呈する際に、
    前記バリア金属膜に続いて前記導電部の一部をエッチングするとともに、エッチングにより除去された前記第二金属成分と前記エッチングガス成分とからなる第二副生成物、エッチングにより除去された前記第一金属成分と前記エッチングガス成分とからなる第一副生成物を、前記貫通孔の底面部及びその近傍に位置する内壁面部に亘って堆積させ、テーパー部を形成することを特徴とする請求項１に記載の貫通配線基板の製造方法。
  3. 前記第四工程と前記第五工程の間に、少なくとも前記副生成物を被覆するように金属膜を形成する第六工程をさらに備えること、を特徴とする請求項１または２に記載の貫通配線基板の製造方法。
  4. 半導体基板の一方の面に第一絶縁層を介して配された、第一金属からなる導電部と、
    前記半導体基板の他方の面側から、前記導電部を露呈するように配された貫通孔と、
    少なくとも前記貫通孔の内壁面に配された第二絶縁層と、
    前記第二絶縁層上に配され、前記導電部と電気的に接続された導電層と、を備えた貫通配線基板であって、
    前記貫通孔の底面部及びその近傍に位置する内壁面部に亘ってテーパー部が形成されており、該テーパー部は、前記第一金属成分を含んでいることを特徴とする貫通配線基板。
  5. 前記第一絶縁層と前記導電部との間に、第二金属からなるバリア金属膜が配され、
    前記貫通孔の底面部周辺に形成された前記テーパー部は、前記第一金属成分及び前記第二金属成分を含んでいることを特徴とする請求項４に記載の貫通配線基板。
  6. 前記テーパー部において、前記貫通孔の側壁に近い部分では前記第二金属成分が多く、前記貫通孔の側壁から離れた部分では前記第一金属成分が多く含まれていること、を特徴とする請求項５に記載の貫通配線基板。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013247254A (ja) * 2012-05-25 2013-12-09 Lapis Semiconductor Co Ltd 半導体装置およびその製造方法
JP2016004835A (ja) * 2014-06-13 2016-01-12 株式会社ディスコ 積層デバイスの製造方法
JP2016225471A (ja) * 2015-05-29 2016-12-28 株式会社東芝 半導体装置および半導体装置の製造方法
JP2017147465A (ja) * 2017-04-26 2017-08-24 キヤノン株式会社 半導体装置およびその製造方法
JP2018157110A (ja) * 2017-03-17 2018-10-04 東芝メモリ株式会社 半導体装置およびその製造方法
WO2020129635A1 (ja) * 2018-12-18 2020-06-25 ソニーセミコンダクタソリューションズ株式会社 半導体装置
JP2021180333A (ja) * 2020-08-06 2021-11-18 ラピスセミコンダクタ株式会社 半導体装置
US11587849B2 (en) 2020-09-11 2023-02-21 Kioxia Corporation Semiconductor device and manufacturing method thereof

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5353109B2 (ja) 2008-08-15 2013-11-27 富士通セミコンダクター株式会社 半導体装置の製造方法
US8809191B2 (en) * 2011-12-13 2014-08-19 Stats Chippac, Ltd. Semiconductor device and method of forming UBM structure on back surface of TSV semiconductor wafer
JP6128787B2 (ja) 2012-09-28 2017-05-17 キヤノン株式会社 半導体装置
TWI581325B (zh) * 2014-11-12 2017-05-01 精材科技股份有限公司 晶片封裝體及其製造方法
KR102411064B1 (ko) 2015-03-10 2022-06-21 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그의 제조방법
CN205752132U (zh) * 2016-05-19 2016-11-30 深圳市汇顶科技股份有限公司 硅通孔芯片、指纹识别传感器和终端设备
US9917009B2 (en) * 2016-08-04 2018-03-13 Globalfoundries Inc. Methods of forming a through-substrate-via (TSV) and a metallization layer after formation of a semiconductor device
EP3550600B1 (en) * 2018-04-04 2020-08-05 ams AG Method of forming a through-substrate via and semiconductor device comprising the through-substrate via
KR102493464B1 (ko) * 2018-07-19 2023-01-30 삼성전자 주식회사 집적회로 장치 및 이의 제조 방법
US10923397B2 (en) * 2018-11-29 2021-02-16 Globalfoundries Inc. Through-substrate via structures in semiconductor devices
KR20210028324A (ko) 2019-09-03 2021-03-12 삼성전자주식회사 반도체 소자
JP7278184B2 (ja) 2019-09-13 2023-05-19 キオクシア株式会社 半導体装置の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004342702A (ja) * 2003-05-13 2004-12-02 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
JP2005235860A (ja) * 2004-02-17 2005-09-02 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2005268749A (ja) * 2004-02-19 2005-09-29 Ricoh Co Ltd 半導体装置
WO2010070826A1 (ja) * 2008-12-17 2010-06-24 パナソニック株式会社 貫通電極の形成方法及び半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2616380B2 (ja) 1993-05-14 1997-06-04 日本電気株式会社 半導体装置の製造方法
JP3403058B2 (ja) 1998-03-26 2003-05-06 株式会社東芝 配線形成方法
JP2004095849A (ja) * 2002-08-30 2004-03-25 Fujikura Ltd 貫通電極付き半導体基板の製造方法、貫通電極付き半導体デバイスの製造方法
US20050176237A1 (en) * 2004-02-05 2005-08-11 Standaert Theodorus E. In-situ liner formation during reactive ion etch
US7999352B2 (en) * 2004-02-19 2011-08-16 Ricoh Company, Ltd. Semiconductor device
KR100598100B1 (ko) * 2004-03-19 2006-07-07 삼성전자주식회사 상변환 기억 소자의 제조방법
US8432037B2 (en) * 2004-06-10 2013-04-30 Renesas Electronics Corporation Semiconductor device with a line and method of fabrication thereof
JP4939760B2 (ja) * 2005-03-01 2012-05-30 株式会社東芝 半導体装置
JP2007311771A (ja) * 2006-04-21 2007-11-29 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP5656341B2 (ja) * 2007-10-29 2015-01-21 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置およびその製造方法
JP2010080897A (ja) * 2008-09-29 2010-04-08 Panasonic Corp 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004342702A (ja) * 2003-05-13 2004-12-02 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
JP2005235860A (ja) * 2004-02-17 2005-09-02 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2005268749A (ja) * 2004-02-19 2005-09-29 Ricoh Co Ltd 半導体装置
WO2010070826A1 (ja) * 2008-12-17 2010-06-24 パナソニック株式会社 貫通電極の形成方法及び半導体装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013247254A (ja) * 2012-05-25 2013-12-09 Lapis Semiconductor Co Ltd 半導体装置およびその製造方法
JP2016004835A (ja) * 2014-06-13 2016-01-12 株式会社ディスコ 積層デバイスの製造方法
JP2016225471A (ja) * 2015-05-29 2016-12-28 株式会社東芝 半導体装置および半導体装置の製造方法
US10269748B2 (en) 2015-05-29 2019-04-23 Toshiba Memory Corporation Semiconductor device and manufacturing method of semiconductor device
JP2018157110A (ja) * 2017-03-17 2018-10-04 東芝メモリ株式会社 半導体装置およびその製造方法
JP2017147465A (ja) * 2017-04-26 2017-08-24 キヤノン株式会社 半導体装置およびその製造方法
WO2020129635A1 (ja) * 2018-12-18 2020-06-25 ソニーセミコンダクタソリューションズ株式会社 半導体装置
JP2021180333A (ja) * 2020-08-06 2021-11-18 ラピスセミコンダクタ株式会社 半導体装置
US11587849B2 (en) 2020-09-11 2023-02-21 Kioxia Corporation Semiconductor device and manufacturing method thereof

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Publication number Publication date
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