JP2016181555A - バンプ構造とバンプ接合構造およびバンプ製造方法 - Google Patents
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Abstract
【課題】センサ素子や半導体素子の電極の微細ピッチ化に際し、隣接するバンプ間のショート不良を抑制するバンプ接合を実現する。【解決手段】本発明のバンプ構造は、電極上にシードメタル層を介して設けられた柱状バンプと、前記柱状バンプの側面を覆う金属被膜と、を有し、前記金属被膜は前記シードメタル層の成分を有し、前記金属被膜の上面は前記柱状バンプの上面と同一平面に存在する。【選択図】 図1
Description
本発明は、センサ素子や半導体素子等を回路基板等に実装する際のバンプを用いた接合技術に関する。
近年、モバイル端末やウェアラブル機器の小型化、高機能化に伴い、使用されるセンサやモジュール部品の小型化、高性能化が進展している。これらセンサやモジュール部品では、実装されるセンサ素子や半導体素子の外部接続電極が多端子化、微細ピッチ化しており、これに対応した接合技術が必要とされる。一般的な接合技術として、はんだバンプを用いた接合が適用されている。しかしながら、センサ素子や半導体素子の電極の微細ピッチ化に伴い、接合工程ではんだが溶融し変形する際に、隣接するはんだバンプと接触することによるショート不良が発生し易くなっている。
はんだバンプの外周部に、はんだよりも融点の高い層を形成することによって、バンプ間のショートを抑制するなどの接合の信頼性を改善する技術が、特許文献1、特許文献2、特許文献3に開示されている。
特許文献1では、半導体素子の電極を回路基板の電極に接合する工程で、回路基板側の電極の金属を、半導体素子側の電極に形成したはんだバンプ中に拡散させる。これにより、接合工程後のはんだバンプの外周部に、はんだよりも融点の高い金属間化合物が析出した構造が形成される。
特許文献2では、半導体素子の電極を回路基板の電極に接合する場合、半導体素子側の電極に棒状バンプ電極を形成し、回路基板側の電極に内部をはんだで満たした筒状バンプ電極を形成し、その筒状バンプ電極に棒状バンプ電極を接続する。筒状バンプには、はんだよりも融点の高い銅などが用いられる。
特許文献3では、電解めっきでバンプを形成する時のめっき電極膜を、バンプの形成後にイオンミリングして除去する際にバンプの側面に再付着せさることによって、バンプ側面にバンプよりも融点の高い被膜を形成する。さらに、バンプを加熱して、径の広がりを抑制しながらバンプ頭部の形状を丸く揃える。
しかしながら、特許文献1〜3には、以下の課題がある。
特許文献1では、融点の高い金属間化合物がはんだバンプの外周を被覆するのは、半導体素子と回路基板との接合工程後である。よって、接合工程の途中では、はんだの溶融による隣接するバンプ間でのショート不良は、電極の微細ピッチ化に伴い発生し易くなる。また、微細ピッチ化によりバンプのサイズも小さくなることから、はんだバンプ中への回路基板の電極金属の含有率制御が困難となる。すなわち、バンプサイズに合わせて電極金属を薄くした場合、電極金属の下層のバリアメタルであるNiが露出して酸化し、接合不良に至る。また、電極金属を厚くした場合、金属間化合物が多く生成され過ぎて、硬く脆い接合部となる。
特許文献2では、筒状バンプとなる銅を電気めっきで形成する。このとき、レジストマスクで規定された枠内に銅を析出させるため、筒状バンプは肉厚となる。そのため筒状バンプは、電極の微細ピッチ化に合わせて微細化することが難しい。また、筒状バンプ電極に棒状バンプ電極を接続する時に、溶解したはんだが筒状バンプから溢れると、隣接するバンプ間でのショート不良は電極の微細ピッチ化に伴い発生し易くなる。
特許文献3では、バンプ側面の再付着層からバンプ本体の頭部が盛り上がった構造となっている。よって、半導体素子の電極を回路基板の電極に接合する場合、この盛り上がった部分が接合時のバンプの溶融により横方向に広がるため、隣接するバンプ間でのショート不良は、電極の微細ピッチ化に伴い発生し易くなる。
本発明は、上記の課題に鑑みてなされたものであり、その目的は、センサ素子や半導体素子の電極の微細ピッチ化に際し、隣接するバンプ間のショート不良を抑制するバンプ接合を実現することにある。
本発明によるバンプ構造は、電極上にシードメタル層を介して設けられた柱状バンプと、前記柱状バンプの側面を覆う金属被膜と、を有し、前記金属被膜は前記シードメタル層の成分を有し、前記金属被膜の上面は前記柱状バンプの上面と同一平面に存在する。
本発明によるバンプ接合構造は、第1の電極と、第2の電極と、前記第1の電極と前記第2の電極とを接合するバンプ構造と、を有し、前記バンプ構造は、前記第1の電極上にシードメタル層を介して設けられた柱状バンプと、前記柱状バンプの側面を覆う金属被膜と、を有し、前記金属被膜は前記シードメタル層の成分を有し、前記金属被膜の上面は前記柱状バンプの上面と同一平面に存在し、前記柱状バンプの上面と前記第2の電極とが接合する。
本発明によるバンプ製造方法は、電極を含む面上にシードメタル層を形成し、前記電極上に前記シードメタル層を介して柱状バンプを電界めっきして形成し、前記柱状バンプの形成されていない前記シードメタル層をドライエッチングで除去する際に、前記ドライエッチングされた前記シードメタル層の再付着層を前記柱状バンプの側面に形成し、前記柱状バンプの融点よりも高い温度で熱処理して、前記柱状バンプの成分と前記再付着層の成分との金属間化合物が生成された金属被膜を形成し、前記柱状バンプの上面と前記金属被膜の上面とが同一平面となるよう平坦化する。
本発明によれば、センサ素子や半導体素子の電極の微細ピッチ化に際し、隣接するバンプ間のショート不良を抑制するバンプ接合を実現することができる。
以下、図を参照しながら、本発明の実施形態を詳細に説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい限定がされているが、発明の範囲を以下に限定するものではない。
(第1の実施形態)
図1は、本発明の第1の実施形態のバンプ構造を示す断面図である。本実施形態のバンプ構造は、素子1の素子電極2上にシードメタル層3を介して設けられた柱状バンプ5と、柱状バンプ5の側面を覆う金属被膜7と、を有する。金属被膜7は、シードメタル層6の成分を有し、金属被膜7の上面は柱状バンプ5の上面と同一平面に存在する。金属被膜7は、シードメタル層6の成分と柱状バンプ7の成分との金属間化合物を有する。金属被膜7は、柱状バンプ5の側面全体を覆う。シードメタル層6と柱状バンプ5との間にはバリアメタルが設けられている。素子電極2上に開口部を有するパッシベーション膜4が設けられ、シードメタル層3は当該開口部にて素子電極2と接続している。
(第1の実施形態)
図1は、本発明の第1の実施形態のバンプ構造を示す断面図である。本実施形態のバンプ構造は、素子1の素子電極2上にシードメタル層3を介して設けられた柱状バンプ5と、柱状バンプ5の側面を覆う金属被膜7と、を有する。金属被膜7は、シードメタル層6の成分を有し、金属被膜7の上面は柱状バンプ5の上面と同一平面に存在する。金属被膜7は、シードメタル層6の成分と柱状バンプ7の成分との金属間化合物を有する。金属被膜7は、柱状バンプ5の側面全体を覆う。シードメタル層6と柱状バンプ5との間にはバリアメタルが設けられている。素子電極2上に開口部を有するパッシベーション膜4が設けられ、シードメタル層3は当該開口部にて素子電極2と接続している。
図1を用いてさらに具体的に本実施形態のバンプ構造を説明する。
本バンプ構造では、センサ素子や半導体素子などの素子1上に素子電極2が配置されており、素子1の回路面を覆い素子電極2上面の一部に開口部を有するパッシベーション膜4が配置されている。パッシベーション膜4には、SiO2やSiONなどの無機膜、もしくはポリイミドなどの有機膜を適用することができる。素子電極2上には、シードメタル層3とバリアメタル6を介して柱状バンプ5が形成されている。
シードメタル層3には、Ti、Cu、W、Pt、Auから選択される少なくとも1つを含む金属からなる単層膜、あるいは各種の前記単層膜を積層した多層膜を用いることができる。シードメタル層3の厚みは、例えば0.3μm程度とすることができる。バリアメタル6には、柱状バンプ5を構成する金属と比較的反応しにくいNiなどの金属を用いることができる。柱状バンプ5には、SnやSn−Ag、Sn−BiなどのSn系材料やInなどの、比較的融点の低い金属を用いることができる。
柱状バンプ5の側面は、金属被膜7で覆われている。金属被膜7は、柱状バンプ5を構成する金属とシードメタル層3を構成する金属とが反応して生成した金属間化合物を有する。従って、金属被膜7は、柱状バンプ5を構成する金属よりも融点が高い。柱状バンプ5の上面と金属被膜7の上面とは同一平面に存在し、柱状バンプ5の上面は金属被膜7から露出している。
図2は、本実施形態のバンプ構造によるバンプ接合構造を示す断面図である。本実施形態のバンプ接合構造は、第1の電極である素子電極2と、第2の電極である基板電極9と、第1の電極と前記第2の電極とを接合するバンプ構造と、を有する。バンプ構造は、第1の電極上にシードメタル層3を介して設けられた柱状バンプ5と、柱状バンプ5の側面を覆う金属被膜7とを有する。金属被膜7はシードメタル層3の成分を有し、金属被膜7の上面は柱状バンプ5の上面と同一平面に存在し、柱状バンプ5の上面と第2の電極とが接合する。金属被膜7は、シードメタル層3の成分と柱状バンプ5の成分との金属間化合物を有する。金属被膜7は柱状バンプ5の側面全体を覆う。シードメタル層3と柱状バンプ5との間にはバリアメタル6が設けられている。
図2を用いてさらに具体的に本実施形態のバンプ接合構造を説明する。
本バンプ接合構造では、センサ素子や半導体素子などの素子1の素子電極2と、素子1を実装する回路基板8の基板電極9とが相対する位置に配置され、柱状バンプ5を介して接合されている。柱状バンプ5と基板電極9との接合部分は、素子1の実装時において柱状バンプ5の融点程度に加熱していることから、柱状バンプ5と基板電極9とを構成する金属が反応することで接合が得られている。基板電極9の表面に、Niなどのバリアメタルを設け、さらにその表面にAuの薄膜を設けた構造としてもよい。
金属被膜7は、柱状バンプ5よりも融点が高いため、基板電極9を構成する金属とは反応せずに接している状態である。このとき、金属被膜7の上面は柱状バンプ5の上面と同一平面に存在するため、本接合構造では融点の低い柱状バンプ7の側面が露出することは無い。
なお、素子1と回路基板8の間にアンダーフィル樹脂を充填することができる。アンダーフィル樹脂は柱状バンプ5の接合部分を保護するためのものである。アンダーフィル樹脂には、熱硬化性樹脂や熱可塑性樹脂などを適用することができる。
本実施形態では、柱状バンプ5の側面全体を柱状バンプ5よりも融点の高い金属被膜7が覆っている。よって、回路基板8へ素子1を実装する際に、柱状バンプ5の融点程度に加熱しても金属被膜7は溶融しない。そのため、加熱により柱状バンプ5が溶融しても、柱状バンプ5は金属被膜7に覆われているために、溶融した柱状バンプは外部に流れ出ない。よって、電極間ピッチが微細化しても、隣接するバンプ同志のショートが抑制される。
また、本実施形態では、金属被膜7の融点は柱状バンプ5の融点よりも高いことから、金属被膜7は、素子1の実装時には溶解せず、実装高さ方向のストッパーとして機能する。従って、実装時に柱状バンプ5が潰れすぎることが抑制されるため、回路基板8と素子1との間隔が十分に確保される。これにより、アンダーフィル樹脂を充填するための十分な間隔を確保することができる。
図3A〜図3Fは、本実施形態のバンプ構造の製造方法を示す断面図である。図に示すように、本バンプ構造は以下のように製造される。
図3Aでは、素子1に配置された素子電極2や回路を覆いかつ素子電極2上に開口部を有するパッシベーション膜4と、前記開口部と、を有する面上に、シードメタル層3を形成する。シードメタル層3の形成方法は、蒸着法やスパッタ法などの方法が適用できる。シードメタル層3には、Ti、Cu、W、Pt、Auから選択される少なくとも1つを含む金属からなる単層膜、あるいは各種の前記単層膜を積層した多層膜を用いることができる。シードメタル層3の厚みは、例えば0.3μm程度とすることができる。
図3Bでは、フォトレジストをシードメタル層3上に塗布し、柱状バンプ5を形成する素子電極2上の位置に開口部を有するフォトレジストマスク10を形成する。フォトレジストは感光性材料を適用することができ、素子電極2が配置された位置を露光し、現像することで、素子電極2上に開口部を形成することができる。
図3Cでは、フォトレジストマスク10の開口部に、電解めっき法によりバリアメタル6となる金属を析出させ、続いて柱状バンプ5となる金属を析出させる。バリアメタル6には、柱状バンプ5を構成する金属と比較的反応しにくいNiなどの金属を用いることができる。柱状バンプ5には、SnやSn−Ag、Sn−BiなどのSn系材料やInなどの、比較的融点の低い金属を用いることができる。
図3Dでは、フォトレジストマスク10を除去する。
図3Eでは、柱状バンプ5の形成部分以外のシードメタル層3をドライエッチングで除去し、エッチングされた金属を柱状バンプ5の表面に再付着させる。さらに、柱状バンプ5の融点以上に加熱することで、柱状バンプ5を構成する金属と柱状バンプ5の表面に再付着したシードメタル層3を構成していた金属とを反応させて金属間化合物を生成し、この金属間化合物を有する金属被膜7を形成する。金属被膜7は、柱状バンプ5よりも融点が高いものとなる。
ドライエッチングの方法としては、Arイオンなどによるイオンミリングが適用できる。エッチングされたシードメタル層3の一部は、柱状バンプ5の周囲に再付着し、数nmから数十nm程度の被膜を形成する。このとき、Arイオンの被加工物に対する入射角を傾け、被加工物が置かれた試料台を回転させながらエッチングすることで、エッチングされた金属が柱状バンプ5の側面に付着し易くすることができる。
図3Fでは、柱状バンプ5の上面と金属被膜7の上面とが同一平面になるように平坦化することで、柱状バンプ5の側面を金属被膜7が覆う本実施形態のバンプ構造を得る。平坦化加工としては、研磨法やバイト切削法、CMP(Chemical Mechanical Polishing)などの加工方法が適用できる。
本実施形態の製造方法では、シードメタル層3のエッチング加工時に、柱状バンプ5の外周にエッチングされた金属を再付着させ、さらに、柱状バンプ5の融点以上に加熱して金属間化合物を生成している。これにより、柱状バンプ5よりも融点の高い金属被膜7を形成することができる。さらに、柱状バンプ5の上面を平坦化加工することで、柱状バンプ5の側面に金属被膜7が形成された構造としている。従って、回路基板8へ素子1を実装する際に、金属被膜7が隣接バンプ同志の接触を防止して電気的ショート不良を抑制することから、製造歩留りを向上させることができる。
また、本実施形態の製造方法では、柱状バンプ5の上面が平坦化加工されて揃っていることから、回路基板8へ素子1を実装する際に、複数のバンプが配置されていても全てのバンプを回路基板8の基板電極9と当接することができ、安定した接合状態が得られる。
以上のように、本実施形態によれば、センサ素子や半導体素子の電極の微細ピッチ化に際し、隣接するバンプ間のショート不良を抑制するバンプ接合を実現することができる。
(第2の実施形態)
図4は、本発明の第2の実施形態のバンプ接合構造を示す断面図である。本実施形態の第1の実施形態と相違する点は、回路基板8の基板電極9が、柱状バンプ5の上面の寸法よりも小さい寸法の上面を有する突起電極11を有し、突起電極11が柱状バンプ5内に挿入されて接合する点である。その他のバンプ接合構造の構造は、第1の実施形態の構造と同じである。
(第2の実施形態)
図4は、本発明の第2の実施形態のバンプ接合構造を示す断面図である。本実施形態の第1の実施形態と相違する点は、回路基板8の基板電極9が、柱状バンプ5の上面の寸法よりも小さい寸法の上面を有する突起電極11を有し、突起電極11が柱状バンプ5内に挿入されて接合する点である。その他のバンプ接合構造の構造は、第1の実施形態の構造と同じである。
本実施形態では、回路基板8への素子1の実装時に、位置合せ精度などにより相対する電極間で位置ズレが生じていたとしても、基板電極9の突起電極11が柱状バンプ5よりも小さいために柱状バンプ5に挿入されることから、接合面積を確保することができる。また、突起電極11によりアンカー効果が得られ、接合強度を補完できる。従って、素子1の実装位置にズレが生じたとしても十分な接合信頼性を得ることができる。
本実施形態によれば、センサ素子や半導体素子の電極の微細ピッチ化に際し、隣接するバンプ間のショート不良を抑制するバンプ接合を実現することができる。
(実施例)
本発明の実施例について、図3A〜図3Fに示す製造方法を用いて説明する。
(実施例)
本発明の実施例について、図3A〜図3Fに示す製造方法を用いて説明する。
本発明によるモジュール部品の製造方法は、初めに、センサ用の素子1に配置された素子電極2上と素子1の回路面を覆い、素子電極2の一部に開口部を有するSiO2からなるパッシベーション膜4の全面と前記開口部とに、シードメタル層3を形成する[図3A]。シードメタル層3は、スパッタ法によりTi/Au/Pt/Auの順に積層された、総厚み200nm程度の層である。次に、感光性のフォトレジストをシードメタル層3上の全面に塗布し、柱状バンプ5が形成される素子電極2上の位置を露光し、現像して開口部を形成したフォトレジストマスク10を形成する[図3B]。
次に、電解めっき法によりフォトレジストマスク10の開口部に、柱状バンプ5となるInを析出させる[図3C]。その後、フォトレジストマスク10を除去する[図3D]。
次に、柱状バンプ5の形成部分以外のシードメタル層3をArイオンによるイオンミリング加工で除去する。この時、イオン銃によるArイオン放射方向を被加工物に対して傾け、被加工物が置かれた試料台を回転させながら加工する。これにより、エッチングされたシードメタル層3を構成していた金属は、柱状バンプ5の側面全体に優先的に再付着し被膜を形成する。被膜の厚みは数nmから数十nm程度である。その後、柱状バンプ5の融点156.4℃以上である175℃で1分間加熱し、柱状バンプ5を構成するInと柱状バンプ5の周囲に再付着したシードメタル層3を構成していた金属とを反応させ、金属間化合物による金属被膜7を形成する[図3E]。金属被膜7の融点は、柱状バンプ5の融点よりも高い。
最後に、柱状バンプ5の上面を切削法により平坦化加工することで、柱状バンプ5の側面を金属被膜7が覆うバンプ構造が得られる[図3F]。
本実施例によれば、センサ素子や半導体素子の電極の微細ピッチ化に際し、隣接するバンプ間のショート不良を抑制するバンプ接合を実現することができる。
本発明は上記の実施形態や実施例に限定されることなく、特許請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれるものである。
また、上記の実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。
付記
(付記1)
電極上にシードメタル層を介して設けられた柱状バンプと、前記柱状バンプの側面を覆う金属被膜と、を有し、前記金属被膜は前記シードメタル層の成分を有し、前記金属被膜の上面は前記柱状バンプの上面と同一平面に存在する、バンプ構造。
(付記2)
前記金属被膜は、前記シードメタル層の成分と前記柱状バンプの成分との金属間化合物を有する、付記1記載のバンプ構造。
(付記3)
前記金属被膜は、前記柱状バンプの側面全体を覆う、付記1または2記載のバンプ構造。
(付記4)
前記シードメタル層と前記柱状バンプとの間にバリアメタルを設けている、付記1から3の内の1項記載のバンプ構造。
(付記5)
前記電極上に開口部を有するパッシベーション膜を設け、前記シードメタル層は前記開口部にて前記電極と接続する、付記1から4の内の1項記載のバンプ構造。
(付記6)
前記柱状バンプはSn、Ag、Bi、Inから選択される少なくとも1つを含み、前記シードメタル層はTi、Cu、W、Pt、Auから選択される少なくとも1つを含む、付記1から5の内の1項記載のバンプ構造。
(付記7)
第1の電極と、第2の電極と、前記第1の電極と前記第2の電極とを接合するバンプ構造と、を有し、
前記バンプ構造は、前記第1の電極上にシードメタル層を介して設けられた柱状バンプと、前記柱状バンプの側面を覆う金属被膜と、を有し、前記金属被膜は前記シードメタル層の成分を有し、前記金属被膜の上面は前記柱状バンプの上面と同一平面に存在し、
前記柱状バンプの上面と前記第2の電極とが接合する、バンプ接合構造。
(付記8)
前記金属被膜は、前記シードメタル層の成分と前記柱状バンプの成分との金属間化合物を有する、付記7記載のバンプ接合構造。
(付記9)
前記金属被膜は、前記柱状バンプの側面全体を覆う、付記7または8記載のバンプ接合構造。
(付記10)
前記シードメタル層と前記柱状バンプとの間にバリアメタルを設けている、付記7から9の内の1項記載のバンプ接合構造。
(付記11)
前記第1の電極上に開口部を有するパッシベーション膜を設け、前記シードメタル層は前記開口部にて前記第1の電極と接続する、付記7から10の内の1項記載のバンプ接合構造。
(付記12)
前記柱状バンプはSn、Ag、Bi、Inから選択される少なくとも1つを含み、前記シードメタル層はTi、Cu、W、Pt、Auから選択される少なくとも1つを含む、付記7から11の内の1項記載のバンプ接合構造。
(付記13)
前記第2の電極は、前記柱状バンプの上面の寸法よりも小さい寸法の上面を有する突起電極を有し、前記突起電極は前記柱状バンプ内に挿入されて接合する、付記7から12の内の1項記載のバンプ接合構造。
(付記14)
電極を含む面上にシードメタル層を形成し、
前記電極上に前記シードメタル層を介して柱状バンプを電界めっきして形成し、
前記柱状バンプの形成されていない前記シードメタル層をドライエッチングで除去する際に、前記ドライエッチングされた前記シードメタル層の再付着層を前記柱状バンプの側面に形成し、
前記柱状バンプの融点よりも高い温度で熱処理して、前記柱状バンプの成分と前記再付着層の成分との金属間化合物が生成された金属被膜を形成し、
前記柱状バンプの上面と前記金属被膜の上面とが同一平面となるよう平坦化する、バンプ製造方法。
(付記15)
前記金属被膜は前記柱状バンプの側面全体を覆う、付記14記載のバンプ製造方法。
(付記16)
前記シードメタル層と前記柱状バンプとの間にバリアメタルを電界めっきして形成する、付記14または15記載のバンプ製造方法。
(付記17)
前記電極上に開口部を有するパッシベーション膜を形成し、前記シードメタル層を前記開口部にて前記電極と接続させる、付記14から16の内の1項記載のバンプ製造方法。
(付記18)
前記柱状バンプはSn、Ag、Bi、Inから選択される少なくとも1つを含み、前記シードメタル層はTi、Cu、W、Pt、Auから選択される少なくとも1つを含む、付記14から17の内の1項記載のバンプ製造方法。
(付記1)
電極上にシードメタル層を介して設けられた柱状バンプと、前記柱状バンプの側面を覆う金属被膜と、を有し、前記金属被膜は前記シードメタル層の成分を有し、前記金属被膜の上面は前記柱状バンプの上面と同一平面に存在する、バンプ構造。
(付記2)
前記金属被膜は、前記シードメタル層の成分と前記柱状バンプの成分との金属間化合物を有する、付記1記載のバンプ構造。
(付記3)
前記金属被膜は、前記柱状バンプの側面全体を覆う、付記1または2記載のバンプ構造。
(付記4)
前記シードメタル層と前記柱状バンプとの間にバリアメタルを設けている、付記1から3の内の1項記載のバンプ構造。
(付記5)
前記電極上に開口部を有するパッシベーション膜を設け、前記シードメタル層は前記開口部にて前記電極と接続する、付記1から4の内の1項記載のバンプ構造。
(付記6)
前記柱状バンプはSn、Ag、Bi、Inから選択される少なくとも1つを含み、前記シードメタル層はTi、Cu、W、Pt、Auから選択される少なくとも1つを含む、付記1から5の内の1項記載のバンプ構造。
(付記7)
第1の電極と、第2の電極と、前記第1の電極と前記第2の電極とを接合するバンプ構造と、を有し、
前記バンプ構造は、前記第1の電極上にシードメタル層を介して設けられた柱状バンプと、前記柱状バンプの側面を覆う金属被膜と、を有し、前記金属被膜は前記シードメタル層の成分を有し、前記金属被膜の上面は前記柱状バンプの上面と同一平面に存在し、
前記柱状バンプの上面と前記第2の電極とが接合する、バンプ接合構造。
(付記8)
前記金属被膜は、前記シードメタル層の成分と前記柱状バンプの成分との金属間化合物を有する、付記7記載のバンプ接合構造。
(付記9)
前記金属被膜は、前記柱状バンプの側面全体を覆う、付記7または8記載のバンプ接合構造。
(付記10)
前記シードメタル層と前記柱状バンプとの間にバリアメタルを設けている、付記7から9の内の1項記載のバンプ接合構造。
(付記11)
前記第1の電極上に開口部を有するパッシベーション膜を設け、前記シードメタル層は前記開口部にて前記第1の電極と接続する、付記7から10の内の1項記載のバンプ接合構造。
(付記12)
前記柱状バンプはSn、Ag、Bi、Inから選択される少なくとも1つを含み、前記シードメタル層はTi、Cu、W、Pt、Auから選択される少なくとも1つを含む、付記7から11の内の1項記載のバンプ接合構造。
(付記13)
前記第2の電極は、前記柱状バンプの上面の寸法よりも小さい寸法の上面を有する突起電極を有し、前記突起電極は前記柱状バンプ内に挿入されて接合する、付記7から12の内の1項記載のバンプ接合構造。
(付記14)
電極を含む面上にシードメタル層を形成し、
前記電極上に前記シードメタル層を介して柱状バンプを電界めっきして形成し、
前記柱状バンプの形成されていない前記シードメタル層をドライエッチングで除去する際に、前記ドライエッチングされた前記シードメタル層の再付着層を前記柱状バンプの側面に形成し、
前記柱状バンプの融点よりも高い温度で熱処理して、前記柱状バンプの成分と前記再付着層の成分との金属間化合物が生成された金属被膜を形成し、
前記柱状バンプの上面と前記金属被膜の上面とが同一平面となるよう平坦化する、バンプ製造方法。
(付記15)
前記金属被膜は前記柱状バンプの側面全体を覆う、付記14記載のバンプ製造方法。
(付記16)
前記シードメタル層と前記柱状バンプとの間にバリアメタルを電界めっきして形成する、付記14または15記載のバンプ製造方法。
(付記17)
前記電極上に開口部を有するパッシベーション膜を形成し、前記シードメタル層を前記開口部にて前記電極と接続させる、付記14から16の内の1項記載のバンプ製造方法。
(付記18)
前記柱状バンプはSn、Ag、Bi、Inから選択される少なくとも1つを含み、前記シードメタル層はTi、Cu、W、Pt、Auから選択される少なくとも1つを含む、付記14から17の内の1項記載のバンプ製造方法。
1 素子
2 素子電極
3 シードメタル層
4 パッシベーション膜
5 柱状バンプ
6 バリアメタル
7 金属被膜
8 回路基板
9 基板電極
10 フォトレジストマスク
11 突起電極
2 素子電極
3 シードメタル層
4 パッシベーション膜
5 柱状バンプ
6 バリアメタル
7 金属被膜
8 回路基板
9 基板電極
10 フォトレジストマスク
11 突起電極
Claims (10)
- 電極上にシードメタル層を介して設けられた柱状バンプと、前記柱状バンプの側面を覆う金属被膜と、を有し、前記金属被膜は前記シードメタル層の成分を有し、前記金属被膜の上面は前記柱状バンプの上面と同一平面に存在する、バンプ構造。
- 前記金属被膜は、前記シードメタル層の成分と前記柱状バンプの成分との金属間化合物を有する、請求項1記載のバンプ構造。
- 前記金属被膜は、前記柱状バンプの側面全体を覆う、請求項1または2記載のバンプ構造。
- 前記シードメタル層と前記柱状バンプとの間にバリアメタルを設けている、請求項1から3の内の1項記載のバンプ構造。
- 前記電極上に開口部を有するパッシベーション膜を設け、前記シードメタル層は前記開口部にて前記電極と接続する、請求項1から4の内の1項記載のバンプ構造。
- 前記柱状バンプはSn、Ag、Bi、Inから選択される少なくとも1つを含み、前記シードメタル層はTi、Cu、W、Pt、Auから選択される少なくとも1つを含む、請求項1から5の内の1項記載のバンプ構造。
- 第1の電極と、第2の電極と、前記第1の電極と前記第2の電極とを接合するバンプ構造と、を有し、
前記バンプ構造は、前記第1の電極上にシードメタル層を介して設けられた柱状バンプと、前記柱状バンプの側面を覆う金属被膜と、を有し、前記金属被膜は前記シードメタル層の成分を有し、前記金属被膜の上面は前記柱状バンプの上面と同一平面に存在し、
前記柱状バンプの上面と前記第2の電極とが接合する、バンプ接合構造。 - 前記金属被膜は、前記シードメタル層の成分と前記柱状バンプの成分との金属間化合物を有する、請求項7記載のバンプ接合構造。
- 前記第2の電極は、前記柱状バンプの上面の寸法よりも小さい寸法の上面を有する突起電極を有し、前記突起電極は前記柱状バンプ内に挿入されて接合する、請求項7から12の内の1項記載のバンプ接合構造。
- 電極を含む面上にシードメタル層を形成し、
前記電極上に前記シードメタル層を介して柱状バンプを電界めっきして形成し、
前記柱状バンプの形成されていない前記シードメタル層をドライエッチングで除去する際に、前記ドライエッチングされた前記シードメタル層の再付着層を前記柱状バンプの側面に形成し、
前記柱状バンプの融点よりも高い温度で熱処理して、前記柱状バンプの成分と前記再付着層の成分との金属間化合物が生成された金属被膜を形成し、
前記柱状バンプの上面と前記金属被膜の上面とが同一平面となるよう平坦化する、バンプ製造方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6237969B1 (ja) * | 2017-03-29 | 2017-11-29 | 三菱電機株式会社 | 中空封止デバイス及びその製造方法 |
JP2022535603A (ja) * | 2019-12-30 | 2022-08-09 | チップモア テクノロジー コーポレーション リミテッド | 封止構造及びその成形方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0417339A (ja) * | 1990-05-10 | 1992-01-22 | Nec Corp | Inバンプの形成方法 |
JPH07211722A (ja) * | 1994-01-26 | 1995-08-11 | Toshiba Corp | 半導体装置及び半導体装置実装構造体 |
JPH07273117A (ja) * | 1994-03-30 | 1995-10-20 | Nec Corp | Inバンプの製造方法 |
JP2011071175A (ja) * | 2009-09-24 | 2011-04-07 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
JP2011165862A (ja) * | 2010-02-09 | 2011-08-25 | Sony Corp | 半導体装置、チップ・オン・チップの実装構造、半導体装置の製造方法及びチップ・オン・チップの実装構造の形成方法 |
JP2012238823A (ja) * | 2011-04-27 | 2012-12-06 | Nichia Chem Ind Ltd | 窒化物半導体発光素子およびその製造方法 |
-
2015
- 2015-03-23 JP JP2015059910A patent/JP2016181555A/ja active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0417339A (ja) * | 1990-05-10 | 1992-01-22 | Nec Corp | Inバンプの形成方法 |
JPH07211722A (ja) * | 1994-01-26 | 1995-08-11 | Toshiba Corp | 半導体装置及び半導体装置実装構造体 |
JPH07273117A (ja) * | 1994-03-30 | 1995-10-20 | Nec Corp | Inバンプの製造方法 |
JP2011071175A (ja) * | 2009-09-24 | 2011-04-07 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
JP2011165862A (ja) * | 2010-02-09 | 2011-08-25 | Sony Corp | 半導体装置、チップ・オン・チップの実装構造、半導体装置の製造方法及びチップ・オン・チップの実装構造の形成方法 |
JP2012238823A (ja) * | 2011-04-27 | 2012-12-06 | Nichia Chem Ind Ltd | 窒化物半導体発光素子およびその製造方法 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6237969B1 (ja) * | 2017-03-29 | 2017-11-29 | 三菱電機株式会社 | 中空封止デバイス及びその製造方法 |
WO2018179153A1 (ja) * | 2017-03-29 | 2018-10-04 | 三菱電機株式会社 | 中空封止デバイス及びその製造方法 |
US10950567B2 (en) | 2017-03-29 | 2021-03-16 | Mitsubishi Electric Corporation | Hollow sealed device and manufacturing method therefor |
JP2022535603A (ja) * | 2019-12-30 | 2022-08-09 | チップモア テクノロジー コーポレーション リミテッド | 封止構造及びその成形方法 |
JP7288985B2 (ja) | 2019-12-30 | 2023-06-08 | チップモア テクノロジー コーポレーション リミテッド | 封止構造及びその成形方法 |
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