JP6533066B2 - 電子装置 - Google Patents

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Description

本発明は、電子装置に関する。
外部からの電流の入出力に対して特定の機能を果たす電子装置は、様々な形態のものが提案されている。一般的には、この電子装置の機能を果たすために、各々が電気回路の一部を構成する複数の素子が内蔵されている。これらの素子を支持し、かつ互いに導通させることを目的として、金属製のリードが用いられる。このリードは、上記複数の素子の機能や形状および大きさに応じて、その個数や形状および大きさが決定される。このリードに搭載された上記複数の素子は、封止樹脂によって覆われる。封止樹脂は、これらの素子や上記リードの一部を保護するためのものである。このような電子装置は、たとえば電子機器の回路基板などに実装されて用いられる。技術の進歩に伴い、電子装置の小型化がますます求められている。なお、電子装置に関する文献としては、特許文献１が挙げられる。
特開２０１２−９９６７３号公報
本発明は、上記した事情のもとで考え出されたものであって、小型化を図るのに適する電子装置を提供することを主たる課題とする。
本発明によって提供される電子装置は、厚さ方向において互いに反対側を向く主面および裏面を有し、半導体材料よりなる基板と、上記基板に配置された電子素子と、上記電子素子に導通する導電層と、を備え、上記基板には、上記主面から凹む素子配置用凹部と、当該素子配置用凹部から上記裏面に貫通する貫通凹部が形成されており、上記素子配置用凹部には、上記電子素子が配置されており、上記貫通凹部には、当該貫通凹部の少なくとも底部を塞ぎ、金属材料が充填された金属充填部が設けられており、上記導電層は、少なくとも上記貫通凹部から上記裏面にわたって形成されている。
本発明の好ましい実施の形態においては、上記貫通凹部は、上記底部において上記厚さ方向を向く平坦状の開口を有し、上記金属充填部は、上記開口の全体を塞いでいる。
本発明の好ましい実施の形態においては、上記金属充填部は、上記裏面と同じ方向を向く端面を有し、上記端面は、上記裏面と面一状である。
本発明の好ましい実施の形態においては、上記導電層は、上記金属充填部の上記端面を覆う被覆部を有する。
本発明の好ましい実施の形態においては、上記金属充填部の上記厚さ方向における寸法は、上記導電層の厚さよりも大である。
本発明の好ましい実施の形態においては、上記基板の上記裏面に形成された第１絶縁膜を更に備え、上記第１絶縁膜は、上記基板と上記導電層との間に介在している。
本発明の好ましい実施の形態においては、上記第１絶縁膜は、絶縁材料によって積層形成されている。
本発明の好ましい実施の形態においては、上記第１絶縁膜は、ポリイミド樹脂あるいはベンゾシクロブテン樹脂よりなる。
本発明の好ましい実施の形態においては、上記裏面に形成された第２絶縁膜を更に備え、上記導電層は、上記第１絶縁膜と上記第２絶縁膜との間に介在している。
本発明の好ましい実施の形態においては、上記裏面に形成された裏面電極パッドを更に備え、上記裏面電極パッドは、上記導電層に接しており、かつ、上記電子素子に導通している。
本発明の好ましい実施の形態においては、上記貫通凹部は、上記主面側から上記裏面側に向かうほど断面寸法が小である。
本発明の好ましい実施の形態においては、上記素子配置用凹部は、上記厚さ方向のうちの一方である第１厚さ方向を向く素子配置用凹部底面を有し、上記素子配置用凹部底面には、上記電子素子が配置されている。
本発明の好ましい実施の形態においては、上記素子配置用凹部底面は、上記厚さ方向に直交する面である。
本発明の好ましい実施の形態においては、上記貫通凹部の個数は、複数である。
本発明の好ましい実施の形態においては、上記導電層は、上記電子素子を配置するための複数の素子配置用パッドと、上記裏面側に形成された複数の裏面側パッドと、上記複数の素子配置用パッドおよび前記複数の裏面側パッドとを各別に導通させ、かつ複数の上記貫通凹部それぞれに形成された複数の貫通凹部内導電部と、を含む。
本発明の好ましい実施の形態においては、上記複数の素子配置用パッドの各々は、上記厚さ方向視において少なくとも一部が複数の上記貫通凹部のいずれかと重なる。
本発明の好ましい実施の形態においては、上記導電層は、上記貫通凹部を介して上記素子配置用凹部から上記裏面にわたって形成されている。
本発明の好ましい実施の形態においては、上記素子配置用パッドは、上記素子配置用凹部に形成されている。
本発明の好ましい実施の形態においては、上記導電層は、シード層と、メッキ層と、を含み、上記シード層は、上記基板と上記メッキ層との間に介在している。
本発明の好ましい実施の形態においては、上記素子配置用凹部に充填され、上記電子素子を覆う封止樹脂部を更に備える。
本発明の好ましい実施の形態においては、上記基板は、半導体材料の単結晶よりなる。
本発明の好ましい実施の形態においては、上記半導体材料は、Ｓｉである。
本発明の好ましい実施の形態においては、上記主面および上記裏面は、上記基板の厚さ方向に直交し、かつ、平坦である。
本発明の好ましい実施の形態においては、上記主面は、（１００）面である。
本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
本発明の第１実施形態に基づく電子装置を示す断面図である。 図１の電子装置を示す要部拡大断面図である。 図１の電子装置の基板を示す平面図である。 図１の電子装置の製造方法の一工程を示す要部断面図である。 図１の電子装置の製造方法の一工程を示す要部断面図である。 図１の電子装置の製造方法の一工程を示す要部断面図である。 図１の電子装置の製造方法の一工程を示す要部断面図である。 図１の電子装置の製造方法の一工程を示す要部断面図である。 図１の電子装置の製造方法の一工程を示す要部断面図である。 図１の電子装置の製造方法の一工程を示す要部断面図である。 図１の電子装置の製造方法の一工程を示す要部断面図である。 図１の電子装置の製造方法の一工程を示す要部断面図である。 図１の電子装置の製造方法の一工程を示す要部断面図である。 図１の電子装置の製造方法の一工程を示す要部断面図である。 図１の電子装置の製造方法の一工程を示す要部断面図である。 図１の電子装置の製造方法の一工程を示す要部断面図である。 本発明の第２実施形態に基づく電子装置を示す断面図である。
以下、本発明の好ましい実施の形態につき、図面を参照して具体的に説明する。
図１および図２は、本発明の第１実施形態に基づく電子装置を示している。本実施形態の電子装置Ａ１は、基板１、絶縁層２、導電層３、金属充填部４、絶縁膜５１，５２、裏面電極パッド６１、封止樹脂部７、および電子素子８を備えている。図１は、電子装置Ａ１の厚さ方向に沿う断面における断面図である。図２は、電子装置Ａ１の要部拡大断面図である。また、図３は、基板１のみを示す平面図である。
基板１は、半導体材料の単結晶よりなる。本実施形態においては、基板１は、Ｓｉ単結晶からなる。基板１の材質は、Ｓｉに限定されず、たとえば、ＳｉＣであってもよい。基板１の厚さは、たとえば、２００〜５５０μｍである。基板１には、電子素子８が配置されている。
基板１は、主面１１１と、裏面１１２と、を有する。
主面１１１は、厚さ方向の一方を向く。主面１１１は平坦である。主面１１１は厚さ方向に直交する。主面１１１は、（１００）面、あるいは、（１１０）面である。本実施形態では、主面１１１は、（１００）面である。
裏面１１２は、厚さ方向の他方を向く。すなわち、裏面１１２および主面１１１は互いに反対側を向く。裏面１１２は平坦である。裏面１１２は厚さ方向に直交する。
基板１には、素子配置用凹部１４および複数の貫通凹部１７が形成されている。
素子配置用凹部１４は、主面１１１から凹んでいる。素子配置用凹部１４には、電子素子８が配置されている。素子配置用凹部１４の深さ（主面１１１と後述の素子配置用凹部底面１４２との、厚さ方向における離間寸法）は、たとえば、１００〜３００μｍである。素子配置用凹部１４は、厚さ方向視において矩形状である。素子配置用凹部１４の形状は、主面１１１として（１００）面を採用したことに依存している。
素子配置用凹部１４は、素子配置用凹部側面１４１および素子配置用凹部底面１４２を有している。
素子配置用凹部底面１４２は、基板１の厚さ方向において主面１１１と同じ側を向く。素子配置用凹部底面１４２は、厚さ方向視において矩形状である。素子配置用凹部底面１４２には、電子素子８が配置されている。素子配置用凹部底面１４２は、厚さ方向に直交する面である。
素子配置用凹部側面１４１は、素子配置用凹部底面１４２につながっている。素子配置用凹部側面１４１は、厚さ方向に対し傾斜している。厚さ方向に直交する平面に対する素子配置用凹部側面１４１の角度は、５５度である。これは、主面１１１として（１００）面を採用したことに由来している。素子配置用凹部側面１４１は、４つの平坦面を有している。
貫通凹部１７は、素子配置用凹部１４から裏面１１２側へ凹んでおり、基板１における一部分を素子配置用凹部底面１４２から裏面１１２へと貫通する。本実施形態では、貫通凹部１７の個数は、複数（たとえば４つ）である。図１の断面図に示された２つの貫通凹部１７と、図１に対して紙面の垂直方向に所定距離隔てた位置に設けられた２つの貫通凹部１７（図３参照）と、を含む。貫通凹部１７の深さは、たとえば、１０〜５０μｍである。基板１の厚さ方向視における貫通凹部１７の最大開口寸法は、たとえば、１０〜５０μｍである。基板１の厚さ方向視における貫通凹部１７の最大開口寸法に対する、貫通凹部１７の深さの比は、たとえば０．２〜５である。本実施形態では、貫通凹部１７は、厚さ方向視において、矩形状である。また、本実施形態においては、貫通凹部１７は、厚さ方向において主面１１１側から裏面１１２側に向かうほど断面寸法が小である。
貫通凹部１７は、貫通凹部内面１７１を有する。貫通凹部内面１７１は、基板１の厚さ方向に対して傾斜している。貫通凹部内面１７１は、４つの平坦面を有している。本実施形態では、貫通凹部内面１７１は、素子配置用凹部底面１４２および裏面１１２につながっている。厚さ方向に直交する平面に対する貫通凹部内面１７１の角度は、５５度である。これは、主面１１１として（１００）面を採用したことに由来している。本実施形態においては、貫通凹部１７の底部には、基板１の厚さ方向を向いた平坦状の開口１７２を有する。
絶縁層２は、基板１上に形成されている。絶縁層２は、基板１のうち裏面１１２とは反対側から臨む部分を覆っている。より具体的には、絶縁層２は、主面１１１、素子配置用凹部側面１４１、素子配置用凹部底面１４２および貫通凹部内面１７１を覆っている。絶縁層２の厚さは、たとえば０．１〜１．０μｍ程度である。絶縁層２は、たとえばＳｉＯ2よりなる。絶縁層２は、たとえば熱酸化によって形成されている。
絶縁層２は、貫通凹部内面絶縁部２１を有する。貫通凹部内面絶縁部２１は、貫通凹部１７の貫通凹部内面１７１に形成されている。貫通凹部内面絶縁部２１は、裏面１１２と同じ方向を向く端面２１１を有する。当該端面２１１は、裏面１１２と面一状である。
導電層３は、電子素子８に導通する。導電層３は、電子素子８に入出力する電流経路を構成するためのものである。導電層３は、少なくとも貫通凹部１７（貫通凹部内面１７１）から裏面１１２にわたって形成されている。本実施形態では、導電層３は、貫通凹部１７（貫通凹部内面１７１）および裏面１１２に形成されている。
導電層３は、例えばシード層３１およびメッキ層３２を含む。
シード層３１は、所望のメッキ層３２を形成するためのいわゆる下地層である。シード層３１は、基板１とメッキ層３２との間に介在している。シード層３１は、たとえばＴｉｉやＣｕなどからなる。シード層３１は、たとえばスパッタリングによって形成される。シード層３１の厚さは、たとえば、１μｍ以下である。
メッキ層３２は、シード層３１を利用した電解めっきによって形成される。メッキ層３２は、たとえばＣｕあるいはＴｉ、Ｎｉ、Ｃｕなどが積層された層よりなる。メッキ層３２の厚さは、たとえば３〜１０μｍ程度である。メッキ層３２の厚さは、シード層３１の厚さよりも厚い。
導電層３は、素子配置用パッド３３、裏面側パッド３４、貫通凹部内導電部３５および被覆部３６を含む。
素子配置用パッド３３は、素子配置用凹部１４および貫通凹部１７の少なくとも一方に設けられている。素子配置用パッド３３は、電子素子８を素子配置用凹部１４に配置するために用いられる。本実施形態においては、素子配置用パッド３３は、後述する金属充填部４上に形成されている。また、本実施形態では、素子配置用パッド３３は、複数の貫通凹部１７に対応するように複数設けられている。各素子配置用パッド３３は、基板１の厚さ方向視においていずれかの貫通凹部１７と重なっている。なお、図１に示した態様と異なり、素子配置用パッド３３を設けない構成としてもよい。素子配置用パッド３３を設けない場合、たとえば金属充填部４上に、後述のはんだ８１を介して電子素子８が搭載される。
裏面側パッド３４は、裏面１１２に形成されている。裏面側パッド３４は、後述の裏面電極パッド６１を形成する土台となる部位である。本実施形態では、裏面側パッド３４は、複数の貫通凹部１７に対応するように複数設けられている。
貫通凹部内導電部３５は、貫通凹部１７の貫通凹部内面１７１に形成された部分を含む。本実施形態においては、図２に示すように、貫通凹部内導電部３５は、絶縁層２の貫通凹部内面絶縁部２１に積層されている。貫通凹部内導電部３５は、裏面１１２と同じ方向を向く端面３５１を有する。当該端面３５１は、裏面１１２と面一状である。
被覆部３６は、基板１の裏面１１２側に形成されている。被覆部３６は、裏面側パッド３４と導通している。本実施形態においては、被覆部３６は、後述する金属充填部４の端面４１、および貫通凹部内導電部３５の端面３５１を覆っている。
貫通凹部内導電部３５は、金属充填部４上に形成された素子配置用パッド３３と、裏面１１２に形成された裏面側パッド３４と、に導通している。
金属充填部４は、貫通凹部１７に設けられている。金属充填部４は、たとえばＣｕなどの導電性に優れた金属材料よりなる。金属充填部４は、貫通凹部１７の少なくとも一部に充填されている。金属充填部４は、貫通凹部１７の少なくとも底部を塞いでいる。本実施形態においては、金属充填部４は、貫通凹部１７の底部の開口１７２全体を塞いでいる。本実施形態においては、金属充填部４は、貫通凹部内導電部３５の少なくとも一部を覆っている。金属充填部４は、裏面１１２と同じ方向を向く端面４１を有する。金属充填部４の端面４１は、基板１の裏面１１２と面一状である。金属充填部４は、基板１の厚さ方向の寸法が導電層３の厚さよりも大である。貫通凹部１７の深さに対する、金属充填部４の厚さ方向の寸法の比は、たとえば０．２〜０．８である。
絶縁膜５１は、裏面１１２に形成されている。絶縁膜５１は、基板１と導電層３との間に介在している。本実施形態においては、絶縁膜５１は、裏面１１２の全体を覆っている。また、絶縁膜５１は、貫通凹部内面絶縁部２１の端面２１１を覆っている。絶縁膜５１は、たとえば絶縁材料によって積層形成されている。絶縁膜５１は、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって形成されている。絶縁膜５１は、ポリイミド樹脂あるいはベンゾシクロブテン樹脂よりなる。この絶縁膜５１は、本発明でいう第１絶縁膜に相当する。
絶縁膜５２は、裏面１１２に形成されている。絶縁膜５２は、導電層３の一部（裏面側パッド３４）を除き、裏面１１２全体に形成されている。これにより、導電層３は、絶縁膜５１と絶縁膜５２との間に介在している。絶縁膜５２は、たとえばポリイミド樹脂あるいはベンゾシクロブテン樹脂よりなる。絶縁膜５２は、たとえばＣＶＤによって形成されている。絶縁膜５２は、本発明でいう第２絶縁膜に相当する。
裏面電極パッド６１は、裏面１１２に形成されている。裏面電極パッド６１は、導電層３に接しており、かつ、電子素子８に導通している。裏面電極パッド６１は、たとえば基板１に近い順に、Ｎｉ層、Ｐｄ層、およびＡｕ層が積層された構造となっている。本実施形態では、裏面電極パッド６１は矩形状である。
封止樹脂部７は、素子配置用凹部１４に充填され、電子素子８を覆っている。封止樹脂部７は、電子素子８を覆っており、素子配置用凹部底面１４２および素子配置用凹部側面１４１によって囲まれた空間に充填されている。本実施形態においては、封止樹脂部７は、素子配置用凹部１４に繋がる貫通凹部１７のうち金属充填部４が存在しない空間にも充填されている。封止樹脂部７の材質としては、たとえばエポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリベンゾオキサゾール（ＰＢＯ）樹脂、および、シリコーン樹脂が挙げられる。封止樹脂部７は、透光性樹脂または非透光性樹脂のいずれであってもよいが、本実施形態においては、非透光性樹脂が好ましい。
電子素子８は、素子配置用凹部１４に配置されている。電子素子８は、複数の素子配置用パッド３３を利用してはんだ８１を介して搭載されている。電子素子８の一例としては、たとえば集積回路素子が挙げられ、具体的には、いわゆるＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）素子である。あるいは、電子素子８の他の例としては、インダクタやキャパシタなどの受動素子が挙げられる。
次に、電子装置Ａ１の製造方法の一例について、図４〜図１６を参照しつつ、以下に説明する。
まず、図４に示すように基板１を用意する。基板１は、半導体材料の単結晶からなり、本実施形態においては、Ｓｉ単結晶からなる。基板１の厚さは、たとえば２５０〜６００μｍ程度である。基板１は、上述した電子装置Ａ１の基板１を複数個得ることのできるサイズである。すなわち、以降の製造工程においては、複数の電子装置Ａ１を一括して製造する手法を前提としている。１つの電子装置Ａ１を製造する方法であっても構わないが、工業上の効率を考慮すると、複数の電子装置Ａ１を一括して製造する手法が現実的である。なお、図４に示す基板１は、電子装置Ａ１における基板１とは厳密には異なるが、理解の便宜上、いずれの基板についても、基板１として表すものとする。
基板１は、互いに反対側を向く主面１１１および裏面１１２を有している。本実施形態においては、主面１１１として結晶方位が（１００）である面、すなわち（１００）面を採用する。
次いで、主面１１１をたとえば酸化させることによりＳｉＯ2からなるマスク層を形成する。このマスク層の厚さは、たとえば０．７〜１．０μｍ程度である。
次いで、上記マスク層に対してたとえばエッチングによるパターニングを行う。これにより、上記マスク層にたとえば矩形状の開口を形成する。この開口の形状および大きさは、最終的に得ようとする素子配置用凹部１４の形状および大きさに応じて設定する。
次いで、図５に示すように、素子配置用凹部１４を形成する。素子配置用凹部１４の形成は、基板１に対して、たとえばＫＯＨを用いた異方性エッチングによって行う。ＫＯＨは、Ｓｉ単結晶に対して良好な異方性エッチングを実現しうるアルカリエッチング溶液の一例である。これにより、基板１には、素子配置用凹部１４が形成される。この素子配置用凹部１４は、素子配置用凹部側面１４１および素子配置用凹部底面１４２を有しており、主面１１１から凹んでいる。素子配置用凹部１４は、厚さ方向視矩形状である。素子配置用凹部底面１４２は、厚さ方向に対して直角である。素子配置用凹部側面１４１が厚さ方向に直交する平面に対してなす角度は、５５°程度となる。
次いで、素子配置用凹部側面１４１および素子配置用凹部底面１４２をたとえば酸化させることによりＳｉＯ2からなるマスク層を形成する。次いで、上記マスク層に対してたとえばエッチングによるパターニングを行う。これにより、上記マスク層にたとえば矩形状の開口を形成する。この開口の形状および大きさは、最終的に得ようとする貫通凹部１７の形状および大きさに応じて設定する。
次いで、上述したＫＯＨを用いた異方性エッチングにより、凹部を形成する。そして、上記マスク層を除去する。この２段階のエッチングを行うことにより、図６に示す素子配置用凹部１４および凹部１７’が形成される。凹部１７’は後に貫通凹部１７となる部分であり、凹部内面１７１’および凹部底面１７３’を有する。凹部１７’は、素子配置用凹部１４から凹んでいる。素子配置用凹部１４は、厚さ方向視矩形状である。凹部底面１７３’は、厚さ方向に対して直角である。凹部内面１７１’が厚さ方向に直交する平面に対してなす角度は、５５°程度となる。
次いで、図７に示すように、熱酸化させることにより、素子配置用凹部側面１４１、素子配置用凹部底面１４２、凹部内面１７１’および凹部底面１７３’に、絶縁層２を形成する。
次いで、図８に示すように、導電層３（シード層３１およびメッキ層３２）を形成する。シード層３１は、たとえばＴｉやＣｕを用いたスパッタリングを行った後にパターニングを施すことにより、形成される。メッキ層３２の形成は、たとえばシード層３１を利用した電解メッキによって行う。この結果、たとえばＣｕあるいはＴｉ、Ｎｉ、Ｃｕなどが積層された層からなるメッキ層３２が得られる。シード層３１およびメッキ層３２は、積層されることにより導電層３をなす。この際、導電層３は、たとえば貫通凹部内導電部３５を含む形状とされている。
次いで、図９に示すように、金属充填部４を形成する。金属充填部４の形成は、たとえば貫通凹部１７内に形成された導電層３（貫通凹部内導電部３５）を利用した電解めっきによって行う。この結果、たとえばＣｕからなる金属充填部４が形成される。
次いで、素子配置用凹部１４および凹部１７’にレジスト層を形成する。レジスト層の形成は、たとえば感光性のレジスト樹脂をスプレー塗布することによって行う。
次いで、上記レジスト層に対してたとえばエッチングによるパターニングを行う。これにより、上記レジスト層に対して開口を形成する。この開口の形状および大きさは、上述した素子配置用パッド３３の形状および大きさに対応している。上記開口により、金属充填部４の少なくとも一部が露出する。
次いで、図１０に示すように、素子配置用パッド３３を形成する。素子配置用パッド３３の形成は、たとえば金属充填部４を利用した電解めっきによって行う。この結果、たとえばＣｕからなる素子配置用パッド３３が得られる。
次いで、図１１に示すように、電子素子８を素子配置用凹部１４に配置する。電子素子８には、たとえばはんだボールを形成しておく。はんだボールには、フラックスを塗布しておく。このフラックスの粘着性を利用して、電子素子８を載置する。そして、リフロー炉によって上記はんだボールを溶融させた後に硬化させることにより、はんだ８１を介して電子素子８の配置が完了する。はんだボールを形成する手法の他に、導電層３の素子配置用パッド３３にはんだペーストを塗布しておく手法を採用してもよい。
なお、素子配置用パッド３３を設けない場合には、上記の素子配置用パッド３３を形成する工程を省略し、電子素子８を、はんだ８１を介して金属充填部４上に搭載すればよい。
次いで、図１２に示すように、封止樹脂部７を形成する。封止樹脂部７の形成は、たとえば浸透性に優れるとともに、感光することによって硬化する樹脂材料を主に素子配置用凹部底面１４２および凹部１７’に電子素子８を覆うように充填し、これを硬化させることによって行う。
次いで、図１３に示すように、基板１を裏面１１２から研削する。裏面１１２の研削は、金属充填部４に到達するまで行う。これにより、金属充填部４の底部（端面４１）が露出する。また、上記した凹部１７’は、底面部分が研削されることにより、底部に平坦状の開口１７２を有する貫通凹部１７となる。このとき、研削により露出した金属充填部４の端面４１と、基板１の裏面１１２とは、面一状である。また、金属充填部４は、貫通凹部１７の開口１７２全体を塞いでいる。
次いで、図１４に示すように、裏面１１２に絶縁膜５１を形成する。絶縁膜５１は、たとえばポリイミド樹脂あるいはベンゾシクロブテン樹脂などの絶縁材料をＣＶＤにより積層させた後にパターニングを施すことにより、形成される。
次いで、図１５に示すように、裏面１１２（絶縁膜５１上および金属充填部４上）の適所に導電層３（シード層３１およびメッキ層３２）を形成する。シード層３１は、たとえばＴｉやＣｕを用いたスパッタリングを行った後にパターニングを施すことにより、形成される。メッキ層３２の形成は、たとえばシード層３１を利用した電解メッキによって行う。この結果、たとえばＣｕあるいはＴｉ、Ｎｉ、Ｃｕなどが積層された層からなるメッキ層３２が得られる。シード層３１およびメッキ層３２は、積層されることにより導電層３をなす。この際、導電層３は、たとえば裏面側パッド３４および被覆部３６を含む形状とされている。
次いで、図１６に示すように、絶縁膜５２を形成する。絶縁膜５２は、裏面１１２（導電層３上および絶縁膜５１上）の適所に形成される。絶縁膜５２は、たとえばポリイミド樹脂あるいはベンゾシクロブテン樹脂などの絶縁材料をＣＶＤにより積層させた後にパターニングを施すことにより、形成される。絶縁膜５２の形成後において、裏面側パッド３４は、絶縁膜５２に覆われておらず露出している。この後は、裏面電極パッド６１を形成する。裏面電極パッド６１は、裏面側パッド３４（導電層３の露出部）に、たとえばＮｉ，Ｐｄ，Ａｕなどの金属を無電解めっきすることにより形成される。
そして、基板１をたとえばダイサーによって切断するこれにより、図１および図２に示した電子装置Ａ１が得られる。
次に、電子装置Ａ１の作用について説明する。
本実施形態によれば、基板１には、素子配置用凹部１４から裏面１１２に貫通する貫通凹部１７が形成されている。導電層３は、少なくとも貫通凹部１７から裏面１１２にわたって、形成されている。このような構成によると、素子配置用凹部１４側から裏面１１２側への電流経路を形成することができる。これにより、電子素子８を動作させるために必要となる導通経路を、たとえば厚さ方向視において電子素子８と重ならせる構成が実現される。したがって、電子装置Ａ１の厚さ方向視におけるサイズの小型化を図るのに適する。
本実施形態においては、貫通凹部１７に金属充填部４が設けられている。金属充填部４は、貫通凹部１７の底部を塞いでいる。したがって、貫通凹部１７の裏面１１２側の開口は、金属充填部４によって塞がれている。このような構成によれば、貫通凹部１７を形成することによる基板１の強度低下を防止することができる。
本実施形態においては、金属充填部４は、貫通凹部内導電部３５を覆っており、貫通凹部内導電部３５と接している。貫通凹部１７の底部は、基板１の厚さ方向を向いて開口する平坦面とされており、金属充填部４は、平坦状の開口全体を塞いでいる。また、金属充填部４は、裏面１１２と同じ方向を向く端面４１を有する。この端面４１は、裏面１１２と面一状である。これにより、裏面１１２側に形成される導電層３について、端面４１を覆う部分（被覆部３６）をもたせることができる。そして、金属充填部４の端面４１と被覆部３６とが接している。この接触は、貫通凹部１７の底部開口の面積に相当する面積においてなされる。したがって、被覆部３６と貫通凹部内導電部３５との導通、すなわち導電層３のうち裏面１１２側に形成された部分と、導電層３のうち貫通凹部１７に形成された部分とをより確実に導通させることができる。
裏面１１２に形成された絶縁膜５１は、絶縁材料によって積層形成されている。絶縁膜５１を積層形成する場合、たとえば基板１を熱酸化させることによって絶縁膜を形成する場合と比べて、低温での絶縁膜５１の形成が可能である。これにより、電子装置Ａ１の製造の際には、熱酸化の場合に生じうる、封止樹脂部７の溶融や金属充填部４の酸化等の不都合は、生じない。このことは、電子装置Ａ１を適切に製造するうえで好ましい。
本実施形態においては、素子配置用パッド３３は、基板１の厚さ方向視において貫通凹部１７と重なる位置にある。これにより、電子素子８を配置する際に素子配置用パッド３３に接合されるはんだ８１は、貫通凹部１７内の金属充填部４上の空間（素子配置用凹部１４からから凹んだ空間）に位置する。このような構成によれば、はんだ８１の形成を容易に行うことができる。
図１７は、本発明の第２実施形態に基づく電子装置を示している。本実施形態の電子装置Ａ２は、主に素子配置用凹部１４ないし貫通凹部１７に形成された導電層３の構成が、上述した実施形態と異なっている。
本実施形態においては、図１７に示すように、導電層３は、貫通凹部１７を介して素子配置用凹部１４から裏面１１２にわたって形成されている。より具体的には、貫通凹部１７に形成された導電層３（貫通凹部内導電部３５）は、素子配置用凹部１４の素子配置用凹部底面１４２までつながって延びる。素子配置用パッド３３は、素子配置用凹部底面１４２に形成される。貫通凹部内導電部３５は、素子配置用凹部底面１４２に形成された素子配置用パッド３３と、裏面１１２に形成された裏面側パッド３４と、に導通している。素子配置用パッド３３は、基板１の厚さ方向視において貫通凹部１７と重ならない位置にある。電子素子８は、素子配置用パッド３３を介して素子配置用凹部底面１４２に搭載されている。
このような実施形態によっても、電子装置Ａ２の小型化を図ることができる。また、素子配置用パッド３３は、素子配置用凹部底面１４２に形成されており、基板１の厚さ方向視において貫通凹部１７と重ならない位置にある。このような構成によれば、素子配置用パッド３３を利用して搭載される電子素子８について、配置の自由度を高めることができる。
本発明に係る電子装置は、上述した実施形態に限定されるものではない。本発明に係る電子装置の各部の具体的な構成は、種々に設計変更自在である。
Ａ１，Ａ２ 電子装置
１ 基板
１１１ 主面
１１２ 裏面
１４ 素子配置用凹部
１４１ 素子配置用凹部側面
１４２ 素子配置用凹部底面
１７ 貫通凹部
１７１ 貫通凹部内面
１７２ 開口
２ 絶縁層
２１ 貫通凹部内面絶縁部
２１１ 端面
３ 導電層
３１ シード層
３２ メッキ層
３３ 素子配置用パッド
３４ 裏面側パッド
３５ 貫通凹部内導電部
３５１ 端面
３６ 被覆部
４ 金属充填部
４１ （金属充填部の）端面
５１ 絶縁膜（第１絶縁膜）
５２ 絶縁膜（第２絶縁膜）
６１ 裏面電極パッド
７ 封止樹脂部
８ 電子素子
８１ はんだ

Claims (19)

  1. 厚さ方向において互いに反対側を向く主面および裏面を有し、半導体材料であるＳｉの単結晶よりなる基板と、
    上記基板に配置された電子素子と、
    上記電子素子に導通する導電層と、を備え、
    上記主面は、（１００）面であり、
    上記主面および上記裏面は、上記基板の厚さ方向に直交し、かつ平坦であり、
    上記基板には、上記主面から凹む素子配置用凹部と、当該素子配置用凹部から上記裏面に貫通する貫通凹部が形成されており、
    上記素子配置用凹部は、上記厚さ方向に対して傾斜する素子配置用凹部側面を有し、
    上記貫通凹部は、上記厚さ方向に対して傾斜し、かつ上記裏面につながる貫通凹部内面を有し、
    上記貫通凹部は、上記主面側から上記裏面側に向かうほど断面寸法が小とされており、
    上記厚さ方向に直交する平面に対する上記貫通凹部内面の傾斜角度は、上記厚さ方向に直交する平面に対する上記素子配置用凹部側面の傾斜角度と同一であり、
    上記素子配置用凹部には、上記電子素子が配置されており、
    上記貫通凹部には、当該貫通凹部の少なくとも底部を塞ぎ、金属材料が充填された金属充填部が設けられており、
    上記導電層は、少なくとも上記貫通凹部から上記裏面にわたって形成されている、電子装置。
  2. 上記貫通凹部は、上記底部において上記厚さ方向を向く平坦状の開口を有し、
    上記金属充填部は、上記開口の全体を塞いでいる、請求項１に記載の電子装置。
  3. 上記金属充填部は、上記裏面と同じ方向を向く端面を有し、
    上記端面は、上記裏面と面一状である、請求項２に記載の電子装置。
  4. 上記導電層は、上記金属充填部の上記端面を覆う被覆部を有する、請求項３に記載の電子装置。
  5. 上記金属充填部の上記厚さ方向における寸法は、上記導電層の厚さよりも大である、請求項１ないし４のいずれかに記載の電子装置。
  6. 上記基板の上記裏面に形成された第１絶縁膜を更に備え、
    上記第１絶縁膜は、上記基板と上記導電層との間に介在している、請求項１ないし５のいずれかに記載の電子装置。
  7. 上記第１絶縁膜は、絶縁材料によって積層形成されている、請求項６に記載の電子装置。
  8. 上記第１絶縁膜は、ポリイミド樹脂あるいはベンゾシクロブテン樹脂よりなる、請求項７に記載の電子装置。
  9. 上記裏面に形成された第２絶縁膜を更に備え、
    上記導電層は、上記第１絶縁膜と上記第２絶縁膜との間に介在している、請求項６ないし８のいずれかに記載の電子装置。
  10. 上記裏面に形成された裏面電極パッドを更に備え、
    上記裏面電極パッドは、上記導電層に接しており、かつ、上記電子素子に導通している、請求項９に記載の電子装置。
  11. 上記素子配置用凹部は、上記厚さ方向のうちの一方である第１厚さ方向を向く素子配置用凹部底面を有し、
    上記素子配置用凹部底面には、上記電子素子が配置されている、請求項１ないし１０のいずれかに記載の電子装置。
  12. 上記素子配置用凹部底面は、上記厚さ方向に直交する面である、請求項１１に記載の電子装置。
  13. 上記貫通凹部の個数は、複数である、請求項１ないし１２のいずれかに記載の電子装置。
  14. 上記導電層は、上記電子素子を配置するための複数の素子配置用パッドと、上記裏面側に形成された複数の裏面側パッドと、上記複数の素子配置用パッドおよび前記複数の裏面側パッドとを各別に導通させ、かつ複数の上記貫通凹部それぞれに形成された複数の貫通凹部内導電部と、を含む、請求項１３に記載の電子装置。
  15. 上記複数の素子配置用パッドの各々は、上記厚さ方向視において少なくとも一部が複数の上記貫通凹部のいずれかと重なる、請求項１４に記載の電子装置。
  16. 上記導電層は、上記貫通凹部を介して上記素子配置用凹部から上記裏面にわたって形成されている、請求項１４に記載の電子装置。
  17. 上記素子配置用パッドは、上記素子配置用凹部に形成されている、請求項１６に記載の電子装置。
  18. 上記導電層は、シード層と、メッキ層と、を含み、上記シード層は、上記基板と上記メッキ層との間に介在している、請求項１ないし１７のいずれかに記載の電子装置。
  19. 上記素子配置用凹部に充填され、上記電子素子を覆う封止樹脂部を更に備える、請求項１ないし１８のいずれかに記載の電子装置。
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